KR101196911B1

KR101196911B1 - 반도체 장치 및 이를 이용한 전압 생성 방법

Info

Publication number: KR101196911B1
Application number: KR20100139182A
Authority: KR
Inventors: 구본광
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2010-12-30
Filing date: 2010-12-30
Publication date: 2012-11-05
Also published as: US20120170367A1; US8879316B2; KR20120077282A

Abstract

본 발명은 명령신호 및 제어신호에 따라 콘트롤 비트를 생성하는 콘트롤 비트 생성 회로; 상기 명령신호와 연관된 추가비트가 저장되며, 입력되는 어드레스에 상응하는 추가비트를 출력하는 레지스터; 상기 콘트롤 비트와 추가비트를 조합하고, 상기 조합된 비트에 따라 인에이블 신호들을 출력하는 조합회로; 및 상기 인에이블 신호들에 따라 분배된 전압을 출력하는 전압 생성 회로를 포함하는 반도체 장치 및 이를 이용한 전압 생성 방법으로 이루어진다.

Description

반도체 장치 및 이를 이용한 전압 생성 방법{Semiconductor device and voltage generating method using the same}

본 발명은 반도체 장치 및 이를 이용한 전압 생성 방법에 관한 것으로, 특히 다양한 레벨의 전압을 용이하게 생성하기 위한 것이다.

반도체 메모리 셀 중에서 NAND 메모리 셀은 문턱전압의 레벨에 따라 소거상태 또는 프로그램 상태로 구분된다. 구체적으로, 한 개의 메모리 셀을 하나의 레벨로 프로그램하는 셀을 싱글 레벨 셀(Single Level Cell; SLC)이라 하며, 다양한 레벨로 프로그램하는 셀을 멀티 레벨 셀(Multi Level Cell; MLC)이라 한다.

이 중에서, 멀티 레벨 셀은 싱글 레벨 셀보다 대용량화에 용이한 장점이 있기 때문에 최근에 연구가 활발히 진행되고 있다. 멀티 레벨 셀은 일반적으로 하나의 소거 상태와 세 개의 프로그램 상태를 가지나, 최근에는 하나의 소거 상태와 세 개 이상의 프로그램 상태를 갖는 셀이 개발되고 있다.

도 1은 메모리 셀들의 문턱전압 분포를 설명하기 위한 그래프이다.

도 1을 참조하여 하나의 소거 상태(ER)와 일곱 개의 프로그램 상태(PV1~PV7)를 갖는 메모리 셀들을 예를 들어 설명하도록 한다. 상술한 바와 같이, 일곱 개의 프로그램 상태가 되도록 하기 위해서는, 일곱 개의 프로그램 검증전압(Vf1~Vf7)이 필요하며, 프로그램이 완료된 후 리드 동작을 수행하기 위해서는 프로그램 검증전압과 다른 일곱 개의 리드전압(Vr1~Vr7)이 필요하다.

즉, 프로그램 상태의 개수에 비례하여 생성하고자 하는 전압 레벨의 수도 증가한다. 예를 들어, 세 개의 프로그램 상태를 갖는 반도체 장치에서는 전압 레벨을 결정하기 위하여 8비트(bits)의 데이터를 이용하였다. 8비트의 데이터(콘트롤 비트)를 이용하면 256개(2^8=256개)의 서로 다른 레벨의 전압을 생성할 수 있으므로, 프로그램 동작, 리드 동작, 검증 동작 및 소거 동작에 필요한 레벨의 전압을 생성할 수 있다. 하지만, 프로그램 상태의 개수가 증가하면서 더욱 정밀한 레벨 차이를 갖는 전압을 생성하기 위하여 더욱 다양한 레벨의 전압을 생성하는 것이 요구되고 있다.

본 발명이 해결하려는 과제는,콘트롤 비트에 추가비트를 추가함으로써 더욱 다양한 레벨의 전압을 생성하도록 한다.

또한, 제어회로에 콘트롤 비트 및 추가비트가 저장된 레지스터들을 구비하고, 전압 생성 시 레지스터들에 저장된 데이터를 선택적으로 리드하고 이를 조합함으로써 다양한 레벨의 전압을 용이하게 생성하도록 한다.

본 발명의 실시 예에 따른 반도체 장치는, 명령신호 및 제어신호에 따라 콘트롤 비트를 생성하는 콘트롤 비트 생성 회로; 상기 명령신호와 연관된 추가비트가 저장되며, 입력되는 어드레스에 상응하는 추가비트를 출력하는 레지스터; 상기 콘트롤 비트와 추가비트를 조합하고, 상기 조합된 비트에 따라 인에이블 신호들을 출력하는 조합회로; 및 상기 인에이블 신호들에 따라 분배된 전압을 출력하는 전압 생성 회로를 포함한다.

본 발명에 따른 전압 생성 방법은, 명령신호에 따라 콘트롤 비트를 생성하는 단계; 상기 명령신호와 연관된 추가비트 중, 어드레스에 따라 선택된 추가비트를 출력하는 단계; 상기 콘트롤 비트 및 상기 추가비트를 조합하는 단계; 상기 조합된 비트에 따라 인에이블 신호들을 출력하는 단계; 및 상기 인에이블 신호들에 따라 분배된 전압을 출력하는 단계를 포함한다.

본 발명은, 추가비트를 생성하는 회로 대신에 추가비트가 저장된 레지스터를 이용함으로써, 반도체 장치의 크기 증가 없이 다양한 레벨의 전압을 생성하기 위한 데이터를 용이하게 조합할 수 있다. 또한, 추가비트의 개수를 용이하게 증가시킬 수 있으므로 프로그램 상태의 개수가 증가하더라도 다양한 레벨의 전압을 생성하기 위한 데이터를 용이하게 생성할 수 있다.

도 1은 메모리 셀들의 문턱전압 분포를 설명하기 위한 그래프이다.
도 2는 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 3은 도 2의 제어회로 및 전압 생성 회로를 구체적으로 설명하기 위한 블록도이다.
도 4는 도 3의 레지스터를 구체적으로 설명하기 위한 도면이다.
도 5는 도 2의 전압 생성 회로를 구체적으로 설명하기 위한 회로도이다.
도 6은 본 발명의 실시 예에 따른 전압 생성 방법을 설명하기 위한 순서도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 2는 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.

도 2를 참조하면, 반도체 장치는 메모리 셀 어레이(110), 전압 생성 장치(120 및 130), 로우 디코더(140), 입출력 회로(150), 컬럼 선택 회로(160) 및 페이지 버퍼 그룹(170)을 포함한다.

메모리 셀 어레이(110)는 셀 스트링들로 이루어진 다수의 셀 블록들을 포함하며, 각각의 셀 스트링은 서로 직렬로 연결된 드레인 셀렉트 트랜지스터, 메모리 셀들 및 소오스 셀렉트 트랜지스터로 이루어진다. 서로 다른 셀 스트링들에 포함된 드레인 셀렉트 트랜지스터들의 게이트가 서로 연결되어 드레인 셀렉트 라인(DSL)을 이루고, 메모리 셀들의 게이트가 서로 연결되어 다수의 워드라인들(WL[n:0])을 이루며, 소오스 셀렉트 트랜지스터들의 게이트가 서로 연결되어 소오스 셀렉트 라인(SSL)을 이룬다. 각각의 드레인 셀렉트 트랜지스터는 비트라인들(BL)과 연결되고, 소오스 셀렉트 트랜지스터들은 공통 소오스 라인들과 공통으로 연결된다.

전압 생성 장치는 제어회로(120) 및 전압 생성 회로(130)를 포함한다.

제어회로(120)는 명령신호(CMD) 및 어드레스(AR# 및 a#)에 응답하여 프로그램(program), 리드(read) 또는 소거(erase) 동작에 필요한 제어신호들(S[k:0], REDD, PB SIGNALS, CADD 및 IO SIGNALS)을 출력한다. 특히, 명령신호(CMD)에는 각종 동작에 대응하는 정보와 해당 동작에서 필요로 하는 레벨의 전압을 생성하기 위한 정보가 포함된다. 상기 제어신호들 중에서 S[k:0] 신호는 각종 동작 수행 시 목표레벨의 전압(VOLTAGE)을 생성하기 위한 인에이블 신호이다.

전압 생성 회로(130)는 제어회로(120)로부터 출력된 인에이블 신호들(S[k:0])에 응답하여 다양한 레벨을 갖는 전압(VOLTAGE)을 생성한다. 예를 들면, 프로그램 동작시에는 다양한 프로그램 전압 및 프로그램 패스전압을 생성하고, 리드 동작 시에는 다양한 리드전압 및 리드 패스전압을 생성하며, 소거 동작 시에는 다양한 소거전압 및 소거 검증전압을 생성한다.

로우 디코더(140)는 제어회로(120)로부터 출력되는 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로(130)에서 발생된 전압(VOLTAGE)을 메모리 셀 어레이(110)의 셀 블록들 중 선택된 셀 블록으로 전달한다. 즉, 동작 전압들은 선택된 셀 블록의 로컬 라인들(DSL, WL[n:0], SSL)로 전달된다.

입출력 회로(150)는 프로그램 동작 시 외부로부터 입력된 데이터를 페이지 버퍼 그룹(170)으로 전달하기 위하여, 제어회로(120)로부터 출력되는 입출력 신호들(IO SIGNALS)에 따라 데이터(DATA)를 컬럼 선택 회로(160)에 전달한다. 컬럼 선택 회로(160)가 전달된 데이터를 페이지 버퍼 그룹(170)의 페이지 버퍼들에 차례대로 전달하면 페이지 버퍼들은 입력된 데이터를 내부 래치에 저장한다. 또한, 독출 동작 시 입출력 회로(150)는 페이지 버퍼 그룹(170)의 페이지 버퍼들로부터 컬럼 선택 회로(160)를 통해 전달된 데이터(DATA)를 외부로 출력한다.

컬럼 선택 회로(160)는 제어회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(170)에 포함된 페이지 버퍼들을 선택하며, 컬럼 선택 회로(160)에 의해 선택된 페이지 버퍼에 래치된 데이터(DATA)가 입출력 회로(150)를 통해 회부로 출력된다.

페이지 버퍼 그룹(170)은 비트라인들(BL)과 각각 연결되는 페이지 버퍼들(미도시)을 포함한다. 제어회로(120)의 페이지 버퍼 제어신호들(PB SIGNALS)에 응답하여 선택된 셀 블록에 포함된 메모리 셀들에 데이터를 저장하는데 필요한 전압을 비트라인들(BL)을 통해 각각 인가한다. 구체적으로, 페이지 버퍼 그룹(170)은 프로그램 동작, 소거 동작 또는 독출 동작 시 비트라인들(BL)을 프리차지 하거나, 비트라인들(BL)의 전압 변화에 따라 검출된 메모리 셀들의 문턱전압 레벨에 대응하는 데이터를 래치한다.

상술한 회로들 중에서, 제어회로(120) 및 전압 생성 회로(130)를 구체적으로 설명하면 다음과 같다.

도 3은 도 2의 제어회로 및 전압 생성 회로를 구체적으로 설명하기 위한 블록도이다.

도 3을 참조하면, 제어회로(120)는 명령신호(CMD) 및 명령신호에 포함된 제어신호에 따라 8비트(8bits)의 콘트롤 비트를 생성하는 콘트롤 비트 생성 회로(121)와, 명령신호(CMD) 및 어드레스(AR# 및 a#)에 응답하여 적어도 1비트(1bit)를 출력하는 레지스터(122)와, 콘트롤 비트 생성 회로(121)에서 생성된 콘트롤 비트와 레지스터(122)에서 출력된 추가비트를 조합하여 다양한 레벨의 전압을 출력하기 위한 인에이블 신호들(S[k:0])을 출력하는 조합회로(123)를 포함한다.

콘트롤 비트 생성 회로(121)는, 명령신호(CMD)에 따라 8비트의 데이터, 즉 콘트롤 비트(8bits)를 출력한다. 이를 위하여, 콘트롤 비트 생성 회로(121)는 다수의 레지스터들로 구현할 수도 있으나, 이러한 경우에 반도체 장치의 크기가 증가되므로 8비트의 콘트롤 비트를 순차적으로 시리얼(serial)로 출력하는 회로로 구현하는 것이 바람직하다.

레지스터(122)에는 명령신호(CMD)와 연관된 '0' 또는 '1'의 추가비트가 저장된다. 레지스터(122)는 어드레스(AR# 및 a#)에 따라 적어도 1비트의 추가비트를 출력한다. 다음의 도면을 참조하여 레지스터(122)를 구체적으로 설명하도록 한다.

도 4는 도 3의 레지스터를 구체적으로 설명하기 위한 도면이다.

도 4에서는, 레지스터(122)가 세 개의 레지스터들(AR1~AR3)로 구성되어 있으나, 레지스터들의 개수는 변경 가능하다. 각 레지스터들(AR1~AR3)의 용량은 1바이트(1byte)인데, 1바이트는 8비트(8bits)로 이루어지므로 각각의 레지스터마다 8비트의 추가비트를 저장할 수 있다. 즉, 1바이트를 이루는 8개의 저장소 각각에 1비트의 추가비트가 저장된다.

또한, 각각의 레지스터와 각각의 저장소에는 어드레스(AR# 및 a#)가 부여되는데, 예를 들어, 제1 레지스터에 'AR1', 제2 레지스터에 'AR2', 제3 레지스터에 'AR3'의 어드레스(AR#)를 부여할 수 있다. 그리고, 각각의 저장소들에는 'a1', 'a2'... 'a8'의 어드레스(a#)를 순차적으로 부여할 수 있다. 이에 따라, 어드레스가 'AR1' 및 'a2'이면, 'AR1' 및 'a2' 어드레스에 해당되는 '0' 데이터가 출력된다.

각각의 레지스터에 추가비트를 저장하는 방법은 여러 가지가 있으나, 일 실시 예를 설명하면 다음과 같다.

제1 레지스터(AR1)의 저장소(a1~a7)에는 상위비트(MSB)의 검증전압(MPV1~MPV7)을 출력하기 위해 필요한 추가비트를 저장하고, 제2 레지스터(AR2)의 저장소(a1~a7)에는 상위비트(MSB)의 리드전압(MR1~MR7)을 출력하기 위해 필요한 추가비트를 저장하며, 제3 레지스터(AR3)의 저장소(a1~a3)에는 중간비트(CSB)의 검증전압(CPV1~CPV3)을 출력하기 위해 필요한 추가비트를 저장하고, 다른 저장소(a4~a6)에는 중간비트(CSB)의 리드전압(CR1~CR3)을 출력하기 위해 필요한 추가비트를 각각 저장한다. 상기와 같이 레지스터에 추가비트를 저장할 경우, 일부 저장소(A, B, C 및 D)에는 아무런 데이터도 저장하지 않거나(N; null), 또는 다른 동작에 필요한 데이터를 저장해 놓을 수도 있다.

상술한 예에서는 상위비트(MSB) 및 중간비트(CSB)의 검증전압에 관한 추가비트의 저장 방법을 설명하였으나, 프로그램, 리드 및 소거 각각의 동작에 관한 추가비트를 더 많은 레지스터들에 저장할 수도 있다. 또한, 제어회로(120)에 입력되는 명령신호(CMD)에 추가비트를 선택하기 위한 다수의 어드레스 정보를 포함시키면, 레지스터(122)에서는 2비트 이상의 추가비트를 출력할 수도 있다.

다시 도 3을 참조하면, 조합회로(123)는 명령신호(CMD) 및 어드레스(AR# 및 a#)에 따라 생성된 콘트롤 비트(8bits)와 추가비트를 조합하고, 조합된 데이터를 디코딩하여 다양한 레벨의 전압을 출력하기 위한 인에이블 신호들(S[k:0])을 출력한다.

구체적으로 설명하면, 추가비트가 '0'인 경우에는, 8비트의 콘트롤 비트(8bits)만으로 인에이블 신호들(S[k:0])을 출력한다. 예를 들어, 8비트의 콘트롤 비트(8bits)로는 2의 8제곱에 해당회는 256가지의 인에이블 신호들(S[k:0])을 출력할 수 있다. 한편, 추가비트가 '1'인 경우에는, 8비트의 콘트롤 비트(8bits)에 1비트(1bit)의 추가비트를 추가하여 총 9비트의 데이터를 생성하므로 256보다 더 많은 개수의 인에이블 신호들(S[k:0])을 출력할 수 있다. 다음의 표를 참조하여 구체적인 동작 방법을 설명하도록 한다.

추가비트	콘트롤 비트
1	11111111
	11111110
	11111101
	11111100
	...
	00000011
	00000010
	00000001
	00000000
0	11111111
	11111110
	11111101
	11111100
	...
	00000011
	00000010
	00000001
	00000000

표1과 같이, 추가비트가 '0'인 경우에는, 8비트의 콘트롤 비트를 이용하여 256개의 서로 다른 레벨의 전압을 출력할 수 있는 데이터를 생성할 수 있다. 추가비트가 '1'이 되면, 동일한 콘트롤 비트를 이용하여 256개의 서로 다른 레벨의 전압을 출력할 수 있는 데이터를 생성할 수 있으므로, 추가비트를 이용하면 256개보다 더욱 다양한 레벨의 전압을 출력할 수 있는 데이터를 생성할 수 있다.

예를 들어, 검증동작의 경우, 도 4와 같이 레지스터(122)의 각각의 레지스터들(AR1~AR3)에 추가비트를 저장해 놓는다. 멀티 레벨 셀의 검증동작 시, 제4 상위비트 검증전압을 생성해야 하는 경우, 즉 'MPV4'에 해당되는 비트를 선택해야 하는 경우에는 'AR1' 및 'a4'의 어드레스에 따라 '0'의 비트(1bit)가 선택되어 출력된다. 그리고, 콘트롤 비트 생성 회로(121)는 'MPV4'에 해당되는 8비트의 콘트롤 비트(8bits)가 출력된다. 이렇게 출력된 비트들은 조합회로(123)에 입력되고, 조합회로(123)는 입력된 데이터들(8bits 및 1bit)을 조합하고, 조합된 데이터들을 디코딩하여 인에이블 신호(S[k:0])를 출력한다.

조합회로(123)는 생성할 수 있는 전압의 레벨 수만큼의 인에이블 신호들(S[k:0])을 출력한다. 예를 들어, 총 512개의 서로 다른 레벨의 전압을 생성하는 경우, 조합회로(123)는 S[0] 내지 S[511]의 인에이블 신호들을 출력한다. 또는, 506개의 서로 다른 레벨의 전압을 생성하는 경우에는, 조합회로(123)는 S[0] 내지 S[505]의 인에이블 신호들을 출력한다. 따라서, S[0] 내지 S[k]의 인에이블 신호들 중에서 어느 하나의 인에이블 신호만 하이 레벨로 출력되고, 나머지 인에이블 신호들은 로우 레벨로 출력된다.

전압 발생 회로(133)는 고전압(VPP)을 인가받아 기준전압(VREF)을 출력하며, 전압 분배 회로(132)는 기준전압(VREF)과 스위치 회로(131)에 따라 분배된 전압([V0] 내지 [Vk] 중 어느 하나)을 스위치 회로(131)에 전달한다. 스위치 회로(131)는 전압 분해 회로(132)로부터 전달받은 전압([Vk:V0])을 동작에 필요한 전압(VOLTAGE)으로 출력한다.

도 5는 도 2의 전압 생성 회로를 구체적으로 설명하기 위한 회로도이다.

도 5를 참조하면, 전압 생성 회로는 고전압(VPP)을 인가받아 기준전압(VREF)을 발생하는 전압 발생 회로(133)와, 기준전압(VREF)과 피드백 전압(VFEED)에 따라 분배된 전압을 출력하는 전압 분배 회로(132)와, 인에이블 신호들 S[k:0]에 따라 전압 분배 회로(132)로부터 분배된 전압을 출력하는 스위치 회로(131)를 포함한다. 또한, 스위치 회로(131)의 출력단에는 분배회로(132)에서 전달된 전압을 분배하기 위한 저항(R)이 연결된다. 즉, 스위치 회로(131)의 출력단과 접지단자 사이에 저항(R)이 연결된다.

전압 분배 회로(132)는 기준전압(VREF)과 피드백 전압(VFEED)에 따라 전압을 출력하는 비교기(COM)와, 비교기(COM)의 출력단과 접지단자 사이에서 직렬로 연결된 다수의 저항들(R)을 포함한다. 피드백 전압(VREF)은 서로 직렬로 연결된 저항들(R)의 중앙 단자에 인가되는 전압을 의미한다. 각각의 저항들(R) 사이의 노드(node)들은 스위치 회로(131)와 연결된다.

스위치 회로(131)는 다수의 스위치들(N0 내지 Nk)로 이루어지며, 각각의 스위치들은 NMOS 트랜지스터로 구현된다. 각각의 스위치들(N0 내지 Nk)은 전압 분배 회로(132)의 저항들(R) 사이의 노드와 출력단 사이에 각각 연결되며, 조합회로(123)로부터 출력된 인에이블 신호들 S[k:0]에 따라 동작한다. 제0 스위치(N0)를 예를 들어 설명하면, 드레인(drain)은 전압 분배 회로(132)에서 접지단자와 인접한 첫 번째와 두 번째 저항들 사이의 노드에 연결되고, 소오스(source)는 출력단자에 연결된다. 제1 스우치(N1)를 예를 들어 설명하면, 드레인(drain)은 두 번째와 세 번째 저항들 사이의 노드에 연결되고, 소오스(source)는 출력단자에 연결된다. 이러한 구성으로 나머지 제2 내지 제k 스위치들(N2 내지 Nk)도 각각의 저항들 사이와 출력단자 사이에 접속된다. 따라서, 스위치들(N0 내지 Nk) 중, 조합회로(123)로부터 하이 레벨의 인에이블 신호(S[0] 내지 S[k] 중 어느 하나)가 인가된 스위치만 턴온되어 해당 스위치의 드레인에 인가된 분배전압(V0 내지 Vk 중 어느 하나)을 출력단자에 전달한다.

도 6은 본 발명의 실시 예에 따른 전압 생성 방법을 설명하기 위한 순서도이다.

도 6을 참조하면, 프로그램(program), 리드(read) 또는 소거(erase)와 같은 명령신호 및 어드레스를 입력한다(단계 S01). 입력된 명령신호 및 어드레스에 따라 해당 동작에서 필요한 추가비트를 출력하고(단계 S02), 콘트롤 비트를 생성한다(단계 S03). 여기서, '단계 S02'와 '단계 S03'의 순서는 바꾸어도 무관하며 동시에 ㅅ수행할 수도 있다. 추가비트와 콘트롤 비트를 조합하고(단계 S04), 조합된 비트에 따라 조절된 전압을 생성한다(S05).

이처럼, 추가비트를 레지스터에 저장해 놓고, 각종 동작 수행시 저장된 추가비트를 출력하고, 출력된 추가비트와 콘트롤 비트를 조합함으로써 다양한 레벨의 전압을 용이하게 생성할 수 있다. 또한, 추가비트를 레지스터에 저장하고 저장된 비트(데이터)를 리드함으로써 추가비트를 생성하기 위한 별도의 회로를 구비하지 않아도 되므로, 메모리 장치의 크기 증가를 억제시킬 수 있다. 또한, 레지스터에 부여된 어드레스를 선택하는 것만으로 추가비트를 사용할 수 있으므로, 1비트 또는 그 이상의 추가비트도 용이하게 사용할 수 있으므로 더욱 다양한 레벨을 갖는 전압을 생성할 수 있다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.

110: 메모리 셀 어레이 10, 120: 제어회로
20, 130: 전압 생성 회로 12: 레지스터
122: 비트 생성부 13, R: 콘트롤 비트 생성 회로
AR1~3, a1~3: 어드레스 140: 로우 디코더
150: 입출력 회로 160: 컬럼 선택 회로
170: 페이지 버퍼 그룹

Claims

명령신호 및 제어신호에 따라 콘트롤 비트를 생성하는 콘트롤 비트 생성 회로;
상기 명령신호와 연관된 추가비트가 저장되며, 입력되는 어드레스에 상응하는 추가비트를 출력하는 레지스터;
상기 콘트롤 비트와 추가비트를 조합하고, 상기 조합된 비트에 따라 인에이블 신호들을 출력하는 조합회로; 및
상기 인에이블 신호들에 따라 분배된 전압을 출력하는 전압 생성 회로를 포함하는 반도체 장치.
제1항에 있어서,
상기 콘트롤 비트 생성 회로는, 상기 명령신호 및 제어신호에 따라 8비트의 상기 콘트롤 비트를 시리얼(serial)로 출력하는 반도체 장치.
제1항에 있어서,
상기 레지스터에 포함된 각각의 레지스터들은 1바이트(1byte)의 데이터를 저장하는 반도체 장치.
제3항에 있어서,
상기 레지스터는,
프로그램 동작 시 필요한 추가비트가 저장된 레지스터;
리드 동작 시 필요한 추가비트가 저장된 레지스터; 및
소거 동작 시 필요한 추가비트가 저장된 레지스터들을 포함하는 반도체 장치.
제3항에 있어서,
상기 레지스터들은, 프로그램, 리드 및 소거 동작 시 필요한 추가비트가 저장된 반도체 장치.
제3항에 있어서,
상기 레지스터들 각각은, 8비트의 데이터를 저장하기 위한 8개의 저장소들로 이루어진 반도체 장치.
제6항에 있어서,
상기 레지스터들과 상기 저장소들 각각에 어드레스가 부여된 반도체 장치.
제1항에 있어서,
상기 전압 생성 회로는,
기준전압을 발생하는 전압 발생 회로;
상기 기준전압과 피드백 전압에 따라 다양한 레벨의 분배전압을 발생하는 전압 분배 회로; 및
상기 인에이블 신호들에 따라 상기 분배전압을 해당 동작에 필요한 전압으로 출력하는 스위치 회로를 포함하는 반도체 장치.
제8항에 있어서,
상기 전압 분배 회로는,
상기 기준전압과 상기 피드백 전압에 응답하여 출력단으로 전압을 출력하는 비교기; 및
상기 출력단과 접지단자 사이에서 직렬로 연결된 다수의 저항들을 포함하는 반도체 장치.
제9항에 있어서,
상기 피드백 전압은 상기 저항들 중 중앙의 두 개 저항들 사이의 노드에 인가된 전압인 반도체 장치.
제9항에 있어서,
상기 스위치 회로는,
상기 분배회로에 포함된 상기 저항들 사이마다 접속되며 출력단자를 서로 공유하는 다수의 스위치들을 포함하는 반도체 장치.
제11항에 있어서,
상기 스위치들 각각은 상기 인에이블 신호들에 따라 동작하는 NMOS 트랜지스터로 구현되는 반도체 장치.
제11항에 있어서,
상기 스위치들 각각은 상기 인에이블 신호들에 따라 턴온되어 상기 저항들 중, 해당 저항들 사이의 노드에 분배된 전압을 상기 출력단자로 전달하는 반도체 장치.
명령신호에 따라 콘트롤 비트를 생성하는 단계;
상기 명령신호와 연관된 추가비트 중, 어드레스에 따라 선택된 추가비트를 출력하는 단계;
상기 콘트롤 비트 및 상기 추가비트를 조합하는 단계;
상기 조합된 비트에 따라 인에이블 신호들을 출력하는 단계; 및
상기 인에이블 신호들에 따라 분배된 전압을 출력하는 단계를 포함하는 전압 생성 방법.
제14항에 있어서,
상기 콘트롤 비트는 00000000 내지 11111111 중 어느 하나인 전압 생성 방법.
제14항에 있어서,
상기 추가비트는 0 또는 1인 전압 생성 방법.
제16항에 있어서,
상기 추가비트가 0인 경우에는, 상기 콘트롤 비트에 따라 상기 인에이블 신호들을 출력하는 전압 생성 방법.
제16항에 있어서,
상기 추가비트가 1인 경우에는, 상기 콘트롤 비트와 상기 추가비트인 1을 조합하여 상기 인에이블 신호들을 출력하는 전압 생성 방법.