KR100289385B1

KR100289385B1 - 지연회로

Info

Publication number: KR100289385B1
Application number: KR1019970065196A
Authority: KR
Inventors: 이상윤
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1997-12-02
Filing date: 1997-12-02
Publication date: 2001-05-02
Anticipated expiration: 2017-12-02
Also published as: KR19990046997A

Abstract

본 발명은 지연회로에 관한 것으로, 종래의 기술에 있어서는 전원전압의 레벨에 따라 지연시간이 큰 폭으로 변하고, 특히 저전압으로 갈수록 지연시간은 정상적인 전원전압 레벨일때보다 수배로 증가하여 회로에 악영향을 주며, 이로인해 회로설계의 폭을 그만큼 감소시키는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 전원전압의 출력레벨에 따라 인에이블신호를 발생하는 저전압감지부와; 복수개로 입력단과 출력단 사이에 각각 채널의 폭과 길이를 다르게 설정하여 병렬로 연결한 클럭드인버터를 이용하여 전압에 무관하게 지연시간을 일정하게 유지하도록 함으로써, 회로 동작에 대한 성능이 향상되고, 또한 전체 칩 성능의 신뢰성이 향상되는 효과가 있다.

Description

지연회로{DELAY CIRCUIT}

본 발명은 지연회로에 관한 것으로, 특히 다중-레벨 전압으로 동작하는 주처리장치 및 기타 반도체 제품에서 사용하는 지연회로에 있어서, 전압에 무관하게 지연을 일정하게 유지하도록 하는 지연회로에 관한 것이다.

도1은 종래 지연회로의 구성을 보인 회로도로서, 이에 도시된 바와같이 게이트는 외부 입력단(IN)에 연결되어 있고, 소오스는 전원전압(VDD)에 연결되어 있는 피-모스 트랜지스터(PM1)와; 게이트 및 드레인이 상기 피-모스 트랜지스터(PM1)의 게이트 및 드레인에 각기 연결되어 있고, 소오스는 접지에 연결된 엔-모스 트랜지스터(NM1)와; 일측단자는 피모스 트랜지스터(PM1) 및 엔모스 트랜지스터(NM2)의 드레인 접속점에 연결되어 있고, 타측단자는 접지에 연결된 캐패시터(C1)와; 입력단은 상기 드레인 접속점에 연결되어 있고, 출력단은 외부 출력단(OUT)에 연결된 인버터(I1)로 구성된 것으로, 이와같이 구성된 종래 장치의 동작 과정을 설명하면 다음과 같다.

도 2는 종래 전압에 따른 지연변화의 일실시예를 모의실험을 통하여 보인 파형도로서, 이에 도시된 바와 같이 외부 입력단(IN)으로 부터 입력되는 전압에 의해 피-모스 트랜지스터(PM1)와 엔-모스 트랜지스터(NM1)는 그의 드레인 접속점을 통해 하이전압 또는 로우전압을 출력하는데, 이는 각 트랜지스터의 채널 폭(W)과 길이(L)에 따라 출력되는 전압 레벨의 크기가 변하며, 이에 의해 그 출력의 위상을 입력에 반대가 되도록 한다.

결국, 상기 피모스 트랜지스터(PM1) 및 엔모스 트랜지스터(NM1)의 드레인 접속점에 연결된 캐패시터(C1)에 의해 충전되는 시간은 상기 피-모스 트랜지스터(PM1)에 의해 결정되고, 방전되는 시간은 상기 엔-모스 트랜지스터(NM1)에 의해 결정되어 출력단의 지연시간을 결정하게 된다.

상기와 같이 종래의 기술에 있어서는 도 2에 도시된 바와 같이 전원전압(VDD)의 레벨에 따라 지연시간이 큰 폭으로 변하고, 특히 저전압으로 갈수록 지연시간은 정상적인 전원전압 레벨일때보다 수배로 증가하여 회로에 악영향을 주며, 이로 인하여 회로설계의 폭을 그만큼 감소시키는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 전원전압의 레벨 변화에 무관하게 지연시간을 일정하게 유지하도록 하는 장치를 제공함에 그 목적이 있다.

도 1은 종래 지연회로의 구성을 보인 회로도.

도 2는 종래 전압에 따른 지연변화의 일실시예를 모의실험을 통하여 보인 파형도.

도 3은 본 발명 지연 회로의 구성을 보인 회로도.

도 4는 본 발명에 따른 지연변화의 일실시예를 모의실험을 통하여 보인 파형도.

***도면의 주요 부분에 대한 부호의 설명***

10 : 저전압검출부 I1∼I4 : 인버터

PM1∼PM7 : 피-모스 트랜지스터 NM1∼NM7 : 엔-모스 트랜지스터

C1,C2 : 캐패시터 CI1∼CI3 : 클럭드인버터

이와 같은 목적을 달성하기 위한 본 발명 지연회로는 전원전압의 레벨을 검출하여 그에 따른 인에이블신호를 발생하는 저전압검출부와; 상기 저전압검출부의 출력신호를 반전하는 복수개의 인버터와; 상기 저전압검출부와 인버터의 출력에 의해 외부 입력신호를 반전하는 복수개의 클럭드인버터와; 상기 클럭드인버터의 출력에 의해 충전 또는 방전하는 캐패시터와; 상기 클럭드인버터의 출력을 다시 반전하여 외부로 출력하는 인버터로 구성함을 특징으로 한다.

상기 클럭드인버터는 소오스에 전원전압이 인가된 제1 피-모스 트랜지스터의 드레인에 제2 피-모스 트랜지스터의 소오스를 접속하고, 상기 제2 피-모스 트랜지스터의 드레인에 제1 엔-모스 트랜지스터의 드레인을 접속하며, 상기 제1 엔-모스 트랜지스터의 소오스에 소오스가 접지된 제2 엔-모스 트랜지스터를 접속하여 상기 제1 피-모스 및 제2 엔-모스 트랜지스터의 게이트에 각각 외부 입력신호를 인가하고, 상기 제2 피-모스 트랜지스터의 게이트에 상기 저전압검출부의 출력신호를 반전하는 인버터의 출력신호를 인가하며, 상기 제1 엔-모스 트랜지스터의 게이트에 저전압검출부의 출력신호를 인가하여 외부 입력신호를 반전하는 것을 특징으로 한다.

상기 클럭드인버터는 복수개로 입력단과 출력단 사이에 각각 채널의 폭과 길이를 다르게 설정하여 병렬로 연결한 것을 특징으로 한다.

이하, 본 발명에 따른 실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도 3은 본 발명 지연 회로의 구성을 보인 회로도로서, 이에 도시한 바와 같이 전원전압(VDD)의 레벨을 검출하여 그에 따른 인에이블신호를 발생하는 저전압검출부(10)와; 상기 저전압검출부(10)의 출력신호를 반전하는 제1,제2,제3 인버터(I1,I2,I3)와; 소오스에 전원전압이 인가된 제1,제3,제5 피-모스 트랜지스터(PM2,PM4,PM6)의 드레인에 제2,제4,제6 피-모스 트랜지스터(PM3,PM5,PM7)의 소오스를 접속하고, 상기 제2,제4,제6 피-모스 트랜지스터(PM3,PM5,PM7)의 드레인에 제1,제3,제5 엔-모스 트랜지스터(NM2,NM4,NM6)의 드레인을 접속하며, 상기 제1,제3,제5 엔-모스 트랜지스터(NM2,NM4,NM6)의 소오스에 소오스가 접지된 제2,제4,제6 엔-모스 트랜지스터(NM3,NM5,NM7)를 접속하여, 상기 저전압검출부(10)와 제1,제2,제3 인버터(I1,I2,I3)의 출력에 의해 외부 입력신호를 반전하는 제1,제2,제3 클럭드인버터(CI1,CI2,CI3)와; 상기 제1,제2,제3 클럭드인버터(CI1,CI2,CI3)의 출력에 의해 충전 또는 방전하는 캐패시터(C2)와; 상기 제1,제2,제3 클럭드인버터(CI1,CI2,CI3)의 출력을 다시 반전하여 외부 출력단(OUT)으로 출력하는 제4 인버터(I4)로 구성한다.

이와 같이 구성한 본 발명에 따른 실시예의 동작을 첨부한 도 4를 참조하여 설명하면 다음과 같다.

도3에서와 같이 저전압검출부(10)에서 현재 전원전압의 레벨을 검출하여 그 레벨에 해당하는 인에이블신호(하이신호)를 출력한다.

이를 예를 들어 설명하면 검출한 전원전압의 레벨을 3단계(ⓐ:VDD≤2V, ⓑ:2.5V≤VDD≤3.5V, ⓒ:VDD≥4.5V)로 분류하여 검출하며, 만약 검출된 레벨이 5V라면 해당 인버터인 제1 인버터(I1)와 제1 클럭드인버터(CI1)에 하이신호를 인가하고, 나머지 제2,제3 인버터(I2,I3)와 제2,제3 클럭드인버터(CI2,CI3)에 로우신호를 인가하며, 이에따라 상기 제1 클럭드인버터(CI1)만이 구동가능상태로 되고, 상기 제2,제3 클럭드인버터(CI2,CI3)는 구동하지 않게되어, 입력단(IN)의 입력신호가 상기 제1 클럭드인버터(CI1)을 통해 반전된후 제4 인버터(I4)를 통해 다시 반전되어 외부 출력단으로 출력된다.

또한, 상기 제1,제2,제3 클럭드인버터(CI1,CI2,CI3)는 각각 전원전압(VDD)의 레벨에 알맞은 지연시간을 갖도록 각 엔-모스(NM2∼NM7) 및 피-모스 트랜지스터(PM2∼PM7)의 크기를 설정하는데, 저전압으로 갈수록 지연시간이 길어지므로, 그에 해당하는 클럭드인버터의 크기를 크게하여 지연시간을 고전압일때와 같도록(즉, 도 3에서 클럭드인버터의 크기는 CI1≤CI2≤CI3로 한다)한다.

결국, 도 4에 도시한 바와 같이 피-모스와 엔-모스 트랜지스터의 크기를 다음과 같이 다르게 하여(CI1 : P=4u/2.5u N=1.6u/1.2u, CI2 : P=4u/1.2u N=1.6u/1.2u, CI3 : P=10u/0.8u N=4u/0.8u) 모의실험한 결과 전원전압(VDD)의 레벨이 변화하더라도 정상적인 전원전압 일때의 지연시간과 같도록 유지됨으로써, 안정된 지연시간을 유지한다.

이상에서 설명한 바와 같이 본 발명 지연회로는 전원전압의 레벨 변화에 관계없이 안정된 지연시간을 가지므로, 회로 동작에 대한 성능이 향상되고, 또한 전체 칩 성능의 신뢰성이 향상되는 효과가 있다.

Claims

전원전압의 레벨을 검출하여 그에 따른 인에이블신호를 발생하는 저전압검출부와; 상기 저전압검출부의 출력신호를 반전하는 복수개의 인버터와; 상기 저전압검출부와 인버터의 출력에 의해 선택 구동되어 외부 입력신호를 반전하는 채널폭과 길이가 다르게 설정된 복수개의 클럭드인버터와; 상기 클럭드인버터의 출력에 의해 충전 또는 방전하는 캐패시터와; 상기 클럭드인버터의 출력을 다시 반전하여 외부로 출력하는 인버터로 구성하여 된 것을 특징으로 하는 지연회로.
제1항에 있어서, 상기 클럭드인버터는 전원전압 및 접지사이에 제1, 제2 피-모스 트랜지스터 및 제1, 제2 엔-모스 트랜지스터를 직렬 접속하여, 상기 제1 피-모스 및 제2 엔-모스 트랜지스터의 게이트에 각각 외부 입력신호를 인가하고, 상기 제2 피-모스 트랜지스터의 게이트에 저전압검출부의 출력신호를 반전하는 인버터의 출력신호를 인가하며, 상기 제1 엔-모스 트랜지스터의 게이트에 저전압검출부의 출력신호를 인가하여, 상기 제2피모스 및 제1 엔모스 트랜지스터의 드레인 접속점을 통해 출력하게 구성된 것을 특징으로 하는 지연회로.