KR100313512B1

KR100313512B1 - 파워 온 검출회로

Info

Publication number: KR100313512B1
Application number: KR1019990015459A
Authority: KR
Inventors: 강헌식
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1999-04-29
Filing date: 1999-04-29
Publication date: 2001-11-17
Anticipated expiration: 2019-04-29
Also published as: KR20000067552A

Abstract

본 발명은 파워 온 검출회로에 관한 것으로, 알씨(RC) 지연을 이용하지 않고 공급전압이 일정전압 이상이 되면 파워 온 검출신호를 발생하여 불안정한 전원전압에서 리셋이 되는 것을 방지하고, 전원전압의 라이징 타임에 무관하게 동작하여 안정적인 파워 온 리셋신호를 발생하도록 하는 회로를 제공하여 전원전압 레벨을 검출함으로써, R과 C의 값이 작아도 되므로 이에 따라 사이즈도 따라 축소되기 때문에 실제 집적회로(IC)에 내장하여 사용할 수 있으며, 또한 전원전압의 라이징 타임 혹은 전원전압이 불안정 하더라도 이에 영향을 받지 않아 제품의 신뢰성을 향상시키는 효과가 있다.

Description

파워 온 검출회로{POWER ON DETECT CIRCUIT}

본 발명은 파워 온 검출회로에 관한 것으로, 특히 알씨(RC) 지연을 이용하지 않고 공급전압이 일정전압 이상이 되면 파워 온 검출신호를 발생하여 불안정한 전원전압에서 리셋(reset)이 되는 것을 방지하고, 전원전압의 라이즈 타임(rise time)에 무관하게 동작하여 안정적인 파워 온 리셋신호를 발생하도록 하는 파워 온 검출회로에 관한 것이다.

도 1은 종래 파워 온 검출회로의 구성을 보인 예시도로서, 이에 도시된 바와 같이 일측을 전원전압에 연결한 저항(R)의 타측과 일측을 접지에 연결한 커패시터(C)의 타측을 노드1을 통해 공통으로 두번에 걸쳐 반전시키는 짝수개의 인버터(INV1)와 인버터(INV2)의 체인(Chain)으로 구성된 지연부(10)에 연결하여 구성된다.

이와 같이 구성된 종래 회로의 동작 과정을 첨부한 도 2를 참조하여 설명하면 다음과 같다.

도 2는 도 1에서 노드1과 파워 온 검출신호와의 관계를 보인 파형도로서, 이에 도시된 바와 같이 전원전압(vdd)이 인가되어 전압이 증가하면 노드1에 걸리는 전압은 저항(R) 및 커패시터(C)의 시정수에 따라서 증가하게 되고, 이에 따라 지연부의 인버터(INV1)의 출력은 초기에는 전원전압(vdd)과 같은 파형을 나타내다가 노드1의 전압이 문턱전압에 도달하면 상기 인버터(INV1)의 출력은 접지레벨(GND)을 나타낸다. 이후 인버터(INV2)의 출력은 초기에 접지레벨을 나타내다 상기 인버터(INV1)의 출력(SB)이 접지레벨로 떨어지면 전원전압 레벨을 나타내게 된다. 즉 전원인가 직후에는 로우값을 가지다가 일정시간 이후에는 하이값을 가지는 파워 온 검출신호(POD)를 출력하게 된다.

또한, 인버터(INV1)의 문턱전압(스위칭 포인트)은 가능한 높이 설정하여 같은 알씨(RC)일 때라도 조금 더 전원전압()이 높은 값일 때(전원전압이 안정적인 값일 때) 상기 인버터(INV1)가 스위칭할 수 있도록 한다. 즉 씨모스(CMOS) 인버터일 경우 피-모스 트랜지스터의 W/L이 엔-모스 트랜지스터의 W/L에 비해 훨씬 커야 한다.

도 3은 종래 파워 온 검출회로의 또 다른 구성을 보인 예시도로서, 이에 도시된 바와 같이 일측을 전원전압(Vdd)에 연결한 커패시터(C)의 타측과 일측을 접지에 연결한 저항(R)의 타측을 노드1을 통해 공통으로 인버터(INV1)의 입력단에 연결하여 구성한 것으로, 이의 동작은 도 4에 도시된 바와 같이 전원전압(Vdd)이 인가되면 인가되는 순간에 커패시터(Vdd)에는 충전이 되어 있지 않기 때문에 노드1에 걸리는 전압은 전원전압(Vdd)과 같은 파형을 나타내지만, 상기 커패시터(C)가 서서히 충전되기 시작하면서 상기 노드1에 걸리는 전압은 커패시터(C) 및 저항(R)의 시정수에 따라 줄어들게 된다. 이때 인버터(INV1)의 출력은 초기 상태에서는 로우를 유지하다가 상기 노드1에 걸리는 전압이 인버터(INV1)의 문턱전압에 도달하면 하이 상태로 바뀌게 된다. 즉 전원전압(Vdd)인가 직후에는 로우값을 가지다가 일정시간 이후에는 하이값을 가지는 파워 온 검출신호(POD)를 출력하게 된다.

또한, 인버터(INV1)의 문턱전압(스위칭 포인트)은 가능한 낮게 설정하여 같은 알씨(RC)일 때라도 조금 더 전원전압(Vdd)이 높은 값일 때(전원전압이 안정적인 값일 때) 상기 인버터(INV1)가 스위칭할 수 있도록 한다. 즉 씨모스(CMOS) 인버터일경우 엔-모스 트랜지스터의 W/L이 피-모스 트랜지스터의 W/L에 비해 훨씬 커야 한다.

상기에서와 같이 종래의 기술에 있어서 파워 온 검출회로를 구성함에 있어 인버터 체인을 이용하는 경우, 도 5에 도시한 바와 같이 전원의 라이징 타임이 R,C 시정수보다 길어지면 원하는 동작을 하지 않으며(전원의 라이징 타임이 시정수보다 길어지면 노드1에 걸리는 전압은 전원과 같은 파형을 나타내게 되고, 이로 인해 노드2는 계속하여 접지레벨을 유지하게 되므로, 파워 온 검출신호는 노드1과 같은 파형을 나타내게 된다), 파워온 검출신호가 로우일 때 이를 파워 온 리셋신호로 사용하면 파워 온 리셋 동작이 되지 않으며, 이를 해결하기 위해 R,C 시정수를 크게하려면 R,C 값이 커져야 하기 때문에(사이즈도 따라 증가하기 때문에) 실제 집적회로(IC)에 내장하여 사용할 수 없는 문제점이 있고, 또한, 인버터 체인을 사용하지 않고 단일 인버터를 사용하는 경우, 도 6에 도시된 바와 같이 전원에 노이즈 등의 영향으로 전원이 흔들리는 경우가 발생하면(불안정한 경우) 파워 온 검출신호가 전원의 영향으로 로우가 되었다가 다시 하이 상태로 변하게 되는 현상이 발생하며, 상기의 문제점과 같이 파워 온 검출신호가 로우일 때 이를 파워 온 리셋신호로 사용하면 파워 온 리셋 동작이 되지 않는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 알씨(RC) 지연을 이용하지 않고 공급전압이 일정전압 이상이 되면 파워 온 검출신호를 발생하여 불안정한 전원전압에서 리셋(reset)이 되는 것을 방지하고, 전원전압의 라이즈 타임(rise time)에 무관하게 동작하여 안정적인 파워 온 리셋신호를 발생하도록 하는 회로를 제공함에 그 목적이 있다.

도 1은 종래 파워 온 검출회로의 구성을 보인 예시도.

도 2는 도 1에서 노드1과 파워 온 검출신호와의 관계를 보인 파형도.

도 3은 종래 파워 온 검출회로의 또 다른 구성을 보인 예시도.

도 4는 도 3에서 노드1과 파워 온 검출신호와의 관계를 보인 파형도.

도 5는 도 1에서 전원전압이 불안정한 경우 노드1과 파워 온 검출신호의 파형을 보인 예시도.

도 6은 도 3에서 전원전압이 불안정한 경우 노드1과 파워 온 검출신호의 파형을 보인 예시도.

도 7은 본 발명 파워 온 검출회로의 구성을 보인 예시도.

도 8은 도 7에서 노드1과 파워 온 검출신호와의 관계를 보인 파형도.

도 9는 본 발명의 적용에 의해 전원전압이 불안정 할 경우 노드1과 파워 온 검출신호의 파형을 보인 예시도.

*** 도면의 주요 부분에 대한 부호의 설명 ***

10 : 지연부 INV1, INV2 : 인버터

C : 커패시터 P1∼P5 : 피-모스 트랜지스터

이와 같은 목적을 달성하기 위한 본 발명 파워 온 검출회로의 구성은, 제1,제2 피-모스 트랜지스터의 소오스를 공통으로 전원전압(Vdd)에 연결하고, 상기 제1,제2 피-모스 트랜지스터의 게이트를 공통으로 상기 제1피모스 트랜지스터의 드레인에 연결하며, 상기 제1 피-모스 트랜지스터의 드레인과 순차적으로 게이트와 드레인이 각기 연결된 복수개의 피-모스 트랜지스터를 직렬로 연결하고, 상기 복수개의 피-모스 트랜지스터 중 최하단 피-모스 트랜지스터의 드레인을 접지 및 커패시터의 일측에 공통으로 연결하며, 상기 커패시터의 타측을 상기 제2 피-모스 트랜지스터의 드레인과 공통으로 짝수개의 인버터 체인(Chain)으로 구성된 지연부에 연결하여 구성한 것을 특징으로 한다.

이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도 7은 본 발명 파워 온 검출회로의 구성을 보인 예시도로서, 이에 도시한 바와 같이 제1,제2 피-모스 트랜지스터(P4)(P5)의 소오스를 공통으로 전원전압(Vdd)에 연결하고, 상기 제1,제2 피-모스 트랜지스터(P4)(P5)의 게이트를 공통으로 상기 제1피-모스 트랜지스터(P4)의 드레인에 연결하며, 상기 제1 피-모스 트랜지스터(P4)의 드레인과 순차적으로 게이트와 드레인이 각기 연결된 제3,제4,제5 피-모스 트랜지스터(P3∼P1)를 직렬로 연결하고, 상기 제5 피-모스 트랜지스터(P1)의 드레인을 접지 및 커패시터(C)의 일측에 공통으로 연결하며, 상기 커패시터(C)의 타측을 상기 제2 피-모스 트랜지스터(P5)의 드레인과 공통으로 제1,제2 인버터(INV1)(INV2)로 구성된 지연부(10)에 연결하여 구성한다.

이와 같이 구성한 본 발명에 따른 일실시예의 동작 과정을 첨부한 도 8 및 도 9를 참조하여 설명하면 다음과 같다.

도 7에 도시한 바와 같이 전원전압(Vdd)이 인가된 후, 전원전압(Vdd)이 제1 피-모스 트랜지스터(P4)의 문턱전압(이하 'Vtp'라 약칭 함)보다 작을 경우에는 제1∼5 피-모스 트랜지스터(P1∼P5)는 모두 턴-오프되고, 노드1에는 접지레벨의 전압(GND)이 걸린다.

그러나, 전원전압(Vdd)이 Vtp 보다 커지면 제1 피-모스 트랜지스터(P4)만 턴-온되고, 나머지 피-모스 트랜지스터(P5,P1∼P3)는 턴-오프 상태를 계속유지한다.

이후, 상기 전원전압(Vdd)이 2Vtp보다 커지면 제1,제3 피-모스 트랜지스터(P4,P3)만 턴-온되고, 전원전압(Vdd)이 3Vtp보다 커지면 제1,제3,제4 피-모스 트랜지스터(P4∼P2)만 턴-온되며, 전원전압(Vdd)이 4Vtp가 되면 제1,제3,제4,제5 피-모스 트랜지스터(P4∼P 1)가 턴-온되는데, 이때 제2 피-모스 트랜지스터(P5)가 턴-온되어 노드 1의 전압은 서서히 증가를 하게 되고, 여기서, 제2피-모스 트랜지스터(P5)는 스위치로 동작을 하게 된다. 따라서, 제1 인버터(INV1)의 출력(SB)은 초기에는 전원전압 레벨로 유지하다가 전원전압(Vdd)이 4Vtp가 되면 노드1의 전압이 증가하여 제1 인버터(INV1)의 출력(SB)은 로우로 변하게 되며, 이에 따라 제2 인버터(INV2)의 출력인 파워 온 검출신호(POD)의 레벨은 초기에 로우 상태를 유지하다가 하이상태로 변하게 된다.

도 8은 도 7에서 노드1과 파워 온 검출신호와의 관계를 보인 파형도로서, 이에 도시한 바와 같이 피-모스 트랜지스터 4개를 직렬로 연결함으로써, 전원전압(Vdd)이 4Vtp가 되기전에는 파워 온 검출신호(POD)가 하이상태로 변하지 않기 때문에 파워 온 검출신호가 로우일 때 파워 온 리셋신호로 사용하는 경우 안정적으로 파워 온 리셋 동작을 수행할 수 있으며, 전원전압(Vdd)의 라이징 타임에 관계없이 전원전압 레벨을 검출하여 검출신호(POD)를 발생하기 때문에 전원전압(Vdd)의 라이징 타임이 길어지더라도 파워 온 검출을 하지 못하는 경우가 발생하지 않고, 도 9에 도시한 바와 같이 전원전압(Vdd)이 불안정하더라도 파워 온 검출신호(POD)의 레벨이 일정하게 유지됨으로써, 원치않는 파워 온 리셋이 발생되는 것을 방지할 수 있다.

또한, 도 7에서와 같이 제3,제4,제5 피-모스 트랜지스터(P3∼P1)의 기판 바이어스(Bulk Bias)를 전원전압으로 묶어 놓으면 기판 바이어스가 0V가 아닐 경우 문턱전압이 모스 트랜지스터의 특성을 이용하여 더 높은 전원전압 레벨에서 파워 온 검출신호를 발생할 수 있다. 그러면 상기 제1 인버터(INV1)의 문턱전압(스위칭 포인트)을 높이지 않고 전원전압(Vdd)의 50%에 맞쳐 놓아도 제2 피-모스 트랜지스터(P5)가 턴-온되는 전압이 4Vtp 이상이므로(4Vtp ≒ 3.2V) 파워 온 검출신호(POD)를 발생하는데 무리가 없게 된다.

이상에서 설명한 본 발명 파워 온 검출회로는 R,C 지연을 이용하지 않고, 전원전압레벨을 검출함으로써, R과 C의 값이 작아도 되므로 사이즈도 따라 축소되기 때문에 실제 집적회로(IC)에 내장하여 사용할 수 있으며, 또한 전원전압의 라이징 타임 혹은 전원전압이 불안정 하더라도 이에 영향을 받지 않아 제품의 신뢰성을 향상시키는 효과가 있다.

Claims

제1,제2 피-모스 트랜지스터의 소오스를 공통으로 전원전압(Vdd)에 연결하고, 상기 제1,제2 피-모스 트랜지스터의 게이트를 공통으로 상기 제1피-모스 트랜지스터의 드레인에 연결하며, 상기 제1 피-모스 트랜지스터의 드레인과 순차적으로 게이트와 드레인이 각기 연결된 복수개의 피-모스 트랜지스터를 직렬로 연결하고, 상기 복수개의 피-모스 트랜지스터 중 최하단 피-모스 트랜지스터의 드레인을 접지 및 커패시터의 일측에 공통으로 연결하며, 상기 커패시터의 타측을 상기 제2 피-모스 트랜지스터의 드레인과 공통으로 짝수개의 인버터 체인(Chain)으로 구성된 지연부에 연결하여 구성된 것을 특징으로 하는 파워 온 검출회로.
제1항에 있어서, 상기 복수개의 피-모스 트랜지스터의 기판 바이어스는 각각의 소오스와 연결하여 구성된 것을 특징으로 하는 파워 온 검출회로.