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KR100281109B1 - 에스오아이(soi)소자및그의제조방법 - Google Patents

에스오아이(soi)소자및그의제조방법 Download PDF

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KR100281109B1
KR100281109B1 KR1019970068702A KR19970068702A KR100281109B1 KR 100281109 B1 KR100281109 B1 KR 100281109B1 KR 1019970068702 A KR1019970068702 A KR 1019970068702A KR 19970068702 A KR19970068702 A KR 19970068702A KR 100281109 B1 KR100281109 B1 KR 100281109B1
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region
semiconductor
buried insulating
soi
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손정환
Original Assignee
김영환
현대반도체주식회사
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Abstract

플로팅 바디 이팩트(Floating Body Effect)를 감소시켜서 소자의 동작특성을 개선하기 위한 에스오아이(SOI) 소자 및 그의 제조방법에 관한 것으로, 이와 같은 목적을 달성하기 위한 에스오아이(SOI)소자는 반도체 기판, 상기 반도체 기판상에 형성된 제 1 메몰절연막, 상기 제 1 메몰절연막상에 형성된 제 1 도전형 실리콘층, 상기 제 1 도전형 실리콘층의 일영역상에서 격리되어 형성되는 제 1 도전형 반도체층과 활성영역층, 상기 제 1 도전형 반도체층과 상기 활성영역층이 상기 제 1 도전형 실리콘층을 통하여 연결되도록 상기 제 1 도전형 실리콘층 표면 하부에서 격리되어 형성된 제 2 메몰절연막, 상기 활성영역층의 일영역 상에 형성되는 게이트 전극, 상기 게이트 전극 양측의 상기 활성영역층에 형성된 불순물영역, 상기 제 1 도전형 실리콘층상에 콘택된 콘택패드를 포함하여 구성되는 것을 특징으로 한다.

Description

에스오아이(ＳＯＩ) 소자 및 그의 제조방법{SILICON ON INSULATOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 소자에 대한 것으로 특히, 플로팅 바디 이팩트(Floating Body Effect)를 감소시켜서 소자의 동작특성을 개선하기 위한 에스오아이(SOI) 소자 및 그의 제조방법에 관한 것이다.
첨부 도면을 참조하여 종래 에스오아이(SOI) 소자에 대하여 설명하면 다음과 같다.
도 1은 종래 에스오아이(SOI) 소자의 구조단면도이다.
씨모스 트랜지스터를 구성하고 있는 종래 에스오아이(SOI) 소자는 도 1에 도시한 바와 같이 반도체 기판(1)상에 메몰산화막(2)이 형성되어 있고, 상기 메몰산화막(2)상의 소정영역에 P형으로 도핑된 P형 반도체층(4)이 있다. 그리고 상기 메몰산화막(2)상에 상기 P형 반도체층(4)과 격리된 N형 반도체층(5)이 형성되어 있다.
그리고 상기 P형 반도체층(4)과 N형 반도체층(5)을 격리시키는 격리산화막(3)이 상기 P형 반도체층(4)과 N형 반도체층(5)보다 높게 형성되어 있다.
그리고 상기 P형 반도체층(4)의 소정부분에 게이트산화막(6)과 제 1 게이트 전극(7a)이 형성되어 있고, 상기 제 1 게이트 전극(7a) 양측의 P형 반도체층(4)내에는 LDD구조의 소오스/드레인 영역(8a/8b)이 형성되어 있다. 그리고 상기 제 1 게이트 전극(7a) 측면에는 측벽스페이서가 형성되어 있다.
그리고 상기 N형 반도체층(5)의 소정부분에 게이트산화막(6)과 제 2 게이트 전극(7b)이 형성되어 있다. 또한 제 2 게이트 전극(7b) 양측의 N형 반도체층(5)내에는 LDD구조의 소오스/드레인 영역(9a/9b)이 형성되어 있다. 그리고 제 2 게이트 전극(7b) 측면에는 측벽스페이서가 형성되어 있다.
P형 반도체층(4)에는 앤모스(NMOS) 트랜지스터가 형성되고, N형 반도체층(5)에는 피모스(PMOS) 트랜지스터가 형성된다.
그리고 상기 각 소오스/드레인 영역(8a/8b과 9a/9b) 및 제 1, 제 2 게이트 전극(7a,7b)의 소정영역에 콘택홀을 갖는 층간절연막(10)이 있고, 각 콘택홀 및 콘택홀과 인접한 층간절연막(10)상에는 배선층(11a,11b,11c,11d,11e,11f)이 형성되어 있다.
상기와 같은 종래 에스오아이(SOI) 소자는 NMOS 트랜지스터와 PMOS 트랜지스터의 채널역할을 하는 P형 반도체층(4)과 N형 반도체층(5)이 플로팅되어 있다
상기와 같은 종래 에스오아이(SOI) 소자는 다음과 같은 문제가 있다.
NMOS 트랜지스터나 PMOS 트랜지스터의 채널로 이용되는 P형 반도체층과 N형 반도체층이 반도체 기판과 전기적으로 연결되어 있지 않고 플로팅 되어 있기 때문에 소자의 브레이크 다운 전압이 감소되고, 전류-전압 커브에 오류가 발생하는 것과 같은 플로팅 바디 이팩트(Floating Body Effect)와 같은 문제가 발생하여 소자의 동작특성이 나빠진다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, NMOS 트랜지스터와 PMOS 트랜지스터의 채널영역을 각각 고농도 제 1, 제 2 도전형 폴리실리콘층을 통하여 콘택패드가 형성된 제 1, 제 2도전형 반도체층과 전기적으로 연결시켜서 플로팅 바디 이팩트를 줄이므로써 소자의 동작 특성을 개선하기 위한 에스오아이(SOI) 소자 및 그의 제조방법을 제공하는 데 그 목적이 있다.
도 1은 종래 에스오아이(SOI) 소자의 구조단면도
도 2a는 본 발명 제 1 실시예에 따른 에스오아이(SOI) 소자의 평면도
도 2b는 도 2a의 Ⅰ-Ⅰ선상의 구조단면도
도 3a 내지 3k는 도 2a의 Ⅰ-Ⅰ선상의 제조방법을 나타낸 공정단면도
도 4a는 본 발명 제 2 실시예에 따른 에스오아이(SOI) 소자의 평면도
도 4b는 도 4a의 Ⅱ-Ⅱ선상의 구조단면도
도 5a는 본 발명 제 3 실시예에 따른 에스오아이(SOI) 소자의 평면도
도 5b는 도 5a의 Ⅲ-Ⅲ선상의 구조단면도
도 6a는 본 발명 제 4 실시예에 따른 에스오아이(SOI) 소자의 평면도
도 6b는 도 6a의 Ⅳ-Ⅳ선상의 구조단면도
도면의 주요 부분에 대한 부호의 설명
20: 제 1 반도체 기판 20a: 반도체층
20b: P형 반도체층 20c: N형 반도체층
21: 제 1 산화막 22: 제 1 메몰산화막
23: 도핑이 되지 않은 폴리실리콘층 23a: 고농도 P형 폴리실리콘층
23b: 고농도 N형 폴리실리콘층 24: 제 2 반도체 기판
25: 제 2 메몰산화막 26: 격리산화막
27,28,31,33: 감광막 29: 게이트산화막
30a: 제 1 게이트 전극 30b: 제 2 게이트 전극
32a,34a: 소오스 영역 32b,34b: 드레인 영역
35: 층간절연막
36a,37a,38a,39a,36f,37f,38f,39f: 콘택패드
36b,36c,36d,36e,37b,37c,37d,37e,38b,38c,38d,38e,39b,39c,39d,39e: 배선층
상기와 같은 목적을 달성하기 위한 본 발명 에스오아이(SOI) 소자는 반도체 기판, 상기 반도체 기판상에 형성된 제 1 메몰절연막, 상기 제 1 메몰절연막상에 형성된 제 1 도전형 실리콘층, 상기 제 1 도전형 실리콘층의 일영역상에서 격리되어 형성되는 제 1 도전형 반도체층과 활성영역층, 상기 제 1 도전형 반도체층과 상기 활성영역층이 상기 제 1 도전형 실리콘층을 통하여 연결되도록 상기 제 1 도전형 실리콘층 표면 하부에서 격리되어 형성된 제 2 메몰절연막, 상기 활성영역층의 일영역 상에 형성되는 게이트 전극, 상기 게이트 전극 양측의 상기 활성영역층에 형성된 불순물영역, 상기 제 1 도전형 실리콘층상에 콘택된 콘택패드를 포함하여 구성되는 것을 특징으로 한다.
상기와 같은 구성을 갖는 본 발명 에스오아이(SOI) 소자의 제조방법은 제 1 반도체기판내에 일정한 간격을 갖는 복수개의 제 1 절연막을 형성하는 단계, 상기 제 1 절연막사이가 일부 드러나도록 제 1 메몰절연층을 형성하는 단계, 상기 제 1 메몰절연층을 포함한 제 1 반도체 기판상부에 제 1 실리콘층을 형성하는 단계, 제 2 반도체 기판상에 제 2 메몰절연층을 형성하는 단계, 상기 제 1 반도체기판 상부의 상기 제 1 실리콘층과 상기 제 2 반도체 기판 상의 상기 제 2 메몰절연층을 접합하는 단계, 상기 제 1 절연막 상부가 드러나도록 상기 제 1 반도체기판 하면을 연마하여 제 1 반도체기판을 제 1, 제 2 반도체영역으로 구분하는 단계, 제 1 실리콘층에 이온주입으로 제 1 도전형 실리콘층을 형성하는 단계, 상기 제 1 반도체영역상에 게이트 전극을 형성하는 단계, 상기 제 2 반도체영역상에 이온주입으로 제 2 도전형 반도체층을 형성하는 단계, 상기 게이트 전극양측의 상기 제 1 반도체영역에 불순물영역을 형성하는 단계, 상기 제 2 도전형 반도체층과 콘택되는 콘택패드를 형성함과 동시에 상기 게이트 전극 양측의 상기 불순물영역과 콘택되는 배선층을 형성함을 특징으로 한다.
첨부 도면을 참조하여 본 발명 에스오아이(SOI) 소자에 대하여 설명하면 다음과 같다.
도 2a는 본 발명 제 1 실시예에 따른 에스오아이(SOI) 소자의 평면도이고, 도 2b는 도 2a의 Ⅰ-Ⅰ선상의 구조단면도이다. 그리고 도 4a는 본 발명 제 2 실시예에 따른 에스오아이(SOI) 소자의 평면도이고, 도 4b는 도 4a의 Ⅱ-Ⅱ선상의 구조단면도이다. 그리고 도 5a는 본 발명 제 3 실시예에 따른 에스오아이(SOI) 소자의 평면도이고, 도 5b는 도 5a의 Ⅲ-Ⅲ선상의 구조단면도이다. 그리고 도 6a는 본 발명 제 4 실시예에 따른 에스오아이(SOI) 소자의 평면도이고, 도 6b는 도 6a의 Ⅳ-Ⅳ선상의 구조단면도이다.
본 발명 제 1 실시예에 따른 에스오아이(SOI) 소자는 도 2a와 도 2b에 도시한 바와 같이 제 2 반도체 기판(24)상에 제 2 메몰산화막(25)이 형성되었고, 상기 제 2 메몰산화막(25)상에 고농도 P형 폴리실리콘층(23a)과 고농도 N형 폴리실리콘층(23b)이 격리산화막(26)으로 격리되어 있다. 그리고 상기 고농도 P형 폴리실리콘층(23a)과 고농도 N형 폴리실리콘층(23b)의 표면 하부에서 서로 격리된 복수개의 제 1 메몰산화막(22)이 있다. 이때 제 1 메몰산화막(22)의 떨어진(격리된) 영역은 차후에 제 1, 제 2 게이트 전극(30a,30b)이 형성될 제 1, 제 2 활성영역 및 콘택패드(36a,36f)가 형성될 영역이다.
그리고 고농도 P형 폴리실리콘층(23a)표면 하부에서 일정간격 떨어져서 형성된 제 1 메몰산화막(22) 사이의 고농도 P형 폴리실리콘층(23a) 및 그에 인접한 제 1 메몰산화막(22)상에 일정한 간격으로 P형 반도체층(20b)과 제 1 활성영역이 형성되어 있다.
그리고 상기 P형 반도체층(20b)과 제 1 활성영역 사이에는 제 1 산화막(21)이 형성되어 있다.
그리고 고농도 N형 폴리실리콘층(23b) 표면 하부에 격리되어 형성된 제 1 메몰산화막(22)사이의 고농도 N형 폴리실리콘층(23b) 및 이에 인접한 제 1 메몰산화막(22)상에 N형 반도체층(20c)과 제 2 활성영역이 일정한 간격으로 형성되어 있다. 그리고 상기 N형 반도체층(20b)과 제 2 활성영역 사이에는 제 1 산화막(21)이 형성되어 있다.
그리고 상기 고농도 P형 폴리실리콘층(23a)상부의 제 1 활성영역상에는 게이트산화막(29)과 제 1 게이트 전극(30a)이 적층형성되어 있고, 제 1 게이트 전극(30a)양측의 제 1 활성영역에는 소오스/드레인 영역(34a/34b)이 형성되어 있다. 그리고 상기 고농도 N형 폴리실리콘층(23b)상부의 제 2 활성영역에는 게이트산화막(29)과 제 2 게이트 전극(30b)이 형성되어 있고 제 2 게이트 전극(30b)양측의 제 2 활성영역에는 소오스/드레인 영역(32a/32b)이 형성되어 있다.
그리고 상기 고농도 P형 폴리실리콘층(23a)상부의 상기 P형 반도체층(20b) 및 소오스/드레인 영역(34a/34b)과, 상기 고농도 N형 폴리실리콘층(23b)상부의 상기 N형 반도체층(20c)과 소오스/드레인 영역(32a/32b) 각각에 콘택홀을 갖는 층간절연막(35)이 상기 결과물 전면에 형성되어 있다.
그리고 상기 각각의 콘택홀 및 콘택홀과 인접한 층간절연막(35)상에 P형 반도체층(20b), 제 1 활성영역의 소오스/드레인영역(34a/34b), N형 반도체층(20c)과 제 2 활성영역의 소오스/드레인영역(32a/32b)에 차례대로 콘택패드(36a)와 배선층(36b,36c)과 콘택패드(36f)와 배선층(36d,36e)이 형성되어 있다.
상기에 설명한 바와 같이 본 발명 제 1 실시예는 각 제 1, 제 2 활성영역 하부가 고농도 P형 폴리실리콘층(23a)과 고농도 N형 폴리실리콘층(23b)을 통해 콘택패드가 형성되는 P형 반도체층(20b)과 N형 반도체층(20c)과 연결된다.
다음으로 본 발명 제 2 실시예의 에스오아이(SOI) 소자는 도 4a와 도 4b에 도시한 바와 같이 본 발명 제 1 실시예의 제 2 반도체 기판(24)상에 제 2 메몰산화막(25)이 형성되어 있다. 그리고 제 2 메몰산화막(25)상에는 고농도 P형 폴리실리콘층(23a)과 고농도 N형 폴리실리콘층(23b)이 격리산화막(26)에 의해 격리되어 있다.
그리고 상기 고농도 P형 폴리실리콘층(23a)과 고농도 N형 폴리실리콘층(23b)의 표면 하부의 일부분이 식각된 제 1 메몰산화막(22)이 형성되어 있다.
여기서 제 1 메몰산화막(22)이 식각된 부분은 고농도 P형 폴리실리콘층(23a) 상부에서는 P형 반도체층(20b)의 콘택패드(37a)가 형성되는 영역과, 소오스영역 또는 드레인 영역의 일부 및 이와 인접한 제 1 게이트 전극(30a)의 일부 모서리 하부이다.
그리고 고농도 N형 폴리실리콘층(23b) 상부에서는 N형 반도체층(20c)의 콘택패드(37d)가 형성되는 영역과, 소오스 영역 또는 드레인 영역의 일부 및 이와 인접한 제 2 게이트 전극(30b)의 일부 모서리 하부가 식각되었다.
그리고 고농도 P형 폴리실리콘층(23a) 및 식각된 제 1 메몰산화막(22)상에는 P형 반도체층(20b)과 제 1 활성영역이 일정간격으로 형성되어 있다. 그리고 일정간격을 갖고 있는 상기 P형 반도체층(20b)과 제 1 활성영역의 사이에는 제 1 산화막(21)이 형성되어 있다. 그리고 고농도 N형 폴리실리콘층(23b)상 및 식각된 제 1 메몰산화막(22)상에는 N형 반도체층(20c)과 제 2 활성영역이 일정한 간격으로 형성되어 있다. 그리고 일정간격으로 형성되어 있는 상기 N형 반도체층(20b)과 제 2 활성영역 사이에는 제 1 산화막(21)이 형성되어 있다.
그리고 상기 제 1, 제 2 활성영역을 각각 가로지르며 제 1 메몰산화막(22)상의 일상부에 오버랩된 제 1 게이트 전극(30a)과 제 2 게이트 전극(30b)이 있다.
그리고 상기 제 1, 제 2 게이트 전극(30a,30b)양측의 제 1, 제 2 활성영역에 소오스/드레인 영역이 형성되어 있다. 그리고 P형 반도체층(20b)과 N형 반도체층(20b)과 소오스/드레인 영역과 제 1, 제 2 게이트 전극(30a,30b)상에 콘택홀을 갖는 층간절연막(35)이 형성되어 있다.
그리고 각 콘택홀 및 콘택홀과 인접한 층간절연막(35)상에 콘택패드(37a,37d)와 배선층(37b,37c)를 형성한다.
다음으로 본 발명 제 3 실시예의 에스오아이(SOI) 소자는 도 5a와 5b에 도시한 바와 같이 상기 본 발명 제 2 실시예에 따른 에스오아이(SOI) 소자와 제 1 메몰산화막(22)의 식각된 위치를 제외하고는 동일한 구성을 갖고 있다.
본 발명 제 3 실시예에 따른 에스오아이(SOI)에서는 제 1 메몰산화막(22)이 P형 반도체층(20b)의 콘택패드(38a)가 형성되는 하부와, 소오스 영역 또는 드레인 영역의 중간영역 및 이에 연장된 제 1 게이트 전극(30a)의 중간 하부가 식각되어 형성되어 있다.
또한 제 1 메몰산화막(22)은 N형 반도체층(20c)의 콘택패드(38d)가 형성되는 하부와, 소오스 영역 또는 드레인 영역의 중간 영역 및 이에 연장된 제 2 게이트 전극(30b)의 중간 하부가 식각되어 형성되어 있다.
그리고 본 발명 제 4 실시예의 에스오아이(SOI) 소자는 도 6a와 6b에 도시한 바와 같이 상기 본 발명 제 2 실시예에 따른 에스오아이(SOI) 소자와 제 1 메몰산화막(22)의 식각된 위치와 제 1, 제 2 게이트 전극(30a,30b)의 모양을 제외하고는 동일한 구성을 갖고 있다.
본 발명 제 4 실시예에 따른 에스오아이(SOI) 소자에서 제 1 메몰산화막(22)은 P형 반도체층(20b)의 콘택패드(39a)가 형성되는 하부와, 제 1 게이트 전극(30a)과 소오스/드레인 영역이 형성되는 영역을 제외한 제 1 활성영역 일부의 하부가 같이 식각되어 있다.
또한 제 1 메몰산화막(22)은 N형 반도체층(20c)의 콘택패드(37d)가 형성되는 하부와, 제 2 게이트 전극(30b)과 소오스/드레인 영역을 제외한 제 2 활성영역 일부의 하부가 연결되도록 식각되어 있다.
상기와 같이 구성된 에스오아이(SOI) 중 본 발명 제 1 실시예에 따른 에스오아이(SOI) 소자의 제조방법에 대하여 설명하면 다음과 같다.
도 3a 내지 3k는 도 2a의 Ⅰ-Ⅰ선상의 제조방법을 나타낸 공정단면도이다.
본 발명 제 1 실시예에 따른 에스오아이(SOI) 소자의 제조방법은 도 3a에 도시한 바와 같이 제 1 반도체 기판(20)에 소정깊이로 일정한 간격을 갖도록 복수개의 트랜치영역을 형성한다. 그리고 트랜치영역 및 제 1 반도체 기판(20)상에 산화막을 증착한다. 이후에 화학적 기계적 연마법으로 트랜치내에 제 1 산화막(21)을 형성한다. 이렇게 형성된 제 1 산화막(21)은 500∼1500Å 정도의 두께를 갖는다.
도 3b에 도시한 바와 같이 상기 제 1 산화막(21)과 제 1 반도체 기판(20)상에 화학기상증착법으로 500∼3000Å 두께를 갖는 제 1 메몰산화막(22)을 증착한다.
도 3c에 도시한 바와 같이 상기 제 1 메몰산화막(22)상에 감광막(도면에는 도시되지 않음)을 도포한 후 상기 트랜치영역에 형성된 제 1 산화막(21) 사이의 제 1 반도체 기판(20)의 소정영역이 드러나도록 감광막을 노광 및 현상공정으로 선택적으로 패터닝한다. 이때 차후공정으로 형성될 씨모스 트랜지스터의 격리영역이 형성될 제 1 산화막(21)사이의 제 1 메몰산화막(22)은 제거하지 않는다.
이후에 상기 제 1 메몰산화막(22)과 제 1 반도체 기판(20)상에 도핑이 되지 않은 폴리실리콘층을 2000∼6000Å 정도의 두께로 증착하고, 에치백이나 화학적 기계적 연마법으로 평탄화하여 최종적으로 1000∼2000Å 정도의 두께를 갖는 도핑이 되지 않은 폴리실리콘층(23)을 형성한다.
그리고 다른 제 2 반도체 기판(24)상에 화학기상증착법이나 열산화공정으로 1000∼4000Å 정도의 두께를 갖는 제 2 메몰산화막(25)을 증착한다.
도 3d에 도시한 바와 같이 850∼1050℃의 열을 가하여 상기 제 1 반도체 기판(20)과 상기 제 2 반도체 기판(24)에 각각 형성된 도핑이 되지 않은 폴리실리콘층(23)과 제 2 메몰산화막(25)을 본딩한다.
도 3e에 도시한 바와 같이 화학적 기계적 연마법으로 상기 제 1 산화막(21)이 드러나도록 제 1 반도체 기판(20)을 평탄화하여 반도체층(20a)을 형성한다. 제 1 반도체 기판(20)의 연마는 제 1 산화막(21)과의 식각율의 차이를 이용하여 진행하는데 이때 제 1 산화막(21)이 에치 스톱(Etch Stop)의 역할을 한다.
이후에 상기 씨모스 트랜지스터를 격리시키기 위한 제 1 산화막(21)사이의 반도체층(20a)과 제 1 메몰산화막(22)과 도핑 되지 않은 폴리실리콘층(23)을 식각하여 트랜치격리영역을 형성한다. 그리고 상기 트랜치격리영역 및 반도체층(20a)과 제 1 산화막(21)상에 산화막을 증착하고 화학적 기계적 연마법으로 평탄화하여 격리산화막(26)을 형성한다.
도 3f에 도시한 바와 같이 상기 제 1 산화막(21)과 반도체층(20a)과 격리산화막(26)상에 감광막(27)을 도포한 후, 격리산화막(26) 일측에만 남도록 노광 및 현상공정으로 선택적으로 패터닝한다. 이후에 패터닝된 감광막(27)을 마스크로 드러난 도핑이 되지 않은 폴리실리콘층(23)에 보론(Boron)이온을 5E14∼1E15㎝-2의 농도가 되도록 주입하여 고농도 P형 폴리실리콘층(23a)을 형성한다.
도 3g에 도시한 바와 같이 상기 제 1 산화막(21)과 반도체층(20a)과 격리산화막(26)상에 감광막(28)을 도포한 후, 격리산화막(26) 타측만 남도록 노광 및 현상공정으로 선택적으로 패터닝한다. 이후에 패터닝된 감광막(28)을 마스크로 이용하여 드러난 도핑이 되지 않은 폴리실리콘층(23a)에 인(Phosphorus:P)이온을 5E14∼1E15㎝-2의 농도가 되도록 주입하여 고농도 N형 폴리실리콘층(23b)을 형성한다.
여기서 상기 고농도 P형, N형 폴리실리콘층(23a,23b)을 형성한 후에 반도체층(20a)에 각각 문턱전압 조절이온을 주입하여 주어도 된다.
도 3h에 도시한 바와 같이 전면에 산화막과 실리콘층을 증착한다. 이후에 산화막과 실리콘층을 이방성 식각하여 상기 반도체층(20a)중 제 1 메몰산화막(22)이 식각된 반도체층(20a)상에 앤모스(NMOS) 트랜지스터의 게이트 산화막(29)과 제 1 게이트 전극(30a)을 형성하고, 또한 피모스(PMOS) 트랜지스터의 게이트 산화막(29)과 제 2 게이트 전극(30b)을 형성한다. 상기 제 1, 제 2 게이트 전극(30a,30b)은 도핑된 폴리실리콘층을 사용하는데 예를 들어, 모두 N형으로 도핑된 폴리실리콘층으로 형성할 수도 있고, 앤모스 트랜지스터를 형성할 제 1 게이트전극(30a)은 N형으로 도핑된 폴리실리콘층으로 형성하고 피모스 트랜지스터를 형성할 제 2 게이트 전극(30b)은 P형으로 도핑된 폴리실리콘층으로 형성할 수 있다. 그리고 상기 제 1, 제 2 게이트 전극(30a,30b)의 저항을 줄이기 위해서 제 1, 제 2 게이트 전극(30a,30b)상에 금속이나 금속실리사이드층을 더 형성할 수도 있다.
도 3i에 도시한 바와 같이 전면에 감광막(31)을 도포한 후 앤모스(NMOS) 트랜지스터가 형성될 영역중 제 1 게이트 전극(30a)이 형성되지 않은 반도체층(20a)과, 상기 피모스 트랜지스터가 형성될 영역중 제 2 게이트 전극(30b) 양측의 반도체층(20a)이 드러나도록 노광 및 현상공정으로 선택적으로 감광막(31)을 패터닝한다. 이후에 패터닝된 감광막(31)을 마스크로 이용하여 P형의 보론(Boron:B)이온이나 BF2를 1E15∼5E15㎝-2만큼 주입하여 P형 반도체층(20b)과 P형 소오스/드레인 영역(32a/32b)을 형성한다. 이때 상기 소오스/드레인 영역(32a/32b)은 LDD(Lightly Doped Drain)구조로 형성할 수 있다.
도 3j에 도시한 바와 같이 전면에 감광막(33)을 도포한 후 피모스 트랜지스터가 형성될 영역중 제 2 게이트 전극(30b)이 형성되지 않은 반도체층(20a)과, 상기 앤모스 트랜지스터가 형성될 영역중 제 1 게이트 전극(30a) 양측의 반도체층(20a)이 드러나도록 노광 및 현상공정으로 선택적으로 감광막(33)을 패터닝한다. 이후에 패터닝된 감광막(33)을 마스크로 이용하여 N형의 아세닉(As)이온을 1E15∼5E15㎝-2만큼 주입하여 N형 반도체층(20c)과 N형 소오스/드레인 영역(34a/34b)을 형성한다. 이때 상기 소오스/드레인 영역(34a/34b)은 LDD(Lightly Doped Drain)구조로 형성할 수 있다.
도 3k에 도시한 바와 같이 상기 전면에 층간절연막(35)을 증착한 후에 상기 P형 반도체층(20b)과 N형 반도체층(20c) 및 각 P형,N형 소오스/드레인 영역(32a/32b,34a/34b)이 드러나도록 콘택홀을 형성한다. 이후에 상기 콘택홀을 채우도록 반도체층이나 금속층을 증착한 후 이방성 식각하여 P형 반도체층(20b)과 N형 반도체층(20c)에 콘택패드(36a,36f)를 형성하고, 각각의 소오스/ 드레인 영역(34a/34b,32a/32b)에 각각 배선층(36b,36c,36d,36e)을 형성한다. 이와 같이 NMOS 트랜지스터의 채널영역을 고농도 P형 폴리실리콘층(23a)과 P형 반도체층(20b)을 통하여 콘택패드(36a)와 연결하므로 채널에서 발생한 홀이 채널에 축적되지 않고 외부단자로 빠지게 되고, 또한 PMOS 트랜지스터의 채널영역을 고농도 N형 폴리실리콘층(23b)과 N형 반도체층(20c)을 통하여 콘택패드(36f)와 연결하므로 채널에서 발생한 홀이 채널에 축적되지 않고 외부단자로 빠지게 되어 플로팅 바디 이팩트가 생기지 않는다.
상기와 같은 본 발명 에스오아이(SOI) 소자 및 그의 제조방법에 대한 효과를 설명하면 다음과 같다.
NMOS 트랜지스터와 PMOS 트랜지스의 채널을 콘택패드와 전기적으로 연결되도록 구성하여 플로팅 바디 이팩트(Floating Body Effect)를 감소시키므로써 소자의 동작 특성을 좋게할 수 있다.

Claims (20)

  1. 반도체 기판,
    상기 반도체 기판상에 형성된 제 1 메몰절연막,
    상기 제 1 메몰절연막상에 형성된 제 1 도전형 실리콘층,
    상기 제 1 도전형 실리콘층의 일영역상에서 격리되어 형성되는 제 1 도전형 반도체층과 활성영역층,
    상기 제 1 도전형 반도체층과 상기 활성영역층이 상기 제 1 도전형 실리콘층을 통하여 연결되도록 상기 제 1 도전형 실리콘층 표면 하부에서 격리되어 형성된 제 2 메몰절연막,
    상기 활성영역층의 일영역 상에 형성되는 게이트 전극,
    상기 게이트 전극 양측의 상기 활성영역층에 형성된 불순물영역,
    상기 제 1 도전형 실리콘층상에 콘택된 콘택패드를 포함하여 구성되는 것을 특징으로 하는 에스오아이(SOI) 소자.
  2. 제 1 항에 있어서, 상기 제 2 메몰절연막은 차후에 형성될 상기 제 1 도전형 반도체층하부와 게이트 전극 하부의 활성영역층 하부의 일부와 대응되는 영역이 식각되어 형성되는 것을 포함함을 특징으로 하는 에스오아이(SOI) 소자.
  3. 제 1 항에 있어서, 상기 제 2 메몰절연막은 차후에 형성된 상기 제 1 도전형 반도체층 하부와 활성영역층 일측하부의 불순물 영역 및 이에 인접한 게이트 전극의 일측하부에 대응되는 영역이 연속적으로 식각되어 형성됨을 더 포함됨을 특징으로 하는 에스오아이(SOI) 소자.
  4. 제 1 항에 있어서, 상기 제 2 메몰절연막은 차후에 형성될 상기 제 1 도전형 반도체층하부와 활성영역층에 형성된 불순물영역의 중앙하부 및 이에 인접한 상기 게이트전극 일측 하부와 대응되는 영역이 식각되어 형성되는 것을 더 포함함을 특징으로 하는 에스오아이(SOI) 소자.
  5. 제 1 항에 있어서, 상기 제 2 메몰절연막은 차후에 형성될 상기 제 1 도전형 반도체층하부와 활성영역층의 일측 하부와 대응되는 영역이 연속적으로 식각되어 형성되는 것을 더 포함함을 특징으로 하는 에스오아이(SOI) 소자.
  6. 반도체 기판,
    상기 반도체 기판상에 형성된 제 1 메몰절연막,
    상기 제 1 메몰절연막상에 격리막으로 격리되어 형성된 제 1, 제 2 도전형 실리콘층,
    상기 제 1, 제 2 도전형 실리콘층의 일영역상에 격리되어 형성된 제 1 도전형 반도체층과 제 1 활성영역층 및 제 2 도전형 반도체층과 제 2 활성영역층,
    상기 제 1 도전형 반도체층과 상기 제 1 활성영역층이 상기 제 1 도전형 실리콘층을 통하여 연결되고, 상기 제 2 도전형 반도체층과 상기 제 2 활성영역층이 상기 제 2 도전형 실리콘층을 통하여 연결되도록 상기 제 1, 제 2 도전형 실리콘층표면 하부에 격리되어 형성된 제 2 메몰절연막,
    상기 제 1, 제 2 활성영역층의 일영역상에 형성되는 제 1, 제 2 게이트 전극,
    상기 제 1, 제 2 게이트 전극양측의 상기 각 제 1, 제 2 활성영역층에 형성된 불순물영역,
    상기 제 1, 제 2 도전형 실리콘층상에 각각 콘택되어 형성된 콘택패드를 포함하여 구성되는 것을 특징으로 하는 에스오아이(SOI) 소자.
  7. 제 6 항에 있어서, 상기 제 2 메몰절연막은 상기 제 1, 제 2 도전형 반도체층하부와 제 1, 제 2 게이트 전극 하부의 상기 제 1, 제 2 활성영역층의 하부와 대응되는 영역의 일부가 식각되어 형성되는 것을 포함함을 특징으로 하는 에스오아이(SOI) 소자.
  8. 제 6 항에 있어서, 상기 제 2 메몰절연막은 상기 제 1, 제 2 도전형 반도체층하부와 상기 제 1, 제 2 활성영역층 일측 하부의 불순물 영역 및 이에 인접한 상기 제 1, 제 2 게이트 전극의 일측하부와 대응되는 영역이 연속적으로 식각되어 형성되는 것을 더 포함함을 특징으로 하는 에스오아이(SOI) 소자.
  9. 제 6 항에 있어서, 상기 제 2 메몰절연막은 상기 제 1, 제 2 도전형 반도체층하부와 상기 제 1, 제 2 활성영역층에 형성된 불순물영역의 중앙하부 및 이에 인접한 상기 제 1, 제 2 게이트전극 일측 하부와 대응되는 영역이 제거되어 형성되는 것을 포함함을 특징으로 하는 에스오아이(SOI) 소자.
  10. 제 6 항에 있어서, 상기 제 2 메몰절연막은 상기 제 1, 제 2 도전형 반도체층하부와 제 1, 제 2 활성영역의 일부와 대응되는 영역이 연속적으로 식각되어 형성되는 것을 특징으로 하는 에스오아이(SOI) 소자.
  11. 제 1 반도체기판내에 일정한 간격을 갖는 복수개의 제 1 절연막을 형성하는 단계,
    상기 제 1 절연막사이가 일부 드러나도록 제 1 메몰절연층을 형성하는 단계,
    상기 제 1 메몰절연층을 포함한 제 1 반도체 기판상부에 제 1 실리콘층을 형성하는 단계,
    제 2 반도체 기판상에 제 2 메몰절연층을 형성하는 단계,
    상기 제 1 반도체기판 상부의 상기 제 1 실리콘층과 상기 제 2 반도체 기판 상의 상기 제 2 메몰절연층을 접합하는 단계,
    상기 제 1 절연막 상부가 드러나도록 상기 제 1 반도체기판 하면을 연마하여 제 1 반도체기판을 제 1, 제 2 반도체영역으로 구분하는 단계,
    제 1 실리콘층에 이온주입으로 제 1 도전형 실리콘층을 형성하는 단계,
    상기 제 1 반도체영역상에 게이트 전극을 형성하는 단계,
    상기 제 2 반도체영역상에 이온주입으로 제 2 도전형 반도체층을 형성하는 단계,
    상기 게이트 전극양측의 상기 제 1 반도체영역에 불순물영역을 형성하는 단계,
    상기 제 2 도전형 반도체층과 콘택되는 콘택패드를 형성함과 동시에 상기 게이트 전극 양측의 상기 불순물영역과 콘택되는 배선층을 형성함을 특징으로 하는 에스오아이(SOI) 소자의 제조방법.
  12. 제 11 항에 있어서, 상기 제 1 메몰절연층은 상기 콘택패드가 형성될 제 1 도전형 반도체층 및 상기 게이트 전극이 형성될 상기 제 1 반도체 영역의 하부와 대응되는 영역을 제거하여 형성함을 특징으로 하는 에스오아이(SOI)소자의 제조방법.
  13. 제 11 항에 있어서, 상기 제 1 메몰절연층은 상기 콘택패드가 형성될 제 1 도전형 반도체층 및 상기 게이트 전극 일측의 상기 불순물영역이 형성될 일영역이 연결되어 드러나도록 형성함을 특징으로 하는 에스오아이(SOI) 소자의 제조방법.
  14. 제 11 항에 있어서, 상기 제 1 메몰절연층은 상기 콘택패드가 형성될 제 1 도전형 반도체층 및 상기 게이트 전극 일측의 상기 불순물영역의 중앙 및 그와 인접한 게이트전극이 형성될 일부영역과 대응되는 부분을 제거하여 형성함을 특징으로 하는 에스오아이(SOI)소자의 제조방법.
  15. 제 11 항에 있어서, 상기 제 1 메몰절연층은 상기 콘택패드가 형성될 제 1 도전형 반도체층 및 활성영역층의 일영역이 연이어 드러나도록 형성함을 특징으로 하는 에스오아이(SOI)소자의 제조방법.
  16. 제 1 반도체 기판내에 일정한 간격을 갖는 복수개의 제 1 절연막을 형성하는 단계,
    상기 중앙에 위치한 두개의 상기 제 1 절연막과 그 사이에 형성되고 상기 나머지 제 1 절연막사이가 드러나도록 제 1 메몰절연층을 형성하는 단계,
    상기 제 1 메몰절연층을 포함한 상기 제 1 반도체 기판상에 제 1 실리콘층을 증착하는 단계,
    제 2 반도체 기판상에 제 2 메몰절연층을 형성하는 단계,
    상기 제 1 반도체기판상의 상기 제 1 실리콘층과 상기 제 2 반도체기판상의 상기 제 2 메몰절연층을 접합하는 단계,
    상기 제 1 반도체 기판하면을 상기 제 1 절연막상부가 드러나도록 연마하여 각각 제 1, 제 2, 제 3, 제 4 영역으로 격리된 반도체층을 형성하는 단계,
    상기 제 2 메몰절연층이 드러나도록 중앙의 상기 반도체층과 상기 제 1 메몰절연층과 상기 제 1 실리콘층을 식각하여 상기 제 1 실리콘층을 제 1, 제 2 영역으로 격리하는 단계,
    상기 식각된 영역에 격리절연막을 형성하는 단계,
    상기 격리절연막 일측의 상기 제 1 실리콘층에 이온주입으로 제 1 도전형 실리콘층을 형성하는 단계,
    상기 격리절연막 타측의 제 1 실리콘층에 이온주입으로 제 2 도전형 실리콘층을 형성하는 단계,
    격리절연막에 인접한 상기 반도체층의 제 2, 제 3 영역상에 각각 제 1, 제 2 게이트전극을 형성하는 단계,
    상기 격리절연막 일측의 상기 반도체층의 제 1 영역에 제 1 도전형 반도체층을 형성함과 동시에 격리절연막 타측의 상기 반도체층의 제 3 영역 상의 상기 제 2 게이트 전극양측에 불순물 영역을 형성하는 단계,
    상기 격리절연막 타측의 상기 반도체층의 제 4 영역에 제 2 도전형 반도체층을 형성함과 동시에 격리절연막 일측의 상기 반도체층의 제 2 영역상의 상기 제 1 게이트 전극양측에 불순물 영역을 형성하는 단계,
    상기 제 1 도전형 반도체층과 제 2 도전형 반도체층에 각각 콘택되는 콘택패드를 형성함과 동시에 상기 제 1, 제 2 게이트 전극양측의 불순물영역과 콘택되는 배선층을 각각 형성함을 특징으로 하는 에스오아이(SOI) 소자의 제조방법.
  17. 제 16 항에 있어서, 상기 제 1 메몰절연층은 상기 콘택패드가 형성될 상기 제 1, 제 2 도전형 반도체층 및 상기 제 1, 제 2 게이트 전극이 형성될 하부가 제거되도록 형성함을 특징으로 하는 에스오아이(SOI)소자의 제조방법.
  18. 제 16 항에 있어서, 상기 제 1 메몰절연층은 상기 콘택패드가 형성될 제 1, 제 2 도전형 반도체층 및 상기 제 1, 제 2 게이트 전극 일측의 상기 불순물영역이 형성될 소정영역이 연결되어 드러나도록 형성함을 특징으로 하는 에스오아이(SOI) 소자의 제조방법.
  19. 제 16 항에 있어서, 상기 제 1 메몰절연층은 상기 콘택패드가 형성될 제 1, 제 2 도전형 반도체층 및 상기 제 1, 제 2 게이트 전극 일측의 상기 불순물영역의 중앙 및 그와 인접하는 제 1, 제 2 게이트전극이 형성될 일부영역이 드러나도록 형성함을 특징으로 하는 에스오아이(SOI)소자의 제조방법.
  20. 제 16 항에 있어서, 상기 제 1 메몰절연층은 상기 제 1, 제 2 게이트전극과 불순물영역이 형성될 영역을 제외한 상기 반도체층의 제 1 영역 및 제 4 영역이 상기 콘택패드가 형성될 상기 제 1, 제 2 도전형 반도체층과 각각 소정부분이 연이어 드러나도록 형성함을 특징으로 하는 에스오아이(SOI)소자의 제조방법.
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