KR100303356B1 - 더블 게이트 구조를 갖는 에스오아이 소자 및 그 제조방법 - Google Patents

Abstract

본 발명은 부동 몸체 효과(Floating Body Effect)를 방지하기 위한 더블 게이트 전극 구조를 갖는 에스오아이 소자 및 그 제조방법에 관한 것으로, 본 발명의 더블 게이트 구조를 갖는 에스오아이 소자는, 베이스층; 상기 베이스층 상에 배치되며, 영역 별로 상이한 두께를 갖는 매몰산화막; 상기 베이스층과 매몰산화막의 경계면에 형성된 하부 게이트; 상대적으로 얇은 매몰산화막 부분과 이에 인접된 매몰산화막 부분 상에 형성된 반도체층; 상기 반도체층의 중심부 상에 게이트 산화막의 개재하에 형성된 상부 게이트; 상기 상부 게이트 양측의 반도체층 부분에 형성된 소오스 및 드레인 영역; 상기 상부 게이트와 소오스 및 드레인 영역을 포함하여 매몰산화막 상에 형성된 층간절연막; 및 상기 하부 게이트와 소오스 영역 및 드레인 영역과 각각 독립적으로 콘택되어, 상기 층간절연막 상에 배치되는 전극들을 포함하여 이루어진다.

Description

더블 게이트 구조를 갖는 에스오아이 소자 및 그 제조방법{SOI device having double gate structure and method of manufacturing the same}

본 발명은 에스오아이(SOI : Silicon On Insulator) 소자에 관한 것으로, 보다 상세하게는, 부동 몸체 효과(Floating Body Effect)를 방지하기 위한 더블 게이트 전극 구조를 갖는 에스오아이 소자 및 그 제조방법에 관한 것이다.

반도체 소자의 고집적화, 고속화 및 저전력화가 진행됨에 따라, 벌크 실리콘으로 이루어진 실리콘 기판을 대신하여 SOI 기판을 이용한 반도체 소자(이하, SOI 소자라 칭함)가 주목되고 있다. 이것은, SOI 기판에 형성된 소자가 단결정 실리콘 기판에 형성된 소자와 비교해서 작은 접합 용량(Junction Capacitance)에 의한 고속화, 낮은 문턱 전압에 의한 저전압화, 및 완전한 소자분리에 의한 래치-업(latch-up)의 제거 등의 장점들을 갖고 있기 때문이다.

여기서, SOI 기판은 지지 수단인 베이스 기판과 매몰산화막 및 소자가 형성될 반도체층의 적층 구조이며, 이러한 SOI 기판에 형성된 SOI 소자는 매몰산화막에 의해 완전한 소자 분리를 이룰 수 있고, 특히, 접합 캐패시턴스를 감소시킬 수 있기 때문에 저전력화 및 고속화의 잇점이 있다.

도 1은 종래 기술에 따라 SOI 기판에 트랜지스터가 형성되어져 있는 SOI 소자를 보여주는 단면도로서, 이를 참조하여 그 제조방법을 설명하면 다음과 같다.

우선, 베이스층(1)과 매몰산화막(2) 및 반도체층(3)의 적층 구조로 이루어진 SOI 기판(10)이 제공되고, 상기 반도체층(2)의 표면에 활성영역을 한정하는 필드산화막들(4)이 상기 매몰산화막(2)과 콘택되는 두께로 형성된다.

그 다음, 필드산화막들(4)에 의해 한정된 반도체층(3)의 활성영역 상에 공지된 방법으로 게이트 산화막(5)을 갖는 게이트 전극(6)이 형성되고, 상기 게이트 전극(6) 양측의 반도체층(3) 부분에 소오스/드레인 영역과 같은 접합 영역(7)이 형성된다. 이때, 접합 영역(7)은 필드산화막(4)과 마찬가지로 매몰산화막(2)과 콘택하도록 형성된다.

이러한 구조의 SOI 소자는 접합 영역이 매몰산화막에 콘택되어 있기 때문에 실리콘 기판에 집적된 일반적인 반도체 소자와 비교해서 접합 캐패시턴스가 감소되고, 이에 따라, 고속 동작이 가능하게 된다.

그러나, 상기와 같은 구조를 갖는 SOI 소자는 고속 소자에 적합한 특성을 얻을 수는 있지만, 반면에, 부동 몸체 효과(Floating Body Effect)에 의해 동작 특성이 저하되는 문제점이 있다. 즉, 트랜지스터의 몸체인 채널 영역이 필드산화막과 매몰산화막에 의해 완전 격리되기 때문에, 이러한 트랜지스터의 동작시에는 채널 영역의 하부에 전하가 축적되고, 이렇게 축적된 전하에 의해 그 동작 특성이 불안정해지게 된다.

따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 부동 몸체 효과를 방지할 수 있는 더블 게이트 전극 구조를 갖는 SOI 소자 및 그 제조방법을 제공하는데, 그 목적이 있다.

도 1은 종래 기술에 따라 제작된 에스오아이 소자를 도시한 단면도.

도 2a 내지 도 2g는 본 발명의 실시예에 따른 더블 게이트 구조를 갖는 에스오아이 소자의 제조방법을 설명하기 위한 단면도.

(도면의 주요 부분에 대한 부호의 설명)

11 : 실리콘 기판 12 : 제1이온주입층

13 : 레지스트 패턴 14 : 제2이온주입층

15 : 매몰산화막 16 : 고농도 불순물 영역

17 : 게이트 산화막 18 ; 게이트 전극

19 : 소오스 영역 20 : 드레인 영역

21 : 층간절연막 22 : 제1콘택홀

23 : 제2콘택홀 24 : 전극

상기와 같은 목적을 달성하기 위한 본 발명의 더블 게이트 전극 구조를 갖는 SOI 소자는, 베이스층; 상기 베이스층 상에 배치되며, 영역 별로 상이한 두께를 갖는 매몰산화막; 상기 베이스층과 매몰산화막의 경계면에 형성된 하부 게이트; 상대적으로 얇은 매몰산화막 부분과 이에 인접된 매몰산화막 부분 상에 형성된 반도체층; 상기 반도체층의 중심부 상에 게이트 산화막의 개재하에 형성된 상부 게이트; 상기 상부 게이트 양측의 반도체층 부분에 형성된 소오스 및 드레인 영역; 상기 상부 게이트와 소오스 및 드레인 영역을 포함하여 매몰산화막 상에 형성된 층간절연막; 및 상기 하부 게이트와 소오스 영역 및 드레인 영역과 각각 독립적으로 콘택되어, 상기 층간절연막 상에 배치되는 전극들을 포함하여 이루어진다.

또한, 상기와 같은 목적을 달성하기 위한 본 발명의 더블 게이트 구조를 갖는 SOI 소자의 제조방법은, 실리콘 기판을 제공하는 단계; 상기 실리콘 기판의 소정 깊이에 산소 이온을 이온주입하여, 상기 실리콘 기판 내에 제1두께를 갖는 제1이온주입층을 형성하는 단계; 상기 실리콘 기판의 적소에 이온주입 마스크를 형성하는 단계; 상기 이온주입 마스크를 이용해서, 노출된 실리콘 기판 부분에 2차로 산소이온을 이온주입하여 상기 제1이온주입층의 측면에 상기 제1이온주입층 보다는 두꺼운 제2두께의 제2이온주입층을 형성하는 단계; 상기 제1 및 제2산소 이온주입층이 형성된 실리콘 기판을 열처리하여, 상기 실리콘 기판 내에 영역 별로 상이한 두께를 갖으며, 상기 실리콘 기판을 베이스층과 반도체층으로 분리시키는 매몰산화막을 형성하는 단계; 소정 불순물을 고농도로 이온주입하여, 상기 매몰산화막과 베이스층의 계면에 하부 게이트으로 되는 고농도 불순물 영역을 형성하는 단계; 소자가 형성될 영역을 정의하기 위하여, 상대적으로 얇은 두께를 갖는 매몰산화막 부분 상부 및 이에 인접되어 상대적으로 두꺼운 두께를 갖는 매몰산화막 부분 상부에만 반도체층이 잔류되도록, 상기 반도체층을 패터닝하는 단계; 상기 반도체층의 중심부 상에 게이트 산화막의 개재하에 상부 게이트를 형성하는 단계; 상기 게이트 양측의 상기 반도체층 내에 소오스 영역 및 드레인 영역을 형성하는 단계; 상기 결과물의 상부에 층간절연막을 형성하는 단계; 상기 하부 게이트와 소오스 영역 및 드레인 영역이 각각 노출되도록, 상기 층간절연막과 매몰산화막을 식각하는 단계; 및 상기 층간절연막 상에 상기 하부 게이트와 소오스 영역 및 드레인 영역과 콘택되는 전극들을 형성하는 단계를 포함하여 이루어진다.

본 발명에 따르면, 채널 영역 하부에 배치되는 매몰산화막의 두께를 얇게 하고, 아울러, 채널 영역의 상·하부에 게이트를 구비시키기 때문에, 부동 몸체 효과를 방지할 수 있다.

이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.

도 2a 내지 도 2g는 본 발명의 실시예에 따른 더블 게이트 구조를 갖는 SOI 소자의 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.

먼저, 도 2a에 도시된 바와 같이, 실리콘 기판(11)을 마련하고, 상기 실리콘 기판(11)에 산소 이온을 1차로 이온주입하여 상기 실리콘 기판(11)의 소정 깊이에 제1두께를 갖는 제1이온주입층(12)을 형성한다. 여기서, 제1이온주입층(12)은 산소이온을 1×10¹⁸ions/㎠ 이하, 바람직하게는, 1×10¹⁷∼1×10¹⁸ions/㎠의 도우즈로 이온주입하여 형성하며, 아울러, 통상적인 게이트 산화막과 유사한 두께를 갖도록 형성한다.

다음으로, 도 2b에 도시된 바와 같이, 실리콘 기판(11) 상에 그의 일부분,예컨데, 소자가 형성될 영역을 가리도록 이온주입 마스크, 예컨데, 레지스트 패턴(13)을 형성하고, 이러한 레지스트 패턴(13)을 마스크로해서, 노출된 실리콘 기판(11) 부분에 2차로 산소 이온을 이온주입하여, 상기 이온주입 방지막(13)에 의해 가려진 제1이온주입층 (12)의 측면에 상기 제1이온주입층(12) 보다는 두꺼운 제2두께를 갖는 제2이온주입층(14)을 형성한다. 이때, 제2이온주입층(14)은 산소 이온을 1×10¹⁸ions/㎠ 이상, 바람직하게는, 1×10¹⁸∼1×10¹⁹ions/㎠의 도우즈로 이온주입하여 형성한다.

그 다음, 도 2c에 도시된 바와 같이, 레지스트 패턴을 제거한 상태에서, 실리콘 기판을 고온 열처리하여, 상기 실리콘 기판 내에 영역 별로 서로 다른 두께를 갖는 매몰산화막(15)을 형성한다. 여기서, 매몰산화막(15)은 소자가 형성될 활성 영역에서는 그 두께가 상대적으로 얇고, 아울러, 소자분리 영역에서는 그 두께가 상대적으로 두껍게 된다. 또한, 실리콘 기판은 그 내부에 매몰산화막(15)이 형성된 것에 의해, 베이스층(11a)과 반도체층(11b)으로 분리된다.

다음으로, 도 2d에 도시된 바와 같이, 매몰산화막(15)을 투과할 수 있을 정도의 에너지 및 도우즈로 소정 불순물, 예컨데, 붕소(B) 또는 인(P) 이온을 이온주입하여, 상기 매몰산화막(15)의 하부, 즉, 매몰산화막(15)과 베이스층(11a)의 경계면에 고농도 불순물 영역(16)을 형성한다. 여기서, 고농도 불순물 영역(16)은 이후에 하부 게이트로 된다.

이어서, 도 2e에 도시된 바와 같이, 소자가 형성될 영역을 정의하기 위하여,즉, 제1두께를 갖는 매몰산화막 부분 및 이에 인접된 매몰산화막 부분 상에만 반도체층이 잔류되도록, 공지된 방법으로 상기 반도체층(11b)을 패터닝한다.

그 다음, 도 2f에 도시된 바와 같이, 잔류된 반도체층(11b) 상에 게이트 산화막(17)과 게이트용 도전막, 예컨데, 도핑된 다결정실리콘막을 차례로 형성하고, 연이어서, 상기 게이트용 도전막 및 게이트 산화막(17)을 식각하여 상기 반도체층(11b)의 중심부 상에 게이트 전극(18)을 형성한다. 그런다음, 노출된 반도체층(11b) 부분에 소정 도전형의 불순물을 이온주입하는 것에 의해, 소오스 영역 및 드레인 영역(19, 20)을 형성함으로써, 더블 게이트 구조를 갖는 트랜지스터가 얻어진다. 여기서, 잔류된 반도체층(11b) 부분은 채널 영역으로 되며, 아울러, 채널 영역의 하부에 배치된 매몰산화막 부분은 하부 게이트에 대한 게이트 산화막이 된다.

이후, 도 2g에 도시된 바와 같이, 상기 결과물의 상부에 표면 평탄화가 이루어진 층간절연막(21)을 형성하고, 이어서, 상기 층간절연막(21), 또는, 층간절연막(21) 및 상대적으로 두꺼운 매몰산화막 부분을 식각하여, 소오스 영역(19) 및 드레인 영역(20)과 하부 게이트인 고농도 불순물 영역(16)을 각각 노출시키는 제1 및 제2콘택홀들(22, 23)을 형성한다. 그런다음, 층간절연막(21) 상에 상기 제1 및 제2콘택홀들(22, 23)을 매립시키는 금속막을 증착하고, 이러한 금속막을 패터닝하여 상기 고농도 불순물 영역(16)과 소오스 영역(19) 및 드레인 영역(20)과 각각 독립적으로 콘택되는 전극들(24)을 형성한다.

상기와 같은 공정을 통해 제작된 본 발명에 따른 더블 게이트 구조를 갖는SOI 소자는 다음과 같은 잇점을 갖는다.

먼저, 채널 영역의 하부에 배치되는 매몰산화막의 두께는 얇게 하고, 또한, 매몰산화막의 하부에는 게이트를 구비시키는 것에 의해 상기 채널 영역에 바이어스를 인가할 수 있기 때문에, 통상적인 SOI 소자에서 나타나는 부동 몸체 효과는 발생되지 않는다.

또한, 트랜지스터의 채널 영역은 하부 게이트와 상부 게이트에 의해 둘러싸이기 때문에, 그 자체에서 중성 영역은 존재하지 않는다. 따라서, 이러한 채널 영역에서는 캐리어의 이동이 전체를 통해 이루어지기 때문에, 캐리어의 이동도는 증가되고, 결과적으로, SOI 소자에서의 전류 구동력은 향상된다.

게다가, 하부 게이트에 소정 전압을 인가하여 소자의 문턱 전압을 조절할 수 있기 때문에, 저전압 소자를 구현할 수 있으며, 아울러, 하부 게이트와 상부 게이트를 독립적으로 제어하는 것에 의해, 원하는 용도에 알맞은 소자 특성을 얻을 수 있다.

한편, 도시되지는 않았으나, 하부 게이트와 상부 게이트는 콘택되도록 형성할 수 있으며, 아울러, 전극들을 이용하여 콘택시킬 수도 있다. 또한, 전술한 바와 같이, 하부 게이트와 상부 게이트의 동작시에는 그들에 동일 전압을 인가하여 제어하거나, 또는 그들 각각을 독립적으로 제어할 수 있다.

이상에서와 같이, 본 발명은 채널 영역의 하부에 배치되는 매몰산화막의 두께는 얇게 하고, 아울러, 이러한 매몰산화막의 하부에 또 하나의 게이트를 구비시킴으로써 부동 몸체 효과를 방지할 수 있다. 따라서, 트랜지스터의 구동시에, 그 동작 특성을 안정화시킬 수 있다.

또한, 하부 게이트에 소정 전압을 인가하는 것과, 하부 게이트 및 상부 게이트를 독립적으로 제어하는 것에 의해 소자의 문턱 전압을 조절할 수 있기 때문에, 저전력 및 고성능 소자를 구현할 수 있다.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (6)

1. 베이스층;

   상기 베이스층 상에 배치되며, 영역 별로 상이한 두께를 갖는 매몰산화막;

   상기 베이스층과 매몰산화막의 경계면에 형성된 하부 게이트;

   상대적으로 얇은 매몰산화막 부분과 이에 인접된 매몰산화막 부분 상에 형성된 반도체층;

   상기 반도체층의 중심부 상에 게이트 산화막의 개재하에 형성된 상부 게이트;

   상기 상부 게이트 양측의 반도체층 부분에 형성된 소오스 및 드레인 영역;

   상기 상부 게이트와 소오스 및 드레인 영역을 포함하여 매몰산화막 상에 형성된 층간절연막; 및

   상기 하부 게이트와 소오스 영역 및 드레인 영역과 각각 독립적으로 콘택되어, 상기 층간절연막 상에 배치되는 전극들을 포함하여 이루어지는 것을 특징으로 하는 더블 게이트 구조를 갖는 에스오아이 소자.
2. 제 1 항에 있어서, 상기 하부 게이트는 고농도 불순물 영역인 것을 특징으로 하는 더블 게이트 구조 갖는 에스오아이 소자.
3. 실리콘 기판을 제공하는 단계;

   상기 실리콘 기판의 소정 깊이에 산소 이온을 이온주입하여, 상기 실리콘 기판 내에 제1두께를 갖는 제1이온주입층을 형성하는 단계;

   상기 실리콘 기판의 적소에 이온주입 마스크를 형성하는 단계;

   상기 이온주입 마스크를 이용해서, 노출된 실리콘 기판 부분에 2차로 산소이온을 이온주입하여 상기 제1이온주입층의 측면에 상기 제1이온주입층 보다는 두꺼운 제2두께의 제2이온주입층을 형성하는 단계;

   상기 제1 및 제2산소 이온주입층이 형성된 실리콘 기판을 열처리하여, 상기 실리콘 기판 내에 영역 별로 상이한 두께를 갖으며, 상기 실리콘 기판을 베이스층과 반도체층으로 분리시키는 매몰산화막을 형성하는 단계;

   소정 불순물을 고농도로 이온주입하여, 상기 매몰산화막과 베이스층의 계면에 하부 게이트으로 되는 고농도 불순물 영역을 형성하는 단계;

   소자가 형성될 영역을 정의하기 위하여, 상대적으로 얇은 두께를 갖는 매몰산화막 부분 상부 및 이에 인접되어 상대적으로 두꺼운 두께를 갖는 매몰산화막 부분 상부에만 반도체층이 잔류되도록, 상기 반도체층을 패터닝하는 단계;

   상기 반도체층의 중심부 상에 게이트 산화막의 개재하에 상부 게이트를 형성하는 단계;

   상기 게이트 양측의 상기 반도체층 내에 소오스 영역 및 드레인 영역을 형성하는 단계;

   상기 결과물의 상부에 층간절연막을 형성하는 단계;

   상기 하부 게이트와 소오스 영역 및 드레인 영역이 각각 노출되도록, 상기층간절연막과 매몰산화막을 식각하는 단계; 및

   상기 층간절연막 상에 상기 하부 게이트와 소오스 영역 및 드레인 영역과 콘택되는 전극들을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 더블 게이트 전극 구조를 갖는 에스오아이 소자의 제조방법.
4. 제 3 항에 있어서, 상기 제1이온주입층은 산소 이온을 1×10¹⁷∼1×10¹⁸ions/㎠의 도우즈로 이온주입하여 형성하는 것을 특징으로 하는 더블 게이트 구조 갖는 에스오아이 소자의 제조방법.
5. 제 3 항에 있어서, 상기 이온주입 마스크는 레지스트 패턴인 것을 특징으로 하는 더블 게이트 구조 갖는 에스오아이 소자의 제조방법.
6. 제 1 항에 있어서, 상기 제2이온주입층은 산소 이온을 1×10¹⁸∼1×10¹⁹ions/㎠의 도우즈로 이온주입하여 형성하는 것을 특징으로 하는 더블 게이트 구조 갖는 에스오아이 소자의 제조방법.