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KR870006676A - 공유 기판위에 쌍극성 트랜지스터와 상보 mos트랜지스터를 제조하기 위한 공정 - Google Patents

공유 기판위에 쌍극성 트랜지스터와 상보 mos트랜지스터를 제조하기 위한 공정 Download PDF

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KR870006676A
KR870006676A KR860010803A KR860010803A KR870006676A KR 870006676 A KR870006676 A KR 870006676A KR 860010803 A KR860010803 A KR 860010803A KR 860010803 A KR860010803 A KR 860010803A KR 870006676 A KR870006676 A KR 870006676A
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bipolar transistor
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샤버 한스-크리스티안
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드로스트, 후후스
지멘스 악티엔게젤샤프트
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Abstract

내용 없음.

Description

공유 기판위에 쌍극성 트랜지스터와 상보 MOS트랜지스터를 제조하기 위한 공정
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도 내지 5도는 본 발명에 따른 연속되는 5단계를 설명하기 위한 실리콘 반도체 기판의 개략적인 측단면도. 본 발명에 필수적인 공정단계안이 설명되어 있으며, 동일심볼은 동일 성분을 나타냄.
* 도면의 주요부분에 대한 부호의 설명
1 : p―도우프된 실리콘기판 2 : 매입된 콜렉터구역
3 : p―도우프된 에피택셜층 4 : 콜렉터 터미널
5 : n구역 6 : 필드산화물구역
7 : p＋―도전층 8 : 제2절연층
9 : 능동베이스구역 10,18 : 측면절연스트립
11 : SiO2층 13 : 게이트 산화물
14,15 : 폴리실리콘층 16,17,24 : 소오스, 드레인구역
19 : 규화물층 20 : 중간매개물층
21 : 채널 스토퍼구역 22 : 베이스구역
23 : 에미터구역 A : 쌍극성트랜지스터
B : n채널 MOS 트랜지스터 C : p채널 MOS 트랜지스터

Claims (10)

  1. 공유실리콘 기판위에 쌍극성 트랜지스터와 상보 MOS (CMOS) 트랜지스터의 동시제조를 위한 공정, 이에 공지된 공정단계들이 n도우프 내지 p도우프된 지역의 제조를 위해 사용되고, 이중 폴리실리콘 기술이 사용되며, 공지된 공정단계들 n 이도우프된 지역에서 절연된형으로 배열된 npn―쌍극성 트랜지스터의 제조를 위해 사용되고 있으며, 그중 a) 쌍극성 트랜지스터의 베이스 터미널의 접촉을 돕는 폴리실리콘층의 제조에 앞서, CMOS 트랜지스터의 능동구역은 베이스 접촉층구조를 형성하기 위한 폴리실리콘의 후속적인 구조화동안 부식중지층으로 적합한 두께에서 보호 산화물층으로 덮혀지고 : b) 폴리실리콘 혹은 폴리실리콘과 규화물의 이중층으로 이루어진 게이트 전극물질은 두단계로 가해지고, 인 도우핑이 제1단계후 수행되며, 이 첫 번째 도우핑층과 밑에 있는 게이트 산화물층이 제2단계에서 폴리실리콘의 적용에 앞서 쌍극성 트랜지스터 구역으로부터 제거되고 : c) CMOS―트랜지스터의 게이트전극과 쌍극성 트랜지스터의 에미터 및 콜렉터 접촉부는 n채널 MOS 트랜지스터의 얇게 도우프된 소오스 및 드레인 터미널구역을 제조하기 위해 이온주입마스크로 사용된 포토레지스트마스크를 사용하여 가해진 전극물질을 구조화함으로서 제조되는 것을 특징으로 하는 공정.
  2. 공유실리콘 기판위에 쌍극성 트랜지스터와 상보 MOS 트랜지스터의 동시제조를 위한 공정중, n도우프된 구역이 p채널트랜지스터를 공급하기 위한 p도우프된 실리콘 기판에서 형성되고, 절연된 npn 쌍극성 트랜지스터가 상기 n도우프된 구역에서 배열되고, n도우프된 구역은 쌍극성 트랜지스터의 콜렉터를 형성하고 그리고 깊게 도달된 콜렉터 터미널에 의해 쌍극성 트랜지스터에 연결된 매입 n＋도우프된 구역을 덮는 공정이 : a) 나머지 지역의 앞서 마스킹후 n도우핑 이온주입에 의해 p도우프된 기판에서 매입 n＋도우프된 구역을 제조하는 단계 : b) 전표면위에 p 혹은 n 도우프된 에피택셜층을 가하는 단계 : c) 실리콘 산화물과 실리콘 질화물층으로 구성된 이중층을 가하고, 후속되는 국부산화(LOCOS) 단계를 위한 마스킹 구조를 형성하기 위해 포토레지스트층을 사용하여 실리콘 질화물층을 구조화하는 단계 : d) 산화 마스크를 형성하는 실리콘 질화물을 구조화하기 위해 사용된 포토레지스트 마스크의 제거후 국부산화에 의해 기판에서 능동트랜지스터 구역을 제조하는 단계 : e) n도우핑 내지 p도우핑 이온주입에 의해 기판에서 n도우프된 구역과 p도우프된 구역을 만들고, n도우핑 이온의 확산 및 깊은 주입에 의해 쌍극성 트랜지스터의 깊게 도달하는 콜렉터구역을 위해 필요한 구역을 제조하는 단계 : f) 질화물／산화물 마스크를 제거하는 단계 : g) 베이스 접촉층구조를 형성하기 위해 후속적 구조화동안 부식중지층으로서 적당한 두께로 전표면위에 제1절연층을 제조하는 단계 : h) 포토레지스트 마스크를 사용하여, 베이스구역과 에미터 구역으로 되어 있는 쌍극성 트랜지스터 구역에서 상기 제1절연층을 부식하는 단계 : i) 포토레지스트마스크의 제거후, 전표면위에 폴리실리콘, 금속규화물 혹은 폴리실리콘과 금속규화물의 이중층으로 구성된 p+－도전층을 용착하는 단계 : j) 전표면위에 제2절연층을 용착하는 단계 : k) 포토레지스트 마스크를 사용하여, 기판표면이 노출될때까지 상기 p＋도전층과 제2절연층을 구조화하고, 쌍극성 트랜지스터의 베이스구역을 한정하는 수직측벽으로 된 구조를 만들기 위해 드라이 에칭절차를 사용하는 단계 : l) 포토레지스트층으로 나머지 구역의 마스크 수행후 붕소이온 주입에 의해 쌍극성 트랜지스터의 능동베이스구역을 제조하는 단계 : m) 포토레지스트마스크의 제거후, 전표면위에 제2절연층과 p＋도전층으로부터 형성된 구조를 위해 좋은 가장자리 덮개를 제공하는 제3절연층을 용착하는 단계 : n) 쌍극성 트랜지스터의 콜렉터구역과 MOS 트랜지스터의 능동구역에서 기판표면을 부식하고, p＋도전층 구조의 측벽을 덮는 제3절연층으로부터 측벽절연스트립을 만들기 위한 비등방성 에칭을 수행하는 단계 : o) MOS 트랜지스터를 위한 게이트 절연층을 가하는 단계 : p) 150nm 이하의 두께로 전표면위에 제1폴리실리콘층을 용착하고, 인으로 상기층을 도우핑하는 단계 : q) 포토레지스트마스크를 사용하여, 실리콘기판의 표면이 에미터와 콜렉터구역에서 노출되어지는 방법으로 폴리실리콘층과 밑에있는 게이트 절연층을 구조화하고 포토레지스트 마스크를 제거하는 단계 : r) 100 내지 300nm의 두께로 전표면위에 제2실리콘층을 용착하는 단계 : s) 포토레지스트 마스크를 사용하여, MOS 트랜지스터의 게이트전극과 쌍극성트랜지스터의 콜렉터 및 에미터 접촉구역을 만들기 위해 제1과 제2폴리실리콘층을 구조화하는 단계 : t) n채널 MOS 트랜지스터의 소오스와 드레인 단자구역을 형성하기 위해 인이온을 주입하고, 단계 s)에서 구조화를 위해 사용했던 포토레지스트 마스크를 제거하는 단계 : u) 포토레지스트 마스크를 사용하여, n채널트랜지스터의 소오스 및 드레인구역을 만들고 쌍극성 트랜지스터의 에미터 및 콜렉터구역을 도우프하기 위해 비소이온을 주입하는 단계 : v) 포토레지스트마스크를 사용하여, p채널 트랜지스터의 소오스 및 드레인 구역을 제조하기 위해 붕소이온을 주입하는 단계 : w) 절연산화물층으로서 중간층을 제조하는 단계 : x) n채널트랜지스터의 소오스 및 드레인 구역과 쌍극성 트랜지스터의 에미터 및 콜렉터 구역에 비소를 확산시키고, p채널 트랜지스터의 소오스 및 드레인 구역과 쌍극성 트랜지스터의 베이스 접촉구역에 붕소를 확산시키기 위해 900℃에서 배열의 고온처리를 수행하는 단계 : 그리고y) 능동트랜지스터 구역의 p＋및 n＋도전터미널에 상기 중간층을 통해 접촉구멍을 열고, 상기단자를 접촉하기 위한 금속화를 수행하는 단계 : 를 특징으로 하는 공정.
  3. 제2항에 있어서, 공정단계 l)이 포토레지스트 마스크를 사용함이 없이 수행되는 것을 특징으로 하는 공정.
  4. 제2항 또는 제3항에 있어서, 공정단계 t)와 u) 사이에서 MOS 트랜지스터 게이트전극의 측벽, 콜렉터접촉부 및 에미터 접촉부의 측벽과 제3절연층에 의해 덮혀진 베이스 접촉부를 형성하는 p＋도전층구조의 측벽이 추가적으로 만들어진 SiO2층을 갖추고 있다는 것을 특징으로 하는 공정.
  5. 제2항 내지 제4항중 어느 한항에 있어서, 단계 y)에서 금속화를 수행하기에 앞서, 쌍극성 트랜지스터의 베이스터 미널구역을 제외하고 트랜지스터의 모든 능동구역의 접촉이 규화물을 형성하는 금속 혹은 금속 규화물의 선택적인 용착에 의해 금속도전층으로 제공되어 있다는 것을 특징으로 하는 공정.
  6. 제2항 내지 제5항중 어느 한항에 있어서, 공정단계 c) 이후, 실리콘 에칭이 평면표면을 얻기위해 더늦은 필드산화물구역의 위치에서 수행되는 것을 특징으로 하는 공정.
  7. 공정단계 c) 및 d) 대신에, 능동트랜지스터 구역을 구별하기 위해 트랜치(trench)가 기판속에서부 식되고 유전체 물질로 채워진다는 것을 특징으로 하는 제2항 내지 제5항중 한항에 따른 공정의 수정.
  8. 제2항 내지 제7항중 어느 한항에 있어서, 공정단계 d) ) 혹은 유전체물질로 부식된 트랜치의 채움)에 앞서, 채널스토퍼 구역이 붕소이온 주입에 의해 필드산화물 구역 아래에 만들어지는 것을 특징으로 하는 공정.
  9. 도면을 참조로 설명한 바와 같이, 공유기판위에 쌍극성 트랜지스터와 상보 MOS 트랜지스터를 동시에 제조하는 것을 특징으로 하는 공정.
  10. 1항 내지 9항중 어느 한항에 따른 공정에 의해 제조된 쌍극성 트랜지스터와 상보 MOS 트랜지스터를 갖는 집적된 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR860010803A 1985-12-17 1986-12-17 공유 기판위에 쌍극성 트랜지스터와 상보 mos트랜지스터를 제조하기 위한 공정 Ceased KR870006676A (ko)

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Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3230077A1 (de) * 1982-08-12 1984-02-16 Siemens AG, 1000 Berlin und 8000 München Integrierte bipolar- und mos-transistoren enthaltende halbleiterschaltung auf einem chip und verfahren zu ihrer herstellung
DE3706278A1 (de) * 1986-02-28 1987-09-03 Canon Kk Halbleitervorrichtung und herstellungsverfahren hierfuer
DE3745036C2 (de) * 1986-02-28 1996-05-15 Canon Kk Verfahren zum Herstellen einer Halbleitervorrichtung
US4962053A (en) * 1987-01-30 1990-10-09 Texas Instruments Incorporated Bipolar transistor fabrication utilizing CMOS techniques
US4902640A (en) * 1987-04-17 1990-02-20 Tektronix, Inc. High speed double polycide bipolar/CMOS integrated circuit process
JPS63304657A (ja) * 1987-06-04 1988-12-12 Fujitsu Ltd 半導体装置の製造方法
KR900001062B1 (ko) * 1987-09-15 1990-02-26 강진구 반도체 바이 씨 모오스 장치의 제조방법
DE3877121D1 (de) * 1987-10-23 1993-02-11 Siemens Ag Verfahren zur herstellung eines planaren selbstjustierten heterobipolartransistors.
US5017995A (en) * 1987-11-27 1991-05-21 Nec Corporation Self-aligned Bi-CMOS device having high operation speed and high integration density
US4958213A (en) * 1987-12-07 1990-09-18 Texas Instruments Incorporated Method for forming a transistor base region under thick oxide
KR930008899B1 (ko) * 1987-12-31 1993-09-16 금성일렉트론 주식회사 트랜칭(trenching)에 의한 바이-씨모스(Bi-CMOS)제조방법
US5124817A (en) * 1988-01-19 1992-06-23 National Semiconductor Corporation Polysilicon emitter and a polysilicon gate using the same etch of polysilicon on a thin gate oxide
US5001081A (en) * 1988-01-19 1991-03-19 National Semiconductor Corp. Method of manufacturing a polysilicon emitter and a polysilicon gate using the same etch of polysilicon on a thin gate oxide
US5179031A (en) * 1988-01-19 1993-01-12 National Semiconductor Corporation Method of manufacturing a polysilicon emitter and a polysilicon gate using the same etch of polysilicon on a thin gate oxide
DE68911321T2 (de) * 1988-01-21 1994-07-07 Exar Corp Verfahren zum Herstellen eines komplementären BICMOS-Transistors mit isoliertem vertikalem PNP-Transistor.
US5293077A (en) * 1988-02-29 1994-03-08 Hitachi, Ltd. Power switching circuit
JPH01270260A (ja) * 1988-04-21 1989-10-27 Fujitsu Ltd 半導体装置およびその製造方法
JPH025464A (ja) * 1988-06-24 1990-01-10 Hitachi Ltd 半導体集積回路装置及びその製造方法
JPH025463A (ja) * 1988-06-24 1990-01-10 Hitachi Ltd 半導体集積回路装置及びその製造方法
JP2549726B2 (ja) * 1989-01-30 1996-10-30 株式会社東芝 半導体集積回路とその製造方法
US4918026A (en) * 1989-03-17 1990-04-17 Delco Electronics Corporation Process for forming vertical bipolar transistors and high voltage CMOS in a single integrated circuit chip
US5091760A (en) * 1989-04-14 1992-02-25 Kabushiki Kaisha Toshiba Semiconductor device
GB2233492A (en) * 1989-06-16 1991-01-09 Philips Nv A method of manufacturing a semiconductor bimos device
US5171702A (en) * 1989-07-21 1992-12-15 Texas Instruments Incorporated Method for forming a thick base oxide in a BiCMOS process
EP0414013A3 (en) * 1989-08-23 1991-10-16 Texas Instruments Incorporated Method for forming bipolar transistor in conjunction with complementary metal oxide semiconductor transistors
US4960726A (en) * 1989-10-19 1990-10-02 International Business Machines Corporation BiCMOS process
KR100234550B1 (ko) * 1990-04-02 1999-12-15 클라크 3세 존 엠 증가된 항복 전압을 지닌 트랜지스터 디바이스 및 제조방법
US5124271A (en) * 1990-06-20 1992-06-23 Texas Instruments Incorporated Process for fabricating a BiCMOS integrated circuit
US5013671A (en) * 1990-06-20 1991-05-07 Texas Instruments Incorporated Process for reduced emitter-base capacitance in bipolar transistor
US5001073A (en) * 1990-07-16 1991-03-19 Sprague Electric Company Method for making bipolar/CMOS IC with isolated vertical PNP
US5082796A (en) * 1990-07-24 1992-01-21 National Semiconductor Corporation Use of polysilicon layer for local interconnect in a CMOS or BiCMOS technology incorporating sidewall spacers
DE69126596T2 (de) * 1990-11-14 1997-10-02 Samsung Semiconductor Inc BiCMOS-Verfahren mit Bipolartransistoren mit geringem Basis-Rekombinationsstrom
US5221630A (en) * 1990-11-19 1993-06-22 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor device having a two layered structure gate electrode
JP2625602B2 (ja) * 1991-01-18 1997-07-02 インターナショナル・ビジネス・マシーンズ・コーポレイション 集積回路デバイスの製造プロセス
JPH04239760A (ja) * 1991-01-22 1992-08-27 Sharp Corp 半導体装置の製造法
JP2694395B2 (ja) * 1991-04-17 1997-12-24 三菱電機株式会社 半導体装置およびその製造方法
KR930008018B1 (ko) * 1991-06-27 1993-08-25 삼성전자 주식회사 바이씨모스장치 및 그 제조방법
JP2886420B2 (ja) * 1992-10-23 1999-04-26 三菱電機株式会社 半導体装置の製造方法
JP2770762B2 (ja) * 1995-01-25 1998-07-02 日本電気株式会社 半導体装置の製造方法
US5614422A (en) * 1995-03-17 1997-03-25 Harris Corporation Process for doping two levels of a double poly bipolar transistor after formation of second poly layer
WO1996030940A2 (en) * 1995-03-28 1996-10-03 Philips Electronics N.V. METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE WITH BiCMOS CIRCUIT
JP3583228B2 (ja) 1996-06-07 2004-11-04 株式会社ルネサステクノロジ 半導体装置およびその製造方法
FR2756100B1 (fr) 1996-11-19 1999-02-12 Sgs Thomson Microelectronics Transistor bipolaire a emetteur inhomogene dans un circuit integre bicmos
FR2756103B1 (fr) * 1996-11-19 1999-05-14 Sgs Thomson Microelectronics Fabrication de circuits integres bipolaires/cmos et d'un condensateur
FR2756101B1 (fr) * 1996-11-19 1999-02-12 Sgs Thomson Microelectronics Procede de fabrication d'un transistor npn dans une technologie bicmos
FR2756104B1 (fr) * 1996-11-19 1999-01-29 Sgs Thomson Microelectronics Fabrication de circuits integres bipolaires/cmos
US6674134B2 (en) * 1998-10-15 2004-01-06 International Business Machines Corporation Structure and method for dual gate oxidation for CMOS technology
US6448124B1 (en) * 1999-11-12 2002-09-10 International Business Machines Corporation Method for epitaxial bipolar BiCMOS

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3175081D1 (en) * 1980-12-12 1986-09-11 Toshiba Kk Method of manufacturing a semiconductor device of the mis type
US4419810A (en) * 1981-12-30 1983-12-13 International Business Machines Corporation Self-aligned field effect transistor process
JPS5994861A (ja) * 1982-11-24 1984-05-31 Hitachi Ltd 半導体集積回路装置及びその製造方法
US4637125A (en) * 1983-09-22 1987-01-20 Kabushiki Kaisha Toshiba Method for making a semiconductor integrated device including bipolar transistor and CMOS transistor
JPS6080267A (ja) * 1983-10-07 1985-05-08 Toshiba Corp 半導体集積回路装置の製造方法
JPS60137055A (ja) * 1983-12-26 1985-07-20 Hitachi Ltd Ｍｏｓｆｅｔとバイポ−ラトランジスタとが混在する半導体装置及びその製造方法

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