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KR970011641B1 - 반도체 장치 및 제조방법 - Google Patents

반도체 장치 및 제조방법 Download PDF

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KR970011641B1
KR970011641B1 KR1019890000679A KR890000679A KR970011641B1 KR 970011641 B1 KR970011641 B1 KR 970011641B1 KR 1019890000679 A KR1019890000679 A KR 1019890000679A KR 890000679 A KR890000679 A KR 890000679A KR 970011641 B1 KR970011641 B1 KR 970011641B1
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oxide
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빌헬무스 아드리아누스 반 데르 벨덴 요하네스
고데프리두스 라파엘 마아스 헨리쿠스
마리아 카싸리나 반 이에르셀-쉬프마체르 마르퀘리테
Original Assignee
엔.브리.필립스 글로아이람펜파브리켄
이반 밀러 레르너
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  • Bipolar Transistors (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

내용없음

Description

반도체 장치 및 제조방법
제 1 도는 본 발명에 따른 반도체 장치의 개략적 단면도.
제 2 도 내지 제 9 도는 연속적인 제조 단계에서 본 발명에 따른 반도체 장치의 개략적 단면도,
제 10 도 및 제 11 도는 본 발명에 다른 제 1 번형예의 방법에 대한 연속적 단계도,
제 12 도는 본 발명에 따른 제 2 변형예의 방법의 단계도.
제 13 도 내지 제 15 도는 본 발명에 따른 다른 실시예의 방법에서 본 발명에 따른 반도체 장치의 연속적 제조 단계도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 본체,3 : 단결정질 반도체 영역,
4 : 실리콘 산화층,7 : 기판,
8 : 매몰층,13 : 접속 구역.
본 발명은 침몰(sunken) 산화층과 그 위에 배치된 높게 도핑된 실리콘층에 의해 적어도 부분적으로 횡방향으로 둘러싸인 단결정질 실리콘의 표면 근접 영역에 구비하는 반도체 본체를 갖는 반도체 장치에 관한 것으로, 상기 실리콘 층은 산화층에 의해 상기 영역으로부터 완전히 횡방향으로 분리되고, 상기 영역은 적어도 상기 영역의 모서리에 근접하는 상기 실리콘 층과 동일한 전도성 형태의 도핑된 제 1 구역 및 인접한 제 2 구역을 구비하고, 상기 실리콘 층은 상기 영역의 표면 모서리 부분상의 제 1구역과 근접하고, 상기 제 2 구역에는 전극이 제공되어 있다.
더우기 본 발명은 상기 장치를 제조하는 방법에 관한 것이다.
상기에서 설명한 종류의 반도체 장치는 1987년 ISSCC의 "E 48 ps ECL in a Self-Aligned Bipolar Technology" 페이지 58 내지 59에서 Washio등의 공보에 공지되어 있다.
상기 공보는 실리콘의 메사형(mesa-shaped) 반도체 영역에 제공되는 2극성 트랜지스터를 설명한다. 상기 메사형 영역은 높게 도핑된 매몰층(buried layer)상에 높이고 침몰 산화층과 이것상에 배치된 다결정질 실리콘층에 의해 횡방향으로 둘러싸이며, 상기 메사의 상부 표면상에 높게 도핑된 베이스 접촉구역과 근접하고 산화층에 의해 상기 메사로부터 완전히 횡방향으로 분리된다.
상기 공지된 트랜지스터는 다결정질 실리콘 층으로 하여금 상기 메사의 매우 좁은 모서리 영역에만 자동-정열 방법으로 근접하도록 하였기 때문에 매우 작은 치수를 갖는다.
그렇지만, 상기 구조의 단점은 상기 다결정질 베이스 접속과 베이스 구역 사이의 접속이 상기 다결정질 실리콘으로부터 확산된 베이스 접촉구역을 거쳐서 단독으로 확립된다는 것이다. 소위 침몰 산화층의 "새부리" 모서리 구조가 항상 동일하지 않다는 사실로 인해 발생하기 쉬운 상기 모서리 영역에서의 불규칙성은 다결정 베이스 접속 및 에미터 구역 사이의 거리를 더욱 짧게 했거나 또는 불충분한 베이스 접속에 의해 일어날 수 있다. 양자 모두 높게 도핑된 베이스 접촉구역 및 에미터 구역이 서로 근접한다는 사실로 인해, 에미터-베이스 파괴전압은 고려할만큼 감소되는 반면, 주어진 상황에서 에미터-베이스 접합은 트랜지스터 특성에 반대적으로 영향을 미칠 수 있는 다결정질 물질에 부분적으로 연장될 수 있다.
본 출원서에서 용어 "다결정질 실리콘 층"은 비-단결정질 실리콘 층과, 또한, 예를 들면, 비결정질 실리콘층을 의미한다.
특히 본 발명의 목적은 개선된 반도체 장치 및 그 제조방법을 제공하는 것이며, 상기 단점은 적어도 고려할 만큼의 범위로 회피되고 감소된다.
본 발명에 따르면, 서두에서 설명한 종류의 반도체 장치는 실리콘 층이 자동-정열 방법으로 형성된 산화 스트립에 의해 전극으로부터 분리되고, 산화 스트립 아래쪽에 배치된 적어도 하나의 도핑된 접속구역이 제 1 및 제 2 구역 사이에 존재하고, 상기 접속구역은 상기 제 1 및 제 2 구역과 인접하고 상기 산화 스트립에 의해 결정된 쪽을 갖는 것을 특징으로 한다.
상기 도핑이 독립적으로 선택될 수 있고 그 폭이 매우 작게 만들어질 수 있는 자동-정열 접속구역의 사용에 의해, 상술한 단점은 트랜지스터 치수의 현저한 증가없이 회피될 수 있다.
제 1 양호한 실시예에 따르면, 상기 제 1 구역은 2극성 트랜지스터의 베이스 접촉구역을 구성하고, 상기 제 2 구역은 에미터 구역을 구성하며, 상기 실리콘 층은 상기 2극성 트랜지스터의 베이스 접속을 구성한다.
또 하나의 양호한 실시예는 상기 제 1 구역이 2극성 트랜지스터의 에미터 구역을 구성하고, 상기 제 2 구역이 베이스 접촉구역을 구성하며 상기 실리콘 층이 상기 2극성 트랜지스터의 에미터 접속을 구성하는 것을 특징으로 한다. 그 결과, 서브미크론 치수의 에미터 구역을 갖는 트랜지스터가 실현될 수 있고, 또한 하기에 더 상세히 설명된다.
더우기 본 발명은 마스킹 단계의 수를 최소로 하여 제조될 수 있는 반도체 장치의 적합한 제조 방법에 관한 것이다.
본 발명에 따르면, 상기 방법은,
1) 절연 층간층을 함유하는 실리콘 화합물이 단결정질 실리콘 영역의 표면상에 제공되고 제 1 실리콘 질화물 층이 상기 중간 층상에 제공되며,
2) 제 1 실리콘 층이 상기 제 1 실리콘 질화물 층상에 제공되며,
3) 실리콘 패턴이 제 1 실리콘 층에서 에칭되고,
4) 상기 실리콘 패턴의 모서리가 열산화에 의해 산화층을 제공되며,
5) 상기 제 1 실리콘 질화물 층과 하부 중간층의 비도포부분이 제거되고,
6) 침강부(depression)가 실리콘 영역의 노출부분에서 에칭되고,
7) 비도포 산화물이 제거되며,
8) 비도포 실리콘이 열산화에 의한 산화층으로 제공되고,
9) 상기 제 1 실리콘 질화물 층과 상기 층간의 잔류 노출부분이 제거되며,
10) 제 2 높이 도핑된 실리콘 층이 어셈블상에 제공되고, 상기 제 2 실리콘 층이 평면화에 의해 제거되며, 상기 제 1 실리콘 층에 존재하는 산화물 아래에 위치되는 레벨까지 아래로 에칭되고,
11) 상기 노출 실리콘 산화물이 에칭에 의해 선택적으로 제거되며,
12) 상기 제 1 실리콘 질화막 층의 노출부분이 제거되고 적어도 하나의 접속구역이 도핑에 의해 상기 실리콘 영역의 아랫부분에서 형성되며,
13) 상기 제 1 실리콘 층이 선택적으로 제거되고, 상기 제 2 실리콘 층과 상기 접속구역이 산화되며, 적어도 하나의 제 1 구역이 상기 제 2 실리콘 층에서 확산에 의해 형성되며,
14) 상기 제 1 실리콘 질화물 층이 제거되고, 그리고
15) 전극이 상기 산화층에 의해 형성되고 경계되는 상기 윈도우내에 위치되는 제 2 구역의 표면상에 제공되는, 것을 특징으로 한다.
본 발명의 방법에 따르면, 상기 반도체 장치는 하나의 단일 마스킹 단계만에 의하여 금속화 단계로 제조할 수 있다.
양호하게 상기 방법은 단계 6) 이후 및 단계 7) 이전에, 비도포 실리콘에 산화층이 제공되고, 산화층상에 제 2 실리콘 질화물 층이 형성되고, 다음에는 제 2 실리콘 질화물 층은 플라즈마 에칭에 의해 표면에 평행한 면으로부터 제거되며, 단계 8) 이후 및 단계 9) 이전에, 상기 제 2 실리콘 질화물 층의 잔류 노출부분이 제거되고 따라서 노출된 실리콘 표면이 산화되는 방법으로 실행된다.
또하나의 양호한 실시예에 따르면, 상기 방법은 단계 7) 이후 및 단계 8) 이전에, 제 2 실리콘 질화물 층이 어셈블리상에 제공되고, 제 1 질화물 층보다 얇으며, 플라즈마 에칭에 의해 상기 표면에 평행한 면으로부터 제거되며, 단계 8) 이후 및 단계 9) 이전에, 상기 제 2 실리콘 질화물 층의 잔류 노출부분이 제거되고 따라서 노출된 실리콘 표면이 산화되는 방법으로 실행된다.
본 발명은 몇개의 실시예 및 도면을 관련시켜 더욱 자세히 설명된다.
도면은 개략적이며, 명료하게 하기 위해 축적비에 맞추어 그리진 않았다. 일반적으로 대응 부분은 동일 참조 번호에 의해 표시된다. 동일한 전도성 형태의 반도체 구역은 동일방향으로 사선쳐져 있다.
제 1 도는 본 발명에 따른 반도체 장치의 개략적 단면도를 나타낸다. 상기 장치는 표면(2)과 근접하고 침몰 실리콘 산화층(4)에 의해 적어도 부분적으로 횡방향으로 둘러싸인 실리콘의 단결정질 반도체 영역(3)을 갖는 반도체 본체(1)와, 이 위에 배치되고 상기 영역(3)으로부터 산화층(6)에 의해 완전히 횡방향으로 분리된 높은 도핑된 실리콘층(5)을 포함한다. 반도체 영역은 대향 전도성 형태의 기판(7)상에 성장한 에피택셜(epitaxial)층의 일부로 구성된다. 상기 영역(3)과 동일한 전도성 형태의 높이 도핑된 매몰층(8)은 상기 영역(3)과 상기 기판(7)사이에 놓인다.
더우기 상기 영역(3)은 상기 영역(3)의 모서리에 근접하여 상기 실리콘 층(5)과 동일한 전도성 형태의 도핑된 제 1 구역(9)과 인접한 도핑된 제 2 구역(10)을 포함한다. 이 실시예에서, 상기 영역(3)은 N-형 전도성이고, 상기 실리콘 층(5) 및 상기 구역(9)은 P-형 전도성이고, 상기 구역(10)은 N-형 전도성이다.
상기 실리콘 층(5)은 반도체 영역(3)의 표면(2) 모서리 부분상의 제 1 구역(9)과 근접하는 반면, 제 2 구역(10)과 근접한 전극층(11)은 상기 표면(2)상에 제공된다.
본 발명에 따르면, 상기 실리콘 층(5)은 자동-정열 방법으로 형성된 산화 스트립(12A)에 의해 전극층(11)으로부터 분리되고, 산화 스트립(12A) 아래에 위치되는 적어도 하나의 도핑된 접속구역(13)은 제 1 구역(9) 및 제 2 구역(10)사이에 존재하고, 그 구역(13)은 제 1 구역(9) 및 제 2 구역(10)에 근접하고 산화 스트립(12A)에 의해 결정되는 폭을 가진다.
상기 접속구역(13)은 자동-정열 방법으로 얻을 수 있기 때문에 매우 좁게 만들질 수 있다. 이 접속구역의 사용에 의해, 그 도핑은 자유롭게 선택될 수 있고, 상기에서 설명한 침몰 산화물의 모서리에서의 문제점은 회피될 수 있다.
본 실시예에서, 상기 제 1 구역(9)은 2극성 트랜지스터의 베이스 접촉구역을 구성한다. 상기 동일한 전도성형태의 조금 높게 도핑된 구역(14)은 트랜지스터(제 1 도 참조)의 활성 베이스 구역을 구성한다. 상기 대향 전도성 형태의 제 2 구역(10)은 에미터 구역(에미터 접속 E)을 구성하고, 실리콘 층(5)은 베이스 접속을 구성한다. 콜렉터(C)는 매몰층(8)을 통해 접촉되고, 이 콜렉터 접촉은 도면의 평면 외부에 위치되고 단지 개략적으로만 지시되었다.
상기에서 설명된 반도체 장치는 다음과 같이 제조될 수 있다.
출발 물질(제 2 도 참조)은 실리콘의 P-형 전도성 기판(7)이고, P-형 전도성 기판(7)내에는 높게 도핑된 N-형층(8)이 이온 주입에 의해 형성되고, N-형층(8)상에는 약 1㎛의 두께와 약 1016at/cm3의 도핑을 갖는 에피택셜층(3)이 성장된다.
본 발명에 따르면, 예를 들어 50nm의 두께를 갖는 실리콘 산화물 또는 실리콘 산화 질화물의 얇은 중간 실리콘 산화물 함유층(20)은 단결정질 에피택셜층(3)의 표면상에 형성되는 반면에, 이 중간층상에 제 1 실리콘 질화물 층(21)(약 12nm 두께)이 형성된다. 제 1 실리콘 질화물 층상에는 약 1.2㎛의 두께를 갖는 비도핑된 다결정질 실리콘 층(22)이 침착된다.
다음에, 섬 형태인 패턴은 사진 평판 에칭 처리의 사용에 의해 이 실리콘 층(22)에서 에칭되고, 그뒤 이 패턴에는 3.5시간 동안 1000℃의 온도에서 열산화에 의해 대략 1㎛ 두께의 산화층이 제공된다. 비도포된 부분의 층(21 및 20)은 인산 및 수분내의 HF 완충용액에서 연속적으로 선택적 에칭에 의해 제거된다. 따라서, 제 2 도에서 나타낸 상기 구조가 얻어진다.
침강부는 메사형 영역이 얻어지도록 실리콘의 노출된 비도포 부분에 에칭된다. 이 실시예(제 3 도 참조)에서, 상기 메사형 영역은 에피택셜층(3)의 부분만 구비한다. 그러나, 상기 침강부는 상기 층(3)을 통해 또한 에칭된다.
여기에서 설명한 방법의 실시예에서, 상기 비도포 실리콘에는 열산화에 의해 산화층(24)이 제공되고, 약 50nm의 두께를 가지는 제 2 실리콘 질화물 층(25)이 산화층상에 형성된다. 이 층(25)은 상기 표면(2)에 평행한 수평면으로부터 플라즈마 에칭에 의해 선택적으로 제거되는 반면에, 수직면(제 3 도 참조)상에서는 그대로 유지된다.
상기 비도포 산화물[이 실시예에서 산화물 층(23,24)]은 에칭에 의해 제거된 후, 상기 비도포 실리콘에는 열산화에 의해 새로운 산화물 층(4,26)(제 4 도 참조)이 제공된다. 상기 산화물층(4)은 1㎛의 두께를 가지고, 다결정질 실리콘(22)상의 산화물 층(26)은 약 1.2㎛의 두께를 가진다.
연속하여, 제 2 실리콘 질화물 층(25)의 잔류 노출 부분은 떨어져서 에칭되고, 실리콘 질화물(21)의 부분이 유지되고, 그후 0.3㎛의 두께를 갖는다. 상기 산화층(6)은 열산화(제 5 도 참조)에 의해 형성된다.
상기 제 1 실리콘 질화물 층(21)과 중간층(20)의 잔류 노출부분은 에칭에 의해 제거된다. 제 2 실리콘 층(5)은 어셈블리상에 제공되고, 그 제 2 실리콘 층은 준비후 또는 준비동안 높은 P-형 도핑된다. 이 실리콘 층(5)은 제 1 실리콘 층(22)상에 존재하는 상기 산화물(26)의 아래에 위치되는 레벨까지 하향으로 공지된 기술 수단에 의해 평면화 및 에칭에 의해 제거된다. 따라서, 제 6 도에서 나타낸 상태가 얻어진다.
상기 노출된 실리콘 산화물(26)은 선택적으로 에칭되어 제거되고, 그후 상기 제 1 실리콘 질화물 층(21)의 노출부분은 제거된다. 그후, 상기 P-접속구역(13)은 붕소이온의 주입에 의해 실리콘 영역의 아래부분에 형성된다. 따라서, 제 7 도에서 나타낸 상기 구조가 얻어진다.
이 실시예에서, 상기 접속구역(13)은 1018at/cm3의 도핑농도 및 0.3㎛의 두께를 갖는다. 이온 주입은 30nm 두께의 산화층(20)을 통해 cm2당 3.1013붕소이온 선량(dose) 및 30KeV의 에너지로 처리된다. 또한, 예를 들면 확산에 의한 다른 방법으로 접속구역을 실현하는 것이 가능하고, 그 결과로 산화층(20)은 확산처리(20)은 확산처리가 수행되기 전에 양호하게 제거된다.
상기 제 1 실리콘 층(22)은 KOH 용액에서 에칭에 의해 선택적으로 제거된다. 가볍게 도핑된 실리콘(22)이 다결정질 높게 P-형 도핑된 실리콘 층(5)보다 높은 비율에서 에칭된다는 사실로인해, 에칭 마스크는 요구되지 않는다.
그후, 상기 제 2 실리콘 층(5) 및 상기 접속구역(13)은 열적으로 산화되고, 상기 층(20)보다 두꺼운 상기 산화층(12)이 얻어진다. 높게 도핑된 다결정질 실리콘 층(5)으로부터 확산에 의해, 상기 견고한 P-형 전도성 "제1"구역(9)이 얻어진다(제 8 도 참조). 상기 층이 실리콘 산화 질화물로 구성된다면, 이 층의 노출부분은 열산화가 처리되기 전에 에칭에 의해 제거되어야만 한다는 것을 숙지해야 한다.
그후(제 9 도 참조), 상기 제 1 실리콘 질화물 층(21)은 에칭에 의해 선택적으로 제거된다. 따라서 산화물 층(12)의 모서리(12A)에 의해 경계되어 형성되는 윈도우 범위내에서 상기 활성 베이스 구역(14)은 붕소이온 주입에 의해 형성되고 상기 에미터 구역("제2"구역)은 붕소이온, 인 또는 비소이온의 주입에 의해 형성된다. 이 주입은 상기 층(2)을 통하거나 상기 층(20)을 제거한 후 처리된다. 다른 도핑방법, 예를 들면 확산이 또한 사용될 수 있다.
상기 에미터 구역(10)의 표면이 노출된 후, 전극(11) 및 상기 층(5)[상기 산화층(12)에서 접촉 윈도우를 거쳐]까지의 접속이 제공될 수 있다. 상기 콜렉터 구역은 매몰층(8)[산화 산호물 층(4)에서 윈도우를 거쳐]까지의 접속에 의해 접촉될 수 있다. 따라서, 제 1 도의 트랜지스터 구조는 얻어진다.
상기에서 설명한 제조방법은 많은 방법으로 다양하게 할 수 있다.
상기 방법의 또하나의 실시예에 따르면, 제 2 도에 나타낸 구조를 실현할때 동일한 방법으로 시작된다.
그후, 전술한 실시예에서와 같이, 침강부는 실리콘 영역의 노출부분에서 에칭된다. 그렇지만, 상술한 실시예와 대비해보면, 상기 노출된 실리콘(23)은 순간적으로 에칭에 의해 제거되고, 어셈블리에는 수평면으로 부터 플라즈마 에칭에 의해 제거되고 수직면(제 10 도 참조)상에서 유지되는 실리콘 질화물층(25)이 제공되고, 상기 두꺼운 제 1 실리콘 질화물 층(21)은 완전히 제거되지 않는다. 열 산화에 의해, 상기 산화층(4,26)이 형성된다(제 11 도 참조).
상기 실리콘 질화물(25)은 완전히 제거되고 상기 노출된 두꺼운 실리콘 질화물(21)은 에칭용액, 예를 들면 뜨거운 인산으로 등방성 에칭에 의해 단지 부분적으로만 제거된다. 상기 영역(3)과 상기 층(22)의 노출된 실리콘은 열적으로 산화되고, 상기 산화층(6)은 형성된다. 제 5 도에서와 같이 동일한 위치가 얻어지고, 더우기 처리과정은 제 5 도 내지 제 9 도를 참조로 설명한 것과 동일한 방법으로 작용된다.
상기 방법의 제 3 실시예에 따르면, 제 2 도에 도시된 구조가 얻어진 후, 침강부는 상기 층(3)에서 에칭되고 산화물(23)은 제 2 실리콘 질화물 층이 제공됨없이 제거되며, 상기 노출된 실리콘은 산화된다. 따라서, 제 12 도의 상태가 얻어진다. 이 구조는 제 5 도에서 도시된 것과 유사하고 상기 산화층(6)은 비산화층이 메사의 수직벽상에 제공되지 않기 때문에 산화층(4)과 동일한 두께를 가지는 차이점만 가진다. 이 변화 방법의 처리는 제 6 도 내지 제 9 도를 참조로 설명된 것과 동일하다.
본 발명에 다른 방법으로 설명된 실시예에서, 상기 구조는 제 1 도에 개략적인 단면도로 도시되어 형성된다. 따라서 2극성 트랜지스터가 형성되고, 상기 "제 1"구역(9)은 베이스 접촉 구역으로 제공되는 반면, 상기 "제 2"구역(10)은 상기 트랜지스터의 에미터 구역으로 형성되고 상기 다결정질 실리콘 층(5)은 베이스 접속으로 형성된다.
그러나, 본 발명에 따른 상기 방법은 다른 반도체 장치의 제조용으로 매우 적절하게 사용된다. 예를 들면, 본 발명의 사용으로, 무엇보다도 "초미크론" 치수의 에미터 구역을 갖는 2극성 트랜지스터가 실현된다.
이 목적을 위해, 제 7 도에 도시된 상황으로부터 출발하면, 먼저 상기 다결정질 실리콘 층(22)은 선택적으로 에칭제거된다. 그후 비소는 높게 N-도핑된 층(제 13 도 참조)을 실리콘 층(5)에 형성하도록 주입된다. 따라서, 상기 중간층(20)의 노출부분은 에칭에 의해 제거된다. 그후 상기 열 산화가 처리된다. 이 열산화동안 상기 층(5)에는 산화층(12)이 제공되지만, 동시에 상기 붕소 및 비소는 상기 층(5)에서 상기 영역(3)으로 확산한다. 상기 붕소가 비소보다 더 빨리 확산된다는 사실로 인해, 극소 N-형 에미터 구역(9) 및 활성 P-형 베이스 구역(30)이 형성된다(제 14 도 참조). 비소 혼합물이 사용된다는 사실로 인해, 또한 상기 층(5)은 에미터 접속을 구성하는 높게 N-도핑된 실리콘으로 완전히 반전된다.
최종적으로 상기 층(20 및 21)의 잔류부분은 붕소이온의 주입을 위해 높게 도핑된 P-형 "제 2"구역(10) 즉, 상기 베이스 접촉구역이 형성된 후에 에칭에 의해 제거되고, 그런 다음 상기 전극층(15)이 다시 제공될 수 있다(제 15 도 참조). 따라서, 매우 작은 에미터 구역(9)을 갖는 2극성 트랜지스터가 얻어진다.
본 발명은 2극성 장치에서만 국한되는 것이 아니고, MOS 트랜지스터의 제조에서의 유용하게 사용될 수 있다. 예를 들면, 제 8 도에서 만일 상기 구역(9 및 13)이 이 구역(9, 13)(부가적 마스킹 단계에 의한)으로부터 분리되는 좌측면상에 형성된다면, 이 구역(9,13)은 절연 게이트 전계 효과 트랜지스터의 상기 소오스 및 드레인 구역을 구성한다. 이 게이트는 만일 필요하다면 이 층(20 및 21)이 새롭게 형성된 게이트 산화층에 의해 대체된 후에 적어도 상기 층(20 및 21)의 영역상에 제공된다. 어떤 환경하에서, 상기 다결정질 실리콘층(22)은 게이트 전극처럼 사용될 수 있다. 또한 이 경우에, 전술한 실시예에서와 같이, 상기 "제 1"구역(9)은 "중간구역"(13)을 거쳐 "제2"구역에 접속되고, 그것은 이 경우에 MOS 트랜지스터의 채널 영역에 의해 구성되고 전술한 게이트 전극이 제공된다.
더우기, 모든 실시예에서, 상기 전도성 형태는 반대형태에 의해(동시적으로) 대체된다. 더더욱 실리콘 산화질화물/실리콘 질화물보다는 다른 비-산화층이 사용되어진다.
최종적으로, 도전성을 개량하기 위하여 실리콘 층(5)은 금속 규화물을 구성하는 표면층으로 보통의 기술수단에 의해 제공된다는 것을 숙지해야 된다.

Claims (6)

  1. 침몰 산화층과 그 위에 배치된 높게 도핑된 실리콘 층에 의해 적어도 부분적으로 횡방향으로 둘러싸인 단결정질 실리콘의 표면-근접영역을 구비하는 반도체 본체를 가지고, 상기 실리콘 층은 산화층에 의해 상기 영역으로부터 완전히 횡방향으로 분리되고, 상기 영역은 상기 영역의 적어도 모서리에 근접하는 실리콘 층과 동일한 전도성 형태의 도핑된 제 1 구역과 인접한 도핑된 제 2 구역을 구비하고, 상기 실리콘 층을 상기 영역 표면의 모서리 부분상의 제 1 구역과 근접하고, 상기 제 2 구역에는 전극이 제공되어 있는 반도체 장치에 있어서, 상기 실리콘 층은 자동-정열 방법으로 형성된 산화 스트립에 의해 전극으로부터 분리되고, 산화 스트립 아래쪽에 배치된 적어도 하나의 도핑된 접속구역은 제 1 및 제 2 구역 사이에 배치되고, 상기 접속구역은 상기 제 1 및 제 2 구역과 인접하고 상기 산화 스트립에 의해 결저오디는 폭을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 제 1 구역은 2극성 트랜지스터의 베이스 접촉구역을 구성하고, 상기 제 2 구역은 에미터 구역을 구성하며, 상기 실리콘 층은 상기 2극성 트랜지스터의 베이스 접속을 구성하는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서, 상기 제 1 구역은 2극성 트랜지스터의 에미터 구역을 구성하고, 상기 제 2 구역은 베이스 접촉구역을 구성하며, 상기 실리콘 층은 2극성 트랜지스터의 에미터 접속을 구성하는 것을 특징으로 하는 반도체 장치.
  4. 상기 항중 어느 한 항에 청구된 반도체 장치를 제조하기 위한 방법에 있어서,
    1) 절연 층간층을 함유하는 실리콘 화합물이 단결정질 실리콘 영역의 표면상에 제공되고 제 1 실리콘 질화물 층이 상기 중간층상에 제공되며,
    2) 제 1 실리콘 층이 상기 제 1 실리콘 질화물 층상에 제공되며,
    3) 실리콘 패턴이 제 1 실리콘 층에서 에칭되고,
    4) 상기 실리콘 패턴의 모서리가 열산화에 의해 산화층을 제공되며,
    5) 상기 제 1 실리콘 질화물 층과 하부 중간층의 비도포부분이 제거되고,
    6) 침강부가 실리콘 영역의 노출부분에서 에칭되고,
    7) 비도포 산화물이 제거되며,
    8) 비도포 실리콘이 열산화에 의한 산화층으로 제공되고,
    9) 상기 제 1 실리콘 질화물 층과 상기 층간의 잔류 노출부분이 제거되며,
    10) 제 2 높이 도핑된 실리콘 층이 어셈블상에 제공되고, 상기 제 2 실리콘 층이 평면화에 의헤 제거되며, 상기 제 1 실리콘 층에 존재하는 산화물 아래에 위치되는 레벨까지 아래로 에칭되고,
    11) 상기 노출 실리콘 산화물이 에칭에 의해 선택적으로 제거되며,
    12) 상기 제 1 실리콘 질화막 층의 노출부분이 제거되고 적어도 하나의 접속구역이 도핑에 의해 상기 실리콘 영역의 아랫부부에서 형성되며,
    13) 상기 제 1 실리콘 층이 선택적으로 제거되고, 상기 제 2 실리콘 층과 상기 접속구역이 산화되며, 적어도 하나의 제 1 구역이 상기 제 2 실리콘 층에서 확산에 의해 형성되며,
    14) 상기 제 1 실리콘 질화물 층이 제거되고, 그리고
    15) 전극이 상기 산화층에 의해 형성되고 경계되는 상기 윈도우내에 위치되는 제 2 구역의 표면상에 제공되는 것을 특징으로 하는 반도체 장치 제조방법.
  5. 제 4 항에 있어서, 상기 방법은 단계 6) 이후 및 단계 7) 이전에, 비도포 실리콘에 산화층이 제공되고, 산화층상에 제 2 실리콘 질화물 층이 형성되고, 제 2 실리콘 질화물 층이 플라즈마 에칭에 의해 상기 표면에 평행한 면으로부터 제거되며, 단계 8) 이후 및 단계 9) 이전에, 상기 제 2 실리콘 질화물 층이 잔류 노출부분이 제거되고 따라서 노출된 실리콘 표면이 산화되는 것을 특징으로 하는 반도체 장치 제조방법.
  6. 제 4 항에 있어서, 단계 7) 이후 및 단계 8) 이전에, 제 2 실리콘 질화물층이 어셈블리상에 제공되고, 제 1 질화물 층보다 제거되며, 단계 8) 이후 및 단계 9) 이전에, 상기 제 2 실리콘 질화물 층의 잔류 노출부분이 제거되고 따라서 노출된 실리콘 표면이 산화되는 것을 특징으로 하는 반도체 장치 제조방법.
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