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KR0171000B1 - 자동 정의된 베이스 전극을 갖는 바이폴라 트랜지스터 구조 및 그 제조방법 - Google Patents

자동 정의된 베이스 전극을 갖는 바이폴라 트랜지스터 구조 및 그 제조방법 Download PDF

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Publication number
KR0171000B1
KR0171000B1 KR1019950050517A KR19950050517A KR0171000B1 KR 0171000 B1 KR0171000 B1 KR 0171000B1 KR 1019950050517 A KR1019950050517 A KR 1019950050517A KR 19950050517 A KR19950050517 A KR 19950050517A KR 0171000 B1 KR0171000 B1 KR 0171000B1
Authority
KR
South Korea
Prior art keywords
region
trench
conductivity type
impurity
oxide film
Prior art date
Application number
KR1019950050517A
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English (en)
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KR970054341A (ko
Inventor
이규홍
유종선
이진효
Original Assignee
양승택
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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    • H10D10/40—Vertical BJTs

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  • Bipolar Transistors (AREA)

Abstract

본 발명은 바이폴라 트랜지스터의 구조에 관한 것으로 특히, 소자의 활성 영역과 콜렉터 영역을 한정하는 소정 깊이의 트랜치와, 이 각각의 트랜치 내에 실리콘 기둥의 갖는 제1도전형의 반도체 기판과; 상기 반도체 기판의 트랜치 내의 하단과 콜렉터 영역의 실리콘 기둥에 상기 반도체 기판을 형성하는 제1도전형과 다른 제2도전형의 고농도의 불순물 확산이 이루어진 불순물 확산 영역과; 상기 활성 영역의 실리콘 기둥 상단에 상긱 제2도전형과 동일 도전형의 고농도의 불순물 확산이 이루어진 불순물층의 에미터 영역과; 상기 활성 영역의 실리콘 기둥 하단에 형성된 불순물 확산 영역과 실리콘 기둥 상단에 형성된 상기 에미터 영역의 중간에 상기 제1도전형과 동일 도전형의 불순물 확산이 이루어진 불순물층의 베이스 영역과; 상기 콜렉터 영역의 실리콘 기둥에 상기 제2도전형과 동일 도전형의 고농도의 불순물 확산이 이루어진 불순물층의 콜렉터 영역과; 상기 활성 영역의 트랜치 영역에 매립된 형태의 제1도전형의 다결정 실리콘 베이스 전극과; 상기 다결정 실리콘 베이스 전극과 상기 반도체 기판을 전기적으로 격리시키기 위해 상기 트랜치내에 형성된 산화막; 및 상기 베이스 영역과 다결정실리콘 베이스 전극의 일부분을 전기적으로 연결하는 베이스접속부로 구성되고 상기 각각의 전극을 금속 전극으로 구성하는 것을 특징으로 하는 바이폴라 트랜지스터 구조 및 그 제조방법을 제공하면 실리콘 에피층을 사용하지 않았으며, 소자 격리를 위한 고정이 필요없다.
또한 베이스 전극이 트랜치 영역에 의하여 자동으로 정의되며, 콜렉터 전극은 불순물 확산에 의해 자동 연결되어, 제조공정이 단순하며, 소자 크기가 매주 작은 바이폴라 트랜지스터 구조이다.
그리고, 베이스 전극을 벽면에서 일정 위치에 일부분만 접촉시키므로 베이스의 기생 캐패시턴스가 작으며, 양방향 동작 특성을 갖고 있으므로 고속, 고집적의 ECL회로에 매우 유용하게 응용될 수 있는 구조이다.

Description

자동 정의된 베이스 전극을 갖는 바이폴라 트랜지스터 구조 및 그 제조방법.
제1도는 종래의 기술에 따른 바이폴라 트랜지스터의 단면도.
제2도는 종래의 기술에 따른 바이폴라 트랜지스터의 단면도.
제3도는 종래의 기술에 따른 바이폴라 트랜지스터의 단면도.
제4도는 기 출원된 기둥형 바이폴라 트랜지스터의 단면도.
제5도는 본 발명에 따른 트랜지스터의 레이아웃.
제6도는 본 발명에 따른 바이폴라 트랜지스터의 단면도.
제7(a)도 내지 제7(f)도는 본 발명에 따른 자동 정의된 베이스 전극을 갖는 바이폴라 트랜지스터 구조의 제조 공정순서에 대한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1,60 : P형 반도체 기판 2 : 고농도 N형 매립영역
3 : 절연막 4,74~76 : 고농도 N형 콜렉터 전극 영역
5 : 금속전극 6 : N형 콜렉터 영역
7,66 : P형 베이스 영역 8,68 : P형 다결정 실리콘 베이스전극
9 : 고농도 N형 에미터 영역 10 : 고농도 P형 베이스 영역
11 : 고농도 P형 소자 격리 영역 12 : 고농도 P형 베이스 전극 영역
13,72 : N형 다결정 실리콘 에미터 전극
14,55,63,65 : : 고농도 N형 불순물 확산 영역
15 : N형 실리콘층 16 : 베이스 전극과 베이스영역의 접속 영역
20 : 트랜지스터의 활성 영역 30 ; 트랜지스터의 컬렉터 영역
40 : 트랜지스터의 베이스 영역 51 : 트랜치 영역
52 : 금속 접속 영역 54 : 에미터 다결정 실리콘 영역
본 발명은 바이폴라 트랜지스터의 구조에 관한 것으로 특히, 기존의 기둥형 바이폴라 트랜지스터 구조와 비교하여 베이스 전극을 정의하는 공정이 필요없으므로 공정이 단순하며 베이스 전극의 기생 캐패시턴스를 극소화시킬 수 있도록 하기 위한 자동 정의된 베이스 전극을 갖는 바이폴라 트랜지스터 구조 및 그 제조방법에 관한 것이다.
일반적으로 종래의 바이폴라 트랜지스터는 높은 차단 주파수 특성을 얻기 위해 베이스폭을 최소화하고, 낮은 기생 저항을 얻기 위한 구조, 낮은 기생 캐패시터를 얻기 위한 구조, 트랜지스터 크기를 줄이기 위해 트랜치를 이용한 여러 구조가 연구되었다.
상기와 같은 연구 결과로서, 얻어진 종래의 벽면 베이스 접촉법에 의해 제작된 SICOS 트랜지스터 구조가 첨부한 제1도에 도시되어 있는데, 이 구조의 특징은 베이스 기생 캐패시턴스와 소자의 크기를 최소화시켰다는 것이다.
상기 제1도에 도시된 기술에 대한 상세한 설명은 참조 자료 『T. Nakamura, et al., 63ps ECL CIRCUITS USING ADVANCED SICOS TECHNOLOGY, IEDM Tech. Dig., pp472-475, 1986』와 『Johannes, W. A. et al., MESA BIPOLAR TRANSISTOR WITH EDGE CONTACTS, United States Patent, Patent Number 4969026, Nov. 6. 1990』에 잘나타나 있으므로 생략하겠다.
또한, 벽면에서 베이스와 콜렉터를 접촉시키고, 콜렉터 전극이 트랜치 내부의 아래면에 위치하고 또한 베이스 전극도 같은 트랜치 영역내의 윗면에 위치한 트랜지스터 구조가 첨부한 제2도에 도시되어 있는데, 이 구조의 특징은 콜렉터와 베이스의 기생 캐패시턴스와 소자의 크기를 최소화 시켰다는 것이다.
상기 제2도에 도시된 기술에 대한 상세한 설명은 참조 자료『Ohi, Susumu et al., Semiconductor device having bipolar transistor with trench, European Patent, Patent Number 0310087, 5, 4. 1989』에 잘나타나 있으므로 역시 생략하겠다.
또한, 벽면에서 베이스를 접촉시키고, 양방향 동작 특성을 갖는 트랜지스터 구조가 첨부한 제3도에 도시되어 있는데, 이 구조의 특징을 소자의 크기를 최소화 시켰다는 것이다.
상기 제3도에 도시된 기술에 대한 상세한 설명은 참조 자료 『Larry, A et al., Method for fabricating bipolar transistor, United States Patent, Patent Number 4674173, Jun. 23. 1987』에 잘나타나 있으므로 역시 생략하겠다.
그러나, 상기 제1도에서 제3도에 나타낸 구조는 공통적으로 그 각각의 특징을 감안하고도, 고농도의 불순물층 위에 저농도의 실리콘 에피층을 갖고 있으며, 또한 베이스 전극의 접합 면적이 크다는 문제점이 내제되어 있었다.
상기와 같은 종래 트랜지스터의 구조적인 문제점을 해소하기 위하여 최근에 제안된 기술이 기둥형 바이폴라 트랜지스터로서, 상기 기둥형 바이폴라의 구조가 첨부된 제4도에 도시되어 있다.
상기 제4도에 도시되어 있는 기둥형 바이폴라 트랜지스터의 구조적인 특징은 실리콘 에피층을 사용하지 않았으며, 소자 격리를 위한 공정이 별도로 필요없다는 것이며, 베이스 전극을 벽면에서 일정위치에 일부분만 접촉시킨 구조로서, 제조 공정이 단순하며, 베이스의 기생 캐패시터가 작으며, 양방향 동작 특성을 갖고, 소자 크기가 매우 작은 바이폴라 트랜지스터 구조이다.
그러나, 상기 기둥형 바이폴라 트랜지스터의 구조를 형성하기 위해서는 베이스 전극을 정의하는 별도의 추가 공정을 수행해야 한다는 문제점이 발생되었다.
또한, 상기 기둥형 바이폴라 트랜지스터가 종래의 트랜지스터에 비하여 기생 캐패시턴스를 많이 줄일수 있었으나, 고집적 고속의 집적소자 설계시에는 여전히 베이스 전극의 기생 캐패시턴스가 문제시 될 정도로 크다는 문제점이 발생되었다.
상기와 같은 기둥형 바이폴라 트랜지스터의 문제점을 해소하기 위한 본 발명의 목적은 기존의 기둥형 바이폴라 트랜지스터 구조에서 필요한 베이스 전극을 정의하는 공정을 없애 공정을 단순화시키며, 베이스 전극의 기생 캐패시턴스를 극소화시킬 수 있도록하기 위한 자동 정의된 베이스전극을 갖는 바이폴라 트랜지스터 구조 및 그 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 특징은, 소자의 활성영역과 콜레터 영역을 한정하는 소정 깊이의 트랜치와, 이 각각의 트랜치 내에 실리콘 기둥을 갖는 제1도전형의 반도체 기판과; 상기 반도체 기판의 트랜치 내의 하단과 콜렉터 영역의 실리콘 기둥에 상기 반도체 기판을 형성하는 제1도전형과 다른 제2도전형의 고농도의 불순물 확산이 이루어진 불순물 확산 영역과; 상기 활성 영역의 실리콘 기둥 상단에 상기 제2도전형과 동일 도전형의 고농도의 불순물 확산이 이루어진 불순물층의 에미터 영역과; 상기 활성영역의 실리콘 기둥 하단에 형성된 불순물 확산 영역과 실리콘 기둥 상단에 형성된 상기 에미터 영역의 중간에 상기 제1도전형과 동일 도전형의 불순물 확산이 이루어진 불순물층의 베이스 영역과; 상기 콜렉터 영역의 실리콘 기둥에 상기 제2도전형과 동일 도전형의 고농도의 불순물 확산이 이루어진 불순물층의 콜렉터 영역과; 상기 활성 영역의 트랜치 영역에 매립된 형태의 제1도전형의 다결정 실리콘 베이스 전극과; 상기 다결정 실리콘 베이스 전극과 상기 반도체 기판을 전기적으로 격리시키기 위해 상기 트랜치 내에 형성된 산화막; 및 상기 베이스 영역과 다결정실리콘 베이스 전극의 일부분을 전기적으로 연결하는 베이스접속부로 구성되고 상기 각각의 전극을 금속 전극으로 구성하는데 있다.
상기 목적을 달성하기 위한 본 발명의 다른 특징은, 소자의 활성 영역과 콜렉터 영역을 한정하는 소정 깊이의 트랜치와, 이 각각의 트랜치 내에 실리콘 기둥을 갖는 제1도전형의 반도체 기판과; 상기 반도체 기판의 트랜치 내의 하단과 콜렉터 영역의 실리콘 기둥에 상기 반도체 기판을 형성하는 제1도전형과 다른 제2도전형의 고농도의 불순물 확산이 이루어진 불순물 확산 영역과; 상기 활성 영역의 실리콘 기둥 상단에 상기 제2도전형과 동일 도전형의 고농도의 불순물 확산이 이루어진 불순물층의 에미터 영역과; 상기 활성 영역의 실리콘 기둥 하단에 형성된 불순물 확산 영역과 실리콘 기둥 상단에 형성된 상기 에미터 영역의 중간에 상기 제1도전형과 동일 도전형의 불순물 확산이 이루어진 불순물층의 베이스 영역과; 상기 콜렉터 영역의 실리콘 기둥에 상기 제2도전형과 동일 도전형의 고농도의 불순물 확산이 이루어진 불순물층의 콜렉터 영역과; 상기 활성 영역의 트랜치 영역에 매립된 형태의 제1도전형의 다결정 실리콘 베이스 전극과; 상기 다결정 실리콘 베이스 전극과 상기 반도체 기판을 전기적으로 격리시키기 위해 상기 트랜치 내에 형성된 산화막; 및 상기 베이스 영역과 다결정실리콘 베이스 전극의 일부분을 전기적으로 연결하는 베이스접속부로 구성되는 트랜치스터를 두 개 이상 서로 인접한 위치에 배치하여 트랜치 하단에 구비되어 있는 제2도전형의 고농도의 불순물 확산이 이루어진 불순물 확산층을 불순물 열 확산법으로 연결 구성하는데 있다.
상기 목적을 달성하기 위한 본 발명의 다른 특징은, 제1도 전형 실리콘 반도체 기판상에 소정 두께의 제1산화막을 형성한 후 일정부분의 제1산화막을 제거하고, 상기 제1산화막이 제거된 부분을 식각하여 소정 깊이의 트랜치를 형성하는 제1공정과; 상기 공정으로 형성된 트랜치 벽면에만 제2산화막을 형성한 후 포토마스크 공정에 의해 콜렉터 전극용 트랜치 기둥의 제2산화막만을 제거하고 불순물 확산 마스크를 이용하여 실리콘이 노출된 부분에 상기 반도체 기판을 형성하는 제1도전형과 다른 제2도전형의 불순물을 소정농도로 확산시켜 불순물 확산 영역을 형성하는 제2공정과 상기 공정에서 형성된 제1, 제2산화막을 제거한 후 제1도전형의 불순물을 소정농도로 이온주입시켜 불순물층인 베이스 영역을 형성한 후 기판 전면에 소정두께의 제3산화막을 형성하는 제3공정과; 상기 제3산화막 상부에 제1도전형 불순물이 소정농도로 도핑된 제1다결정 실리콘층을 소정의 두께로 형성한 후 평탄화하고 상기 트랜치 영역에 매립된 상기 제1다결정 실리콘층을 소정 두께로 식각하는 제4공정과; 상기 트랜치 기둥주변의 산화막을 제거하여 베이스 전극의 접속부를 형성할 수 있도록 하는 제5공정과; 상기 제5공정을 통하여 산화막이 제거된 부분에 제1다결정 실리콘층을 사용하여 베이스전극을 접속시키고 전면에 산화막을 형성시킨 후 상기 트랜치 기둥의 상부에 제2도전형 불순물이 소정농도로 도핑된 제2다결정 실리콘층을 소정두께로 형성하여 에미터 전극을 형성시키는 제6공정; 및 상기 반도체 기판상에 소정두께의 제3산화막을 증착시킨 후 상기 공정으로 형성된 다결정실리콘 베이스 전극 영역과 다결정실리콘 에미터 전극영역 및 고농도 제2도전형 콜렉터 전극 영역의 상부를 노출시킨 후 각 영역에 금속 전극을 형성하는 제7공정을 포함하는데 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 설명한다.
제5도는 본 발명에 따른 트랜지스터의 레이아웃 도면으로 트랜치에 의해서 트랜지스터의 활성영역(20)과 콜렉터 영역(30) 및 베이스 영역(40)이 자동으로 정의된다.
즉, 상기 제5도에서는 트랜치 영역(51)과, 에미터용 폴리 실리콘 영역(54) 및 금속선 접속 영역(52)를 정의함으로서 본 발명의 바이폴라 트랜지스터 구조가 형성된다.
상기 제5도에 도시되어 있는 레이아웃 도면에 대한 바이폴라 트랜지스터의 단면을 첨부한 제6도를 참조하여 살펴보면, 본 발명에 따른 소자 특징은 기출원 중인 제4도와 비슷하나 베이스 전극(68)이 활성 영역의 트랜치 영역에 의하여 정의되며, 콜렉터 전극(65)은 불순물 확산에 의해 연결(55)되어 있는 것을 알 수 있다.
따라서, 상기와 같은 구조의 본 발명에 따른 트랜지스터의 구조를 형성하기 위한 제조공정이 간소화되어 질 수 있다.
상기 제6도에 도시되어 있는 바와같은 구조를 갖는 트랜지스터의 제조공정을 첨부한 제7도를 참조하여 살펴보면 다음과 같다.
제7(a)도 내지 제7(f)도는 본 발명에 따른 바이폴라 트랜지스터 구조의 제조 공정 순서에 대한 단면도이다.
제7(a)도를 참조하면, P형 실리콘 반도체 기판(60)상에 2000~5000Å 정도의 산화막(61)을 형성한 후 통상의 포토 공정에 의해 반도체 기판의 일정 부분이 노출되도록 산화막을 제거한다.
그리고, 산화막을 식각 마스크로 이용하여 반도체 기판이 노출된 부분을 이등방성 건식 식각하여 0.7~2.0㎛정도 깊이의 트랜치(62)를 형성한다.
제7(b)도를 참조하면 상기 P형 반도체 기판상에 2000~3000Å 정도의 산화막(64)을 형성한 후 다시 산화막을 이등방성 건식 식각하여 트랜치 벽면에 산화막(64)은 남겨두고, 트랜치 밑면의 산화막만 제거한다.
그리고, 포토 마스크 공정에 의해 콜렉터 전극용 트랜치 기둥(65)의 산화막을 제거한다.
그리고, 상기 제거되지 않은 산화막을 불순물 확산 마스크로 이용하여 노출된 부분에 1×1020~1×1021/㎤ 정도의 N형 고농도 불순물 확산 영역(63)을 형성한다.
제7(c)도를 참조하면, 상기 산화막(64,61)을 모두 제거한 후 P형의 불순물을 이온 주입하여 5×1016~1×1018㎤ 정도로 도핑된 P형의 불순물층인 베이스 영역(66)을 형성한다.
다시, 상기 기판 전면에 0.1~1㎛ 정도의 산화막(67)을 형성한다.
그리고 산화막 상부에 P형 불순물이 1020~1×1021/㎤ 정도로 도핑된 다결정 실리콘층(68)을 0.1~3㎛ 정도의 두께로 형성한다.
그리고, 상기 다결정 실리콘층을 기계 화학적 연마(Chemical Mechanical Polishing : 이하, CMP라 칭함)하여 평탄화한다.
이때, 산화막(67)을 연마 중지막으로 이용한다.
그리고, 트렌치 영역에 매립된 상기 다결정 실리콘층(68)을 이등방성 건식 식각하여 0.1~0.3㎛ 정도 식각한다.
제7(d)도를 참조하면, 상기 활성 영역(69)의 산화막을 제거하여 베이스 전극의 접속부(70)를 형성할 수 있도록 한다.
제7(e)도를 참조하면, 상기 산화막이 제거된 베이스 전극 접속부에서 다결정 실리콘층(71)을 사용하여 베이스전극을 접속시킨다.
그리고 활성영역 상부에 N형 불순물이 1×1020~1×1021/㎤ 정도로 도핑된 다결정실리콘층(72)을 0.1~0.3㎛ 정도의 두께로 형성하여 에미터 전극을 형성시킨다.
제7(f)도를 참조하면, 상기 반도체 기판상에 0.5~1㎛ 정도의 산화막(73)을 증착시킨다.
그리고, 다결정실리콘 베이스 전극 영역(68), 다결정실리콘 에미터 전극영역(72), 및 고농도 N형 콜렉터 전극 영역(65)의 상부를 노출시킨 후 베이스 전극(76), 에미터 전극(75), 및 콜렉터 전극(74)으로 사용되는 금속 전극을 형성한다.
상술한 바와 같이 본 발명에 따른 바이폴라 트랜지스터 구조는 실리콘 에피층을 사용하지 않았으며, 소자 격리를 위한 공정이 별도로 필요없다.
또한 베이스 전극이 트랜치 영역에 의하여 자동으로 정의되며, 콜렉터 전극은 불순물 확산에 의해 자동 연결되어, 제조 공정이 단순하며, 소자 크기가 매우 작은 바이폴라 트랜지스터 구조이다.
그리고, 베이스 전극을 벽면에서 일정 위치에 일부분만 접촉시키므로 베이스의 기생 캐패시턴스가 작으며, 양방향 동작 특성을 갖고 있으므로 고속, 고집적의 ECL회로에 매우 유용하게 응용될 수 있는 구조이다.

Claims (58)

  1. 소자의 활성 영역과 콜렉터 영역을 한정하는 소정깊이의 트랜치와, 이 각각의 트랜치 내에 실리콘 기둥을 갖는 제1도전형의 반도체 기판과; 상기 반도체 기판의 트랜치 내의 하단과 콜렉터 영역의 실리콘 기둥에 상기 반도체 기판을 형성하는 제1도전형과다른 제2도전형의 고농도의 불순물 확산이 이루어진 불순물 확산 영역과; 상기 활성 영역의 실리콘 기둥 상단에 상기 제2도전형과 동일 도전형의 고농도의 불순물 확산이 이루어진 불순물층의 에미터 영역과; 상기 활성 영역의 실리콘 기둥 하단에 형성된 불순물 확산 영역과 실리콘 기둥 상단에 형성된 상기 에미터 영역의 중간에 상기 제1도전형과 동일 도전형의 불순물 확산이 이루어진 불순물층의 베이스 영역과; 상기 콜렉터 영역의 실리콘 기둥에 상기 제2도전형과 동일 도전형의 고농도의 불순물 확산이 이루어진 불순물층의 콜렉터 영역과; 상기 활성 영역의 트랜치 영역에 매립된 형태의 제1도전형의 다결정 실리콘 베이스 전극과; 상기 다결정 실리콘 베이스 전극과 상기 반도체 기판을 전기적으로 격리시키기 위해 상기 트랜치 내에 형성된 산화막; 및 상기 베이스 영역과 다결정실리콘 베이스 전극의 일부분을 전기적으로 연결하는 베이스접속부로 구성되고 상기 각각의 전극을 금속 전극으로 구성하는 것을 특징으로 하는 바이폴라 트랜지스터 구조.
  2. 제1항에 있어서, 상기 활성 영역의 트랜치 영역이 베이스 전극으로 사용되는 것을 특징으로 하는 바이폴라 트랜지스터 구조.
  3. 제1항에 있어서, 상기 활성 영역의 트랜치 하단에 형성된 고농도의 제2도전형으로 불순물 확산되어진 영역과 콜렉터 영역의 실리콘 기둥에 형성된 고농도의 제2도전형으로 불순물 확산되어진 영역을 불순물 열 확산에 의해서 연결하는 것을 특징으로 하는 바이폴라 트랜지스터 구조.
  4. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 제1도전형이 P형인 것을 특징으로 하는 바이폴라 트랜지스터 구조.
  5. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 제2도전형이 N형인 것을 특징으로 하는 바이폴라 트랜지스터 구조.
  6. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 제1도전형이 N형인 것을 특징으로 하는 바이폴라 트랜지스터 구조.
  7. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 제2도전형이 P형인 것을 특징으로 하는 바이폴라 트랜지스터 구조.
  8. 소자의 활성 영역과 콜렉터 영역을 한정하는 소정 깊이의 트랜치와, 이 각각의 트랜치 내에 실리콘 기둥을 갖는 제1도전형의 반도체 기판과; 상기 반도체 기판의 트랜치 내의 하단과 콜렉터 영역의 실리콘 기둥에 상기 반도체 기판을 형성하는 제1도전형과 다른 제2도전형의 고농도의 불순물 확산이 이루어진 불순물 확산 영역과; 상기 활성 영역의 실리콘 기둥 상단에 상기 제2도전형과 동일 도전형의 고농도의 불순물 확산이 이루어진 불순물층의 에미터 영역과; 상기 활성 영역의 실리콘 기둥 하단에 형성된 불순물 확산영역과 실리콘 기둥 상단에 형성된 상기 에미터 영역의 중간에 상기 제1도전형과 동일 도전형의 불순물 확산이 이루어진 불순물층의 베이스 영역과; 상기 콜렉터 영역의 실리콘 기둥에 상기 제2도전형과 동일 도전형의 고농도의 불순물 확산이 이루어진 불순물층의 콜렉터 영역과; 상기 활성 영역의 트랜치 영역에 매립된 형태의 제1도전형의 다결정 실리콘 베이스 전극과; 상기 다결정 실리콘 베이스 전극과 상기 반도체 기판을 전기적으로 격리시키기 위해 상기 트랜치 내에 형성된 산화막; 및 상기 베이스 영역과 다결정실리콘 베이스 전극의 일부분을 전기적으로 연결하는 베이스접속부로 구성되는 트랜지스터를 두 개 이상 서로 인접한 위치에 배치하여 트랜치 하단에 구비되어 있는 제2도전형의 고농도의 불순물 확산이 이루어진 불순물 확산층을 불순물 열 확산법으로 연결 구성하는 것을 특징으로 하는 바이폴라 트랜지스터.
  9. 제8항에 있어서, 상기 활성 영역의 트랜치 영역이 베이스 전극으로 사용되는 것을 특징으로 하는 바이폴라 트랜지스터.
  10. 제8항에 있어서, 상기 활성 영역의 트랜치 하단에 형성된 고농도의 제2도전형으로 불순물 확산되어진 영역과 콜렉터 영역의 실리콘 기둥에 형성된 고농도의 제2도전형으로 불순물 확산되어진 영역을 불순물 열 확산에 의해서 연결하는 것을 특징으로 하는 바이폴라 트랜지스터.
  11. 제8항 내지 제10항중 어느 한 항에 있어서, 상기 제1도전형이 P형인 것을 특징으로 하는 바이폴라 트랜지스터.
  12. 제8항 내지 제10항중 어느 한 항에 있어서, 상기 제2도전형이 N형인 것을 특징으로 하는 바이폴라 트랜지스터.
  13. 제8항 내지 제10항중 어느 한 항에 있어서, 상기 제1도전형이 N형인 것을 특징으로 하는 바이폴라 트랜지스터.
  14. 제8항 내지 제10항중 어느 한 항에 있어서, 상기 제2도전형이 P형인 것을 특징으로 하는 바이폴라 트랜지스터.
  15. 제1도전형 실리콘 반도체 기판상에 소정 두께의 제1산화막을 형성한 후 일정 부분의 제1산화막을 제거하고, 상기 제1산화막이 제거된 부분을 식각하여 소정 깊이의 트랜치를 형성하는 제1공정과; 상기 공정으로 형성된 트랜치 벽면에만 제2산화막을 형성한 후 포토 마스크 공정에 의해 콜렉터 전극용 트랜치 기둥의 제2산화막만을 제거하고 불순물 확산 마스크로 이용하여 노출된 부분에 상기 반도체 기판을 형성하는 제1도전형과 다른 제2도전형의 불순물을 소정농도로 확산시켜 불순물 확산 영역을 형성하는 제2공정과; 상기 공정에서 형성된 제1, 제2 산화막을 제거한 후 제1도전형의 불순물을 소정농도로 도핑시켜 불순물층인 베이스 영역을 형성한 후 기판 전면에 소정두께의 제3산화막을 형성하는 제3공정과; 상기 제3산화막 상부에 제1도전형 불순물이 소정농도로 도핑된 제1다결정 실리콘층을 소정의 두께로 형성한 후 평탄화하고 상기 트랜치 영역에 매립된 상기 제1다결정 실리콘층을 소정 두께로 식각하는 제4공정과; 상기 트랜치 기둥주변의 산화막을 제거하여 베이스 전극의 접속부를 형성할 수 있도록 하는 제5공정과; 상기 제5공정을 통하여 산화막이 제거된 부분에 제1다결정 실리콘층을 사용하여 베이스전극을 접속시킨 후 상기 트랜치 기둥의 상부에 제2도전형 불순물이 소정농도로 도핑된 제2다결정 실리콘층을 소정두께로 형성하여 에미터 전극을 형성시키는 제6공정; 및 상기 반도체 기판상에 소정두께의 제3산화막을 증착시킨 후 상기 공정으로 형성된 다결정실리콘 베이스 전극 영역과 다결정실리콘 에미터 전극영역 및 고농도 제2도전형 콜렉터 전극영역의 상부를 노출시킨 후 각 영역에 금속 전극을 형성하는 제7공정을 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  16. 제15항에 있어서, 상기 제2공정은 상기 제1도전형 반도체 기판상에 소정두께의 제2산화막을 형성하는 제1단계와; 상기 단계에서 형성된 제2산화막을 이등방성 건식 식각하여 트렌치 벽면에만 상기 제2산화막을 남겨두고, 트랜치 밑면의 산화막을 제거하는 제2단계와; 포토 마스크 공정에 의해 콜렉터 전극용 트랜치 기둥의 산화막을 제거하는 제3단계와; 상기 단계를 통하여 제거되지 않은 산화막을 불순물 확산 마스크로 이용하여 노출된 부분에 상기 제2도전형의 불순물을 소정농도로 확산시켜 불순물 확산 영역을 형성하는 제4단계로 이루어지는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  17. 제16항에 있어서, 상기 제1단계에서 형성되는 제2산화막의 두께는 최하 2000Å인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  18. 제16항에 있어서, 상기 제1단계에서 형성되는 제2산화막의 두께는 최대 3000Å인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  19. 제16항에 있어서, 상기 제1단계에서 형성되는 제2산화막의 두께는 2000Å~3000Å인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  20. 제16항에 있어서, 상기 제4단계에서 형성되는 불순물 확산 영역의 제2도전형의 불순물을 농도가 1×1021/㎤ 이상인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  21. 제16항에 있어서, 상기 제4단계에서 형성되는 불순물 확산 영역의 제2도전형의 불순물을 농도가 1×1021/㎠ 이하인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  22. 제16항에 있어서, 상기 제4단계에서 형성되는 불순물 확산 영역의 제2도전형의 불순물을 농도가 1×1020~1×1021/㎠ 인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  23. 제15항에 있어서, 상기 제1공정에서 형성되는 제1산화막의 두께는 최소 2000Å인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  24. 제15항에 있어서, 상기 제1공정에서 형성되는 제1산화막의 두께는 최대 5000Å인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  25. 제15항에 있어서, 상기 제1공정에서 형성되는 제1산화막의 두께는 2000 ~ 5000Å인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  26. 제15항에 있어서, 상기 제1공정에서 트랜치를 형성하는 방식은 반도체 기판이 노출된 부분을 이등방성 건식 식각하는 특징으로 하는 바이폴라 트랜지스터 제조방법.
  27. 제15항에 있어서, 상기 제1공정에서 형성되는 트랜치의 식각 깊이는 최소 0.7㎛인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  28. 제15항에 있어서, 상기 제1공정에서 형성되는 트랜치의 식각 깊이는 최대 2.0㎛인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  29. 제15항에 있어서, 상기 제1공정에서 형성되는 트랜치의 식각 깊이는 0.7~2.0㎛인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  30. 제15항에 있어서, 상기 제3공정에서 베이스 영역을 형성하기 위해 도핑되는 제1도전형의 불순물 농도가 5×1016/㎤ 이상인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  31. 제15항에 있어서, 상기 제3공정에서 베이스 영역을 형성하기 위해 도핑되는 제1도전형의 불순물 농도가 1×1018/㎤ 이하인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  32. 제15항에 있어서, 상기 제3공정에서 베이스 영역을 형성하기 위해 도핑되는 제1도전형의 불순물 농도가 5×1016~1×1018/㎠ 인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  33. 제15항에 있어서, 상기 제3공정에서 형성되는 제3산화막의 두께는 최소 0.1㎛인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  34. 제15항에 있어서, 상기 제3공정에서 형성되는 제3산화막의 두께는 최대 1㎛인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  35. 제15항에 있어서, 상기 제3공정에서 형성되는 제3산화막의 두께는 0.1~1㎛인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  36. 제15항에 있어서, 상기 제4공정에서 상기 제3산화막 상부에 형성된 제1다결정 실리콘층을 형성하기 위해 도핑된 제1도전형 불순물의 농도가 1×1020/㎤ 이상인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  37. 제15항에 있어서, 상기 제4공정에서 상기 제3산화막 상부에 형성된 제1다결정 실리콘층을 형성하기 위해 도핑된 제1도전형 불순물의 농도가 1×1020/㎤ 이하인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  38. 제15항에 있어서, 상기 제4공정에서 상기 제3산화막 상부에 형성된 제1다결정 실리콘층을 형성하기 위해 도핑된 제1도전형 불순물의 농도가 1×1020~1×1021/㎤ 인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  39. 제15항에 있어서, 상기 제4공정에서 상기 제3산화막 상부에 형성된 제1다결정 실리콘층을 형성하기 위해 도핑된 제1도전형 불순물의 두께가 최소 0.1㎛인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  40. 제15항에 있어서, 상기 제4공정에서 상기 제3산화막 상부에 형성된 제1다결정 실리콘층을 형성하기 위해 도핑된 제1도전형 불순물의 두께가 최대 3㎛인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  41. 제15항에 있어서, 상기 제4공정에서 상기 제3산화막 상부에 형성된 제1다결정 실리콘층을 형성하기 위해 도핑된 제1도전형 불순물의 두께가 0.1~3㎛인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  42. 제15항에 있어서, 상기 제4공정에서 상기 제1다결정 실리콘층을 평탄화하는 방식은 기계 화학적 연마방식을 사용하는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  43. 제15항에 있어서, 상기 제4공정에서 상기 제1다결정 실리콘층을 이등방성 건식 식각하는 두께는 최소 0.1㎛인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  44. 제15항에 있어서, 상기 제4공정에서 상기 제1다결정 실리콘층을 이등방성 건식 식각하는 두께는 최대 0.3㎛인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  45. 제15항에 있어서, 상기 제4공정에서 상기 제1다결정 실리콘층을 이등방성 건식 식각하는 두께는 0.1~0.3㎛인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  46. 제15항에 있어서, 상기 제6공정에서 트랜치 기둥의 상부에 형성되는 제2다결정 실리콘층을 형성하기 위해 도핑하는 제2도전형의 불순물 농도가 1×1020/㎤ 이상인 것을 특징을 하는 바이폴라 트랜지스터 제조방법.
  47. 제15항에 있어서, 상기 제6공정에서 트랜지 기둥의 상부에 형성되는 제2다결정 실리콘층을 형성하기 위해 도핑되는 제2도전형의 불순물 농도가 1×1020/㎤ 이하인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  48. 제15항에 있어서, 상기 제6공정에서 트랜치 기둥의 상부에 형성되는 제2다결정 실리콘층을 형성하기 위해 도핑되는 제2도전형의 불순물 농도가 1×1020~1×1021/㎤ 인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  49. 제15항에 있어서, 상기 제6공정에서 트랜치 기둥의 상부에 형성되는 제2다결정 실리콘층의 두께가 최소 0.1㎛인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  50. 제15항에 있어서, 상기 제6공정에서 트랜치 기둥의 상부에 형성되는 제2다결정 실리콘층의 두께가 최대 0.3㎛인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  51. 제15항에 있어서, 상기 제6공정에서 트랜치 기둥의 상부에 형성되는 제2다결정 실리콘층의 두께가 0.1~0.3㎛인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  52. 제15항에 있어서, 상기 제7공정에서 증착되는 제3산화막의 두께는 최소 0.5㎛인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  53. 제15항에 있어서, 상기 제7공정에서 증착되는 제3산화막의 두께는 최대 1㎛인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  54. 제15항에 있어서, 상기 제7공정에서 증착되는 제3산화막의 두께는 0.5~1㎛인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  55. 제15항 내지 제55항중 어느 한 항에 있어서, 상기 제1도전형이 P형인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  56. 제15항 내지 제55항중 어느 한 항에 있어서, 상기 제2도전형이 N형인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
  57. 제15항 내지 제55항중 어느 한 항에 있어서, 상기 제1도전형이 N형인 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
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