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KR100211950B1 - 기둥형 바이폴라 트랜지스터 및 그의 제조방법 - Google Patents

기둥형 바이폴라 트랜지스터 및 그의 제조방법 Download PDF

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KR100211950B1
KR100211950B1 KR1019960063589A KR19960063589A KR100211950B1 KR 100211950 B1 KR100211950 B1 KR 100211950B1 KR 1019960063589 A KR1019960063589 A KR 1019960063589A KR 19960063589 A KR19960063589 A KR 19960063589A KR 100211950 B1 KR100211950 B1 KR 100211950B1
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KR
South Korea
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polysilicon
region
pillar
electrode
forming
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KR1019960063589A
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신희천
이진효
이규홍
Original Assignee
정선종
한국전자통신연구원
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Abstract

본 발명은 기둥형 바이폴라 트랜지스터 및 그의 제조방법에 관한 것으로, 트랜지스터의 콜렉터와 기판 사이의 커패시터를 최소화하기 위한 것이다.
이와 같은 본 발명은, 기둥형 바이폴라 트랜지스터에서 트랜치 내부에 폴리실리콘을 형성하고, 그 폴리실리콘으로부터 확산되어 제 1,2 기둥의 아래에 불순물 확산영역을 형성함과 아울러 제2기둥에 불순물이 확산된 싱크를 형성함에 그 특징이 있다. 따라서, 본 발명에서는 이러한 고농도 불순물이 트랜지스터 아래로 확산되는 것을 방지하기 위한 구조를 개시한다.

Description

기둥형 바이폴라 트랜지스터 및 그의 제조방법
본 발명은 기둥형 바이폴라 트랜지스터 및 그의 제조방법에 관한 것으로써, 특히 양방향의 동작 특성을 갖는 기둥형(Pillar) 바이폴라 트랜지스터의 면적을 최소화하기 위한 구조 및 그의 제조 방법에 관한 것이다.
최근, 바이폴라 트랜지스터는 동작 속도의 향상을 위해 높은 차단 주파수, 낮은 기생 캐패시턴스, 낮은 기생 저항 및 작은 면적이 요구되고 있다.
제1도는 종래 기술에 따른 바이폴라 트랜지스터의 단면도이다.
제1도에 도시된 바와 같이 P형의 반도체기판(1) 위에 N'형의 매립 영역(2), N형의 콜렉터 영역(3)이 적층되고, 소자 분리용 절연막(5)의 내부에 상기 N+형의 매립 영역(3)의 상부에 상기 N+형의 싱크영역(4)과 절연막(6)으로 이격된 P형의 베이스 영역(7) 및 그 P형의 베이스 영역(7)의 일측부 내에 N형의 에미터 영역(8)의 형성되며, 그 위의 전면에 절연막(10)이 형성되고, 그 절연막(10)을 관통해서 상기 싱크영역(4), 베이스영역(7) 및 에미터 영역(7)에 각각 콘택된 금속전극(9)이 형성된 구조이다.
상기에서 절연막(5)은 상기 반도체 기판(1)의 소정깊이까지 형성된 트렌치를 채워 형성되어 소자를 분리하므로 소자의 크기를 감소시킬 뿐만 아니라 반도체 기판(1)과 매립영역(2)의 접촉면적을 감소하여 기생 접합 캐패시턴스를 감소시킬 수 있다.
그러나, 상술한 바이폴라 트랜지스터는 베이스 영역이 고농도의 에미터 영역과 넓게 접합되어 있기 때문에 접합 커패시턴스의 증가로 소비 전력이 큰 문제점이 있었다.
제2도는 종래의 벽면 베이스 접촉법에 의해 제작된 바이폴라 트랜지스터의 단면도로, 미국 특허 출원 제 443554호에 개시되어 있다.
제2도를 참조하면, 참조 번호 13은 N형의 콜렉터 영역을 참조번호 17은 P형의 베이스 영역을, 참조 반호 18은 N+형의 에미터영역을 나타낸다.
상기 영역들(13)(17)(18)은 P형의 반도체 기판(11)의 에칭에 의해 형성된 원통형의 기둥(100)에 제공되는 것으로 소자의 활성영역이 된다.
참조번호 12는 반도체기판(11)에 형성된 N+형의 매립 영역을 나타내며, 참조 번호 15는 반도체 기판(11)에 형성된 다른 원통형의 기둥(101)에 제공되는 N+형의 싱크가 된다.
상기 식각된 반도체기판(11)의 상부에 기둥들(100)(101)의 소정 높이 까지 절연막(16)이 채워져 있으며, 상기 절연막(16)의 상부에 베이스전극(17)의 측면과 접촉되는 폴리실리콘 베이스전극(14)이 형성된다.
또한 참조 번호 98 및 99는 절연막이며, 참조 번호 20는 에미터 영역(18), 폴리베이스실리콘 베이스전극(14) 및 싱크(15)와 전기적으로 연결되어 각각 에미터전극, 베이스전극 및 콜렉터전극으로 이용되는 전극을 나타낸다.
상기 바이폴라 트랜지스터는 에미터 영역(18) 및 콜렉터영역(13)이 베이스 영역(17)과 좁은 면적으로 접합하므로 기생커패시턴스가 감소될 뿐만 아니라 역방향 전류이득이 증가하므로 역방향 동작 특성도 향상된다.
상기에서 바이폴라 트랜지스터가 역방향 동작할 때 순방향 동작시의 에미터영역(18)은 콜렉터영역이, 콜렉터영역(13)은 에미터영역이 된다.
그러나, 상술한 종래의 바이폴라 트랜지스터는 폴리실리콘 베이스전극 두께만큼 베이스영역이 접촉되어 접촉면이 넓으므로 베이스의 외성영역(Extrinsic Base)이 증가되어 트랜지스터의 동작 특성이 저하되며, 에미터 영역 및 콜렉터영역과 폴리실리콘 베이스전극 사이의 기생커패시터에 의해 소비 전력이 증가되는 문제점이 있었다.
또한, 에미터 영역과 베이스 영역이 고농도로 접합되므로 역방향동작시 전류이득이 증가되는 것이 한계가 있는 문제점이 있었다.
그리고, 에미터 영역이 직경이 작은 기둥의 상부에 형성되어 작은 면적을 가지므로 상부에 에미터전극을 형성하기 어려운 문제점이 있었다.
제3도는 종래의 기둥형 바이폴라 트랜지스터의 단면도로, 1994년 특허출원 제 35161호에 개시되어 있다.
종래의 기둥형 바이폴라 트랜지스터는 소자 영역을 한정하는 소정 깊이의 트렌치와 이 트렌치 내에 제1 및 제2기둥(41)(42)를 갖는 제1도전형의 반도체기판(21); 상기 반도체기판(21) 트렌치 내의 제1기둥(41) 하단 주변과 제2기둥(42)의 전 영역에 형성된 고농도의 제2도전형의 에미터영역(28); 상기 제1기둥(41)의 상부에 형성된 고농도의 제2도전형의 에미터영역(28); 상기 제1기둥(41)의 상기 불순물 확산과 에미터 영역(28)의 중간 부분에 형성된 제1도전형의 베이스영역(27); 상기 제2기둥(42)에 형성된 상기 불순물 확산 영역인 고농도의 제2도전형의 싱크(39); 상기 트렌치 내에 기둥보다 소정의 깊이만큼 낮게 매립된 제1도전형의 폴리실리콘 베이스전극(24); 상기 폴리실리콘 베이스전극(24)과 상기 반도체기판(21)을 전기적으로 격리시키기 위해 상기 트렌치 내에 형성된 제1절연 산화막(34); 상기 베이스영역(27)과 폴리실리콘 베이스전극(24) 사이를 부분적으로 연결하도록 형성된 제1도전형의 베이스 접속부(25); 상기 에미터영역(28)과 자기정렬 방법에 의해 형성된 고농도의 제2도전형의 폴리실리콘 에미터 전극(26); 상기 폴리실리콘 에미터전극(26)과 폴리실리콘 베이스전극(24)이 전기적으로 연결되는 것을 방지하는 제2절연산화막(36); 상기 폴리실리콘 에미터전극(26); 폴리실리콘 베이스전극(24) 및 싱크(39)의 상부에 형성된 에미터금속전극, 베이스금속전극 및 콜렉터 금속 전극 29를 구비하고 있다.
종래의 기둥형 바이폴라 트랜지스터의 제조방법은 제1도전형의 실리콘기판(21)에 소자영역을 한정하여 제1 및 제2 기둥(41)(42)이 형성되도록 트렌치 에칭하는 공정; 상기 제1기둥(41) 하단의 주변영역과 제2기둥(42)에 고농도의 제2도전형의 불순물확산영역(23)과 싱크(39)를 형성하는 공정; 상기 반도체 기판(21)의 전면에 제1절연산화막(34)과 제1도전형의 폴리실리콘(24)을 증착한 후 상기 폴리실리콘(24)을 CMP공정으로 상기 반도체기판(21)의 에칭되지 않은 부분에 증착된 상기 제1절연산화막(34)이 노출되도록 제거하여 상기 트렌치 내부에 매립하는 공정; 상기 폴리실리콘층(24)을 트렌치 내부의 소정 깊이가 되도록 에칭하여 폴리실리콘 베이스전극(24)을 한정하는 공정; 상기 노출된 제1기둥(41) 주위의 제 1절연산화막(34)을 소정 깊이로 에칭하고, 이 에칭된 부분에 제1도전형의폴리실리콘을 채워서 베이스 접속부(25)를 형성하는 공정; 상기 반도체기판(21)의 전면에 제2절연산화막(36)과 폴리실리콘을 증착하고 상기 제2절연산화막(36)을 연마중지막으로 이용하여 상기 폴리실리콘을 제거하는 CMP공정; 상기 제1기둥 상부의 제2산화막(36)을 선택적으로 제거하여 제1기둥(41)의 표면을 노출시키는 공정; 상기 노출된 제1기둥(41)에 제1도전형의 불순물과 제2도전형의 불순물을 순차적으로 이온주입하고 열처리하여 상기 베이스 접속부(25)와 연결되는 제1도전형의 베이스영역(27)과 제2도전형의 에미터영역(28)을 형성하는 공정; 상기 에미터영역(28)의 상부에 이 에미터영역(28)의 표면적보다 넓은 표면적을 갖고 자기정렬된 제2도전형의 폴리실리콘 에미터전극(26)을 형성하는 공정 및 상기 제2절연산화막(26)과 폴리실리콘 에미터전극(26)의 상부에 보호막(37)을 형성한 후 상기 폴리실리콘 베이스전극(24), 폴리실리콘 에미터전극(26) 및 싱크(39)가 노출되도록 구멍을 형성하고 전극(29)을 형성하는 공정을 구비한다.
이와같은 종래 기술에 의한 기둥형 바이폴라 트랜지스터는, 에미터영역(28) 및 콜렉터 영역이 베이스영역(27)과 좁은 면적으로 접합하므로 기생커패시턴스가 감소될 뿐만 아니라 역방향 전류이득이 증가하므로 역방향 동작 특성도 향상된다.
상기에서 바이폴라 트랜지스터가 역방향 동작할 때, 순방향 동작시의 에미터영역(28)은 콜렉터영역이, 콜렉터영역은 에미터영역이 된다.
그러나, 반도체 기판(21)에 불순물 매립영역(23)을 형성할 때, N+불순물을 주입하기 위한 산화막을 노출할 때 마스크 정렬의 오차에 따라 산화막 노출영역이 변화하고, 노출된 산화막 사이로 불순물을 주입한 후 불순물 확산시 불순물 영역이 트랜지스터 아래로 확산되어 트랜지스터의 콜렉터 영역이 크게 되어 콜렉터와 기판 사이의 접합 커패시터가 커지는 단점이 있다.
본 발명에서는 종래의 기둥형 바이폴라 트랜지스터를 제조할 때 고농도 불순물이 트랜지스터 아래면으로 확산되므로서 콜렉터와 기판 사이의 커패시터가 증가하고 속도를 감소 시키는 요인이 되므로, 본 발명에서는 이러한 고농도 불순물이 트랜지스터 아래로 확산되는 것을 방지하기 위한 구조를 제안한다.
따라서, 본 발명은 마스크 정렬에 영향을 받지 않으면서 트랜지스터 면적 내에서 불순물 매립영역을 형성할 수 있게 되어 트랜지스터 콜렉터와 기판사이의 커패시터를 최소화 하는데 특징이 있다.
본 발명에서는 상기한 종래의 기둥형 바이폴라 트랜지스터의 구조와 유사하나 불순물 확산영역 형성이 차이가 있다.
종래 기술에서는 제1기둥 하단의 주변영역과 제2기둥에 고농도의 제2도전형의 불순물확산영역과 싱크를 형성하는 반면, 본 발명에서는 트렌치 내부에 폴리실리콘 형성; 폴리실리콘으로부터 확산되어 제1 및 제2기둥아래에 형성된 제2도전형의 불순물확산영역과 제2기둥에 고농도의 제2도전형의 불순물확산영역을 형성한 것이 종래 기술과의 차이점이다.
또한, 본 발명에서는 상기한 종래의 기둥형 바이폴라 트랜지스터의 제조방법이 유사하나 불순물 확산 방법이 차이가 있다. 종래 기술에서는 제1기둥 하단의 주변영역과 제2기둥에 고농도의 제2도전형의 불순물확산영역과 싱크를 형성하는 공정인 반면, 본 발명에서는 트랜치 내부에 폴리실리콘 형성하는 공정; 폴리실리콘으로부터 확산되어 제1 및 제2 기둥 아래에 형성된 제2도전형의 불순물확산영역과 제2기둥에 고농도의 제2도전형의 불순물 확산영역을 형성하는 공정이 종래 기술과 차이점이다.
제1도는 종래의 기술에 따른 바이폴라 트랜지스터의 단면도.
제2도는 종래의 벽면 베이스 접촉법에 의해 제작된 바이폴라 트랜지스터의 단면도.
제3도는 종래의 기둥형 바이폴라 트랜지스터의 단면도.
제4도는 본 발명에 따른 면적을 최소화한 기둥형 바이폴라 트랜지스터의 단면도.
제5(a)도제5(m)도는 제4도의 트랜지스터를 제작하기 위한 제조 공정도.
제4도는 본 발명의 실시예에 따른 기둥형 바이폴라 트랜지스터의 단면도이다.
상기 바이폴라 트랜지스터는 P형의 반도체 기판(121)의 소정 부분에 소자 영역을 한정하는 트렌치(122)와 이 트렌치(122) 내부에 제1 및 제2기둥(141)(142)을 구비한다.
상기 제1 및 제2기둥(141)(142)은 직경이 0.32㎛, 높이가 0.72.4㎛정도로 크기를 가지며, 트랜치 내부에 인(P) 또는 비소(As) 등의 N형 불순물이 고농도로 도핑된 폴리실리콘으로부터 확산되어 제1 및 제2기둥(141)(142) 하부에 형성된 N형 불순물이 11020 11021/㎤정도의 고농도로 불순물 확산 영역(123)이 형성된다.
상기 제1기둥(141)의 상부에는 상기 N형 불순물이 11020 11021/㎤정도의 고농도로 도핑된 N+형의 에미터 영역(126)이 형성되며, 붕소(B) 등의 P형 불순물이 51016 11019/㎤정도로 도핑된 P형의 베이스영역(127)이 상기 불순물 확산 영역(123)과 에미터 영역(126)의 중간에 형성된다.
그러므로, 소자의 활성영역은 제1기둥(141)에 한정된다.
그리고, 제2기둥(142)의 전체에는 상기 불순물 확산영역(123)과 전기적으로 연결되는 상기 N형 불순물이 11020 11021㎤정도로 도핑된 N+형의 싱크(139)가 형성된다.
그리고, 상기 틀렌치(122)는 소정 높이 까지 내부를 채우도록 제1절연산화막(134)과 P형의 폴리실리콘 베이스전극(124)이 형성된다.
상기에서, 폴리실리콘 베이스전극(124)은 상기 P형 불순물이 51018 51020㎤정도로 도핑되며 상부 표면이 상기 베이스영역(127)의 상부 보다 낮게 된다.
상기 제1절연산화막(124)은 15002500정도의 두께를 가지며, 상부가 트렌치(122) 및 제2기둥(142)의 측면에서 폴리실리콘 베이스전극표면과 일치되며, 제1기둥(141)의 측면에서 상기 폴리실리콘 베이스전극(124)보다 소정차이 만큼 낮게 형성된다.
상기 베이스영역(127)과 폴리실리콘 베이스전극(124) 사이에 상기 P형 베이스 접속부(125)가 형성된다.
상기 베이스 접속부(125)는 베이스 영역(127)과 폴리실리콘 베이스 전극(124)를 전기적으로 연결하는 것으로 상부가 베이스 영역(127)의 상부보다 낮게 형성된다.
그러므로, 폴리실리콘 베이스전극(124)은 제1절연산화막(134)에 의해 불순물확산영역(125) 및 싱크(15)와 전기적으로 절연될 뿐만 아니라 오직 베이스 접속부(125)에 의해서 베이스영역(127)과 전기적으로 연결된다.
상기 에미터영역(126)의 상부에 상기 N형 불순물이 11020 11021㎤정도로 도핑된 20004000정도의 두께를 갖는 N형의 폴리실리콘 에미터전극(128)이 자기 정렬되어 형성된다.
그리고 폴리실리콘 에미터전극(128), 폴리베이스실리콘 베이스전극(124) 및 싱크(139)의 상부에 에미터전극, 베이스전극 및 콜렉터전극으로 이용되는 금속 전극(129)이 형성된다.
상기 제4도에서 참조 번호 136 및 137은 제2 및 제3절연산화막으로, 특히, 제2절연산화막(136)은 폴리실리콘 에미터전극(128)과 폴리실리콘 베이스전극(124)이 전기적으로 연결되는 것을 방지한다.
상술한 바이폴라 트랜지스터는 활성 영역을 제1기둥(141)으로 한정하므로 에미터영역(126) 및 콜렉터영역으로 이용되는 불순물확산영역(123)과 베이스영역(127)의 접합면(Junction)을 작게 한다.
그러므로 에미터 및 콜렉터와 베이스 사이의 기생 접합 커패시턴스를 감소시킬 수 있다.
베이스 접속부(125)에 의해 베이스 영역(127)과 폴리실리콘 베이스전극(124)를 일부를 연결하므로 접촉 면적을 감소하여 베이스의 외성영역(Extrinsic Base)이 증가되는 것을 방지하여 트랜지스터의 동작 특성을 향상시킬 수 있으며, 또한 트랜지스터의 역방향동작시 콜렉터 영역으로 사용되는 고농도의 에미터영역(126)이 베이스 영역(127)과 고농도에서 접합을 이루지 않고, 에미터 및 콜렉터영역과 베이스영역 접합면적이 같아서 역방향 동작시와 유사한 전류이득을 얻을 수 있다.
또한, 상술한 바이폴라 트랜지스터는 소자 영역을 한정하는 트렌치의 내부에 제1기둥과 제2기둥이 각기 하나씩 형성된 것으로 설명하였으나, 제1기둥이 다수 개가 형성되고 불순물 확산 영역이 공통으로 사용될 수도 있다.
제5(a)도 내지 제5(m)도은 본 발명에 따른 기둥형 바이폴라 트랜지스터의 제조공정도이다.
제5(a)도를 참조하면 P형 실리콘의 반도체기판(121) 상에 화학기상증착(Chemical Vapor Deposition: 이하 CVD라 칭함) 방법에 의해 40006000정도의 두께의 산화막(132)을 형성한 후 통상의 포토 공정에 의해 반도체기판(121)의 소정 부분을 노출시키도록 산화막(132)을 제거한다.
그리고 산화막(132)을 에칭 마스크로 이용하여 상기 반도체기판(121)의 노출된 부분을 반응성이온에칭(Reactive Ion Etching: RIE라 칭함) 방법 등의 건식 에칭 방법으로 이방성 에칭하여 0.72.0정도 깊이의 트렌치(122)를 형성한다.
제5(b)도를 참조하면 상술한 구조의 반도체기판(121)상에 열 산화 방법에 의해 15005000정도의 두께의 산화막(133)을 형성한다. 이때 상기 산화막(133)은 산화막(132)의 상부에도 형성된다.
상기에서 트렌치(122) 형성시, 트렌치(122) 내부의 소정 부분이 제거되지 않도록 하여 각기 0.32um 정도의 직경을 갖는 제1 및 제2기둥(141)(142)를 형성한다.
상기 제1 및 제2기둥(141)(142)의 한 쌍은 단위 소자에 해당하는 것으로 트렌치(122) 내에 단일 소자 단위, 또는 다수 개의 소자가 형성될 수 있도록 한 쌍, 또는 다수 쌍을 형성할 수 있다.
제5(b)도를 참조하면 상기 산화막(133) 위에 폴리실리콘을 CVD로 증착시키고 기계화학적연마(Chemical Mechanical Polishing: 이하 CMP라 칭함)로 평탄화 한 후 RIE 방법 등의 건식에칭방법으로 폴리실리콘을 소정의 높이까지 에칭한다. 제2기둥(142)상부에 포토마스크(도시되지 않음)을 형성한 후 RIE 방법으로 노출된 산화막(133)을 제거한다.
이때, 상기 포토마스크가 형성되지 않은 부분 및 제2기둥(142)의 측면에 형성된 산화막(133)은 제거되지 않는다.
그리고 상기 포토마스크를 제거한 후 상기 제거되지 않은 산화막(133)을 확산마스크로 이용하여 인(P) 또는 비소(As) 등의 N형 불순물을 11020 11021/㎤정도의 고농도로 폴리실리콘 및 산화막이 제거된 제2기둥(142) 상부를 도핑한다.
제5(c)도를 참조하면, 제1 및 제2 기둥의 밖의 트랜치 영역에 포토마스크를 형성한 후 습식식각의 방법으로 제1 및 제2기둥의 상부 및 측면의 산화막을 제거한다.
제5(d)도를 참조하면, RIE를 이용하여 기판 상단의 산화막(133)을 제거하고, 폴리실리콘을 CVD 방법으로 기판에 증착시킨 후, 확산 공정을 이용하여 폴리실리콘(123)에 도핑된 고농도 N+불순물이 제1 및 제2기둥(141)(142) 아래에 확산되어 불순물 확산층이 형성되고 또한 N+불순물이 제2기둥에 확산되어 싱크(139)가 형성된다.
그리고 반도체 기판(121)의 전면에 CVD 방법에 의해 15002500정도의 두께를 갖는 제1절연산화막(134)를 형성한다.
제5(e)도를 참조하면, 제1절연산화막(134)의 상부에 CVD방법에 의해 붕소등의 P형 불순물이 51018 51020/㎤정도로 도핑된 폴리실리콘층(124)을 1.52.5um 정도의 두께로 형성한다.
제5(f)도를 참조하면, 상기 폴리실리콘층(124')을 트렌치(122) 내부에 매립된 것만남겨 상기 제1절연산화막(134)이 노출되도록 하여 평탄화한다. 이때, 상기 제1절연산화막(134)을 연마중지막(stopper)으로 이용한다.
제5(g)도를 참조하면, 상기 매립된 폴리실리콘층(124')을 RIE방법에 의하여 3000∼5000에칭한 후, 제1절연산화막(134)을 상기 제1 및 제2기둥(141)(142)이 표면 손상되지 않고 노출되도록 제1절연산화막(134)의 두께 정도 에칭한다.
그리고 제1기둥(141)의 주위를 제외한 나머지 부분의 반도체기판(121)상부에 포토마스크(도시되지 않음)을 형성한다.
그리고, 상기 포토 마스크를 에칭 마스크로 이용하여 제1절연산화막(134)의 노출된 부분을 선택적으로 10003000정도 습식 에칭하여 제1기둥(141) 측면의 노출 부분을 증가시킨다.
상기에서, 폴리실리콘층(124') 중 연마되지 않고 남아 있는 것은 폴리실리콘 베이스전극(124)이 된다.
제5(f)도를 참조하면, 상기 제1기둥(141)과 폴리실리콘 베이스전극(124)사이의 제1절연산화막(134)의 상부에 상기 P형 불순물이 11018 51020/㎤정도로 도핑된 P형의 베이스 접속부(125)를 형성한다.
상기에서 베이스 접속부(125)는 폴리실리콘을 도포한 후 상부 표면이 폴리실리콘 베이스전극(124)의 상부표면과 일치되도록 에칭하여 형성된다.
제5(i)도를 참조하면, 상술한 구조의 전 표면에 CVD 방법에 의해 15002500정도의 두께를 갖는 제2절연산화막(136)을 형성한다.
상기 제2절연산화막(136)은 제1절연산화막(134)과 연결되게 형성된다.
제5(j)도를 참조하면, 상기 제2절연산화막(136)의 전면에 CVD방법에 의해 폴리실리콘(135)을 증착한 후, 상기 폴리실리콘(135)을 제2절연산화막(135)을 연마중지막으로 이용한 CMP방법으로 연마하여 평탄화시킨다.
제5(k)도를 참조하면, 제1기둥(141)상부의 제2절연산화막(136)을 제외한 나머지 부분에 포토마스크(도시되지 않음)을 형성한 후 상기 제2절연산화막(136)의 노출된 부분을 선택적 에칭방법에 의해 상기 제1기둥(141)의 상부가 노출되도록 제거한다.
그리고 상기 포토마스크를 제거한 후, 제1기둥(141)에 P형 불순물을 순차적으로 이온 주입하고 열처리하여 p형 불순물이 51016 51018/㎤정도로 도핑된 P형의 베이스 영역(127)과 N형불순물이 11020 11021/㎤정도의 고농도로 도핑된 N+형의 에미터영역(126)을 형성한다.
상기에서 베이스영역(127)을 불순물확산영역(123)과 에미터영역(126)의 중간에 형성시켜 고농도에서 접합이 이루어지지 않도록 한다.
제5(l)도를 참조하면, 상술한 구조의 전 표면에 N형의 불순물이 11020 11021/㎤정도로 도핑된 20004000정도의 두께를 갖는 폴리실리콘을 에미터영역(126)과 접촉되도록 증착한다.
그 다음 상기 폴리실리콘을 패터닝하여 에미터영역(126)보다 넓은 면적을 갖는 자기정렬된 폴리실리콘 에미터전극(128)을 형성한다.
제5(m)도를 참조하면, 상기 제2절연산화막(134) 및 폴리실리콘 에미터전극(128)의 상부에 50007000정도의 두께를 갖는 산화막(137)을 증착한다.
그리고 폴리실리콘 베이스전극(124), 폴리실리콘 에미터전극(128), 및 싱크영역(139)의 상부를 노출시킨 후 베이스전극, 에미터전극 및 콜렉터전극으로 이용되는 금속 전극(129)를 형성한다.
상기에서, 폴리실리콘 에미터전극(128)의 표면적이 넓으므로 금속 전극(129)과의 접촉 구멍을 형성하기 용이하다.
본 발명은 종래의 기둥형 바이폴라 구조에 비해 마스크 정렬에 영향을 받지 않고 일정한 불순물 확산영역이 형성되고, 또한 트랜지스터 아래에 확산되는 불순물 영역을 막을 수 있어 트랜지스터 속도를 빠르게 하는 효과가 있다.

Claims (5)

  1. 제1도전형의 반도체기판(21)과, 그 반도체기판내에서 소자 영역을 한정하는 트렌치(122)와, 그 트렌치(122) 내부에 형성된 제1 및 제2기둥(141)(142)과, 상기 트랜치 내부에 제2도전형 불순물이 고농도로 도핑된 폴리실리콘이 형성되고 그 폴리실리콘으로부터 확산되어 상기 제1 및 제2기둥(141)(142) 하부에 형성된 불순물 확산 영역(123)과, 상기 제1기둥(141)의 상부에는 상기 제2도전형의 불순물이 고농도로 도핑된 제2도전형의 에미터 영역(126)과, 상기 불순물 확산 영역(123)과 에미터 영역(126)의 중간에 형성되는 제1도전형의 베이스영역(127)과, 상기 제2기둥(142)의 전체에 상기 불순물 확산영역(123)과 전기적으로 연결되는 상기 제2도전형 불순물이 도핑된 제2도전형의 싱크(139)와, 상기 트렌치(122) 내부를 소정 높이까지 채우는 제1절연 산화막(134)을 형성하여 그 위에 형성된 제1도전형의 폴리실리콘 베이스전극(124)와, 상기 베이스영역(127)과 폴리실리콘 베이스전극(124)을 서로 연결하는 제1도전형의 베이스 접속부(125)와, 상기 에미터영역(126)의 상부에 자기정렬 방법에 의해 형성된 제2도전형의 폴리실리콘 에미터전극(128)과, 상기 폴리실리콘 에미터전극(128), 폴리실리콘 베이스전극(124) 및 싱크(139)의 상부에 콘택되어 에미터전극, 베이스 전극 및 콜렉터전극으로 이용되는 금속 전극(129)로 구성되는 것을 특징으로 하는 기둥형 바이폴라 트랜지스터.
  2. 제1항에 있어서, 상기 소자 영역을 한정하는 트렌치의 내부에 제1기둥(141)이 다수 개가 형성되고 불순물 확산 영역(123)이 공통으로 사용되도록 구성된 것을 특징으로 하는 기둥형 바이폴라 트랜지스터.
  3. P형 실리콘의 반도체기판(121)상에 트렌치(122)를 형성함과 아울러 트렌치(122) 내측의 소정부분이 제거되지 않도록 하여 제1 및 제2 기둥(141)(142)이 형성하는 공정과, 상기 트렌치(122)의 내부에 소정 두께의 폴리실리콘을 형성하는 공정과, 그 폴리실리콘 및 상기 제2기둥 (142) 상부에 불순물을 고농도로 도핑시키고 확산공정에 의해 제1 및 제2기둥(141,142) 아래에 불순물 확산층을 형성함과 아울러 제2기둥에 싱크(139)를 형성하는 공정과, 상기 트렌치(122)의 내부에 산화막을 형성하여 그 상부에 베이스 전극(124)을 형성하는 공정과, 상기 제1기둥(141)과 폴리실리콘 베이스전극(124) 사이에 베이스 접속부(125)을 형성하는 공정과, 제1기둥(141)에 불순물을 순차적으로 이온 주입하고 열처리하여 불순물이 도핑된 베이스영역(127)과 에미터영역(126)을 형성하는 공정과, 상기 제1기둥의 상부에 폴리실리콘을 증착후 패터닝하여 에미터영역(126)보다 넓은 면적을 갖는 자기정렬된 폴리실리콘 에미터전극(128)을 형성하는 공정과, 상기 폴리실리콘 베이스전극(124), 폴리실리콘 에미터전극(128) 및 싱크 영역(139)의 상부를 노출시키 후 베이스전극, 에미터전극, 및 콜렉터전극으로 이용되는 금속전극(129)을 형성하는 공정을 수행하도록 이루어진 것을 특징으로 하는 기둥형 바이폴라 트랜지스터 제조방법.
  4. 제3항에 있어서, 기둥형 바이폴라 소자의 불순물 확산층 형성시 트랜치 안의 산화막위에 폴리실리콘을 증착시켜 불순물을 주입하고, 기둥 벽면에 있는 산화막을 제거한 후 다시 폴리실리콘을 증착하고, 상기 불순물이 포함된 폴리실리콘을 확산시켜 고농도의 제2도전형 불순물 확산 영역을 형성하는 것을 특징으로 하는 기둥형 바이폴라 트랜지스터.
  5. 제3항에 있어서, 상기 트렌치 및 제1, 제2기둥 형성후, 상부 전면에 산화막(133)을 형성하는 단계와,트렌치 내부에 폴리실리콘을 증착하고 평탄화 및 에칭하여 소정높이로 형성하는 단계와, 제2기둥의 상부에 있는 산화막을 제거하고 N형의 불순물을 제2기둥과 및 상기 트렌치 내부의 폴리실리콘에 도핑시키는 단계와, 상기 제1, 제2기둥의 상부 및 측면 산화막을 제거하는 단계와, 기판 전면에 폴리실리콘을 증착후 확산공정으로 제1기둥 및 제2기둥의 하부에 불순물이 확산된 영역을 형성함과 아울러 제2기둥에 불순물이 확산된 싱크를 형성하는 단계와, 기판의 전면에 CVD 방법에 의해 소정두께의 절연 산호막을 형성하는 단계를 수행하도록 이루어진 것을 특징으로 하는 기둥형 바이폴라 트랜지스터.
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