KR100448090B1 - 반도체 소자 제조방법 - Google Patents

Abstract

정션 커패시턴스를 감소시켜 주기 위한 반도체 소자 제조방법이 개시된다. 필드 산화막에 의해 액티브영역이 정의된 반도체 기판 상으로, 필드 이온주입을 실시하여 상기 기판 내에 웰을 형성하고, 상기 기판 상의 소정 부분에 슈도 게이트 전극을 형성한 다음, 상기 슈도 게이트 전극의 좌.우측 기판 내부에 소오스/드레인을 형성하고, 상기 슈도 게이트 전극 사이 사이의 공간에 해당되는 상기 기판 전면에 층간 절연막을 형성한다. 상기 슈도 게이트 전극을 식각하여 상기 층간 절연막 내에 음각 게이트 패턴을 형성하고, 문턱 전압(Vt) 조절용 이온주입을 실시한 뒤, 상기 음각 게이트 패턴 내부에 게이트 전극을 형성해 준다. 그 결과, Vt 이온주입시, 모스 트랜지스터의 채널 형성부에만 선택적으로 불순물을 자기 정렬(self-align) 방식으로 이온주입할 수 있게 되므로, 소오스/드레인과 웰이 접합되는 부분에서 정션 커패시턴스가 증가되는 것을 방지할 수 있게 되어, 고성능의 반도체 소자를 구현할 수 있게 된다.

Description

반도체 소자 제조방법

본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는 모스 트랜지스터의 정션 커패시턴스(junction capacitance)를 감소시켜 고성능(high performance)의 반도체 소자를 구현할 수 있도록 한 반도체 소자 제조방법에 관한 것이다.

일반적으로, 고성능의 반도체 소자를 구현하기 위해서는 소자 제조시 정션 커패시턴스를 줄여 주어야만 한다. 이는, 정션 커패시턴스가 증가할 경우 RC 딜레이가 증가하게 되어 반도체 소자의 반응 속도가 느려지게 되므로, 고성능의 소자를 구현할 수 없기 때문이다.

정션 커패시턴스는 P형과 N형 반도체의 접합부에서 다수 캐리어(carrier)의 포텐셜 차이로 인해 양방향으로의 캐리어 확산이 발생하게 되고, 그 결과 생기게 되는 공핍영역(depletion area)에 발생되는 것으로, 모스 트랜지스터의 경우에는 소오스/드레인과 웰 간(혹은 소오스/드레인과 기판 간)의 접합부에서 발생되고 있다.

정션 커패시턴스를 감소시켜 주기 위한 방법은 아래의 식(1)에서 알 수 있듯이 크게 다음의 두가지로 나누어진다.

C =εA/d -------------------(1)

(여기서, C는 커패시턴스를 나타내고, ε는 유전 상수를, A는 단면적을, d는 전극간의 거리(예컨대, 공핍 영역의 폭에 해당)를 나타낸다)

즉, ① 커패시터 자체의 단면적을 줄여주는 방법, ② 전극간의 거리를 늘려 주는 방법을 들 수 있다.

이중, 첫번째 방법은 커패시터의 단면적과 직접적으로 관련되는 액티브 영역의 폭이나 금속 콘택의 사이즈 그리고 금속막간의 오버랩(over lap) 정도가 회로 설계시 전류의 구동 능력과 디자인 룰에 의해 결정되는 관계로 인해, 그 사이즈 조정에 제한이 따라 적용이 어려운 상태이다.

반면, 두번째 방법은 모스 트랜지스터를 형성시 소오스/드레인과 웰이 접합되는 부분(혹은 소오스/드레인과 기판이 접합되는 부분)에서의 불순물 농도를 낮게 가져가 주는 방식으로 간단하게 전극간의 거리(공핍 영역의 폭)를 증가시켜 주어 정션 커패시턴스를 줄일 수 있게 되므로, 소자 제조시 널리 이용되고 있다. 이는, 정션 커패시턴스의 크기가 접합된 두 물질의 불순물 도핑 농도에 반비례하므로, 접합부의 농도가 높을수록 전극 간의 거리에 해당하는 공핍 영역의 폭이 감소하게 되어 정션 커패시턴스가 증가되기 때문이다.

도 1 내지 도 3에는 이러한 방법을 채택한 종래의 반도체 소자 제조방법을 도시한 공정수순도가 제시되어 있다. 이를 참조하여 그 제조방법은 구체적으로 살펴보면 다음과 같다.

제 1 단계로서, 반도체 기판(10) 상의 소자격리영역에 필드 산화막(12)을 형성하여 능동소자가 형성될 액티브 영역을 정의해 준 다음, 소자의 전기적인 특성을 조절하기 위한 이온주입 공정을 실시하여, 기판(10) 내에 임의의 도전형의 웰(14)을 형성한다. 이때의 이온주입 공정은 크게, 웰(14)을 형성하기 위한 필드 이온주입 공정과 Vt(threshold voltage) 조절용 이온주입 공정으로 구분되며, 상기 Vt 이온주입 공정은 각각의 이온주입 에너지를 달리하여 세 번(Vt1 ~ Vt3)에 걸쳐 진행된다.

제 2 단계로서, 산화 공정을 통해 기판(10) 상의 액티브 영역에 30 ~ 200Å 두께의 게이트 절연막(16)을 형성하고, 상기 절연막(16) 상의 소정 부분에 폴리실리콘 재질의 게이트 전극(18)을 형성한다.

제 3 단계로서, 게이트 전극(18)을 마스크로하여 기판(10) 상으로 저농도의 불순물을 이온주입하여 LDD(lightly doped drain) 영역(20)을 형성하고, 그 측벽에 질화막이나 산화막 재질의 측벽 스페이서(sidewall spacer)(22)를 형성한 다음, 다시 기판(10) 상으로 고농도의 불순물을 이온주입하여 게이트 전극(18) 좌.우측의 기판(10) 내부에 소오스/드레인(24)을 형성하므로써, LDD 구조를 갖는 모스 트랜지스터 제조를 완료한다.

그러나, 상기 공정을 통해 제조된 반도체 소자는 Vt1 ~ Vt3 이온주입 공정을 웰 이온주입과 동일한 마스크를 사용하여 진행하므로, Vt 이온주입이 꼭 필요한 트랜지스터의 채널 영역 이외에 소오스/드레인(24)과 웰(14)의 접합 부위에서도 이루어지게 되어, 이 부분의 웰 농도가 증가되는 문제가 발생하게 된다.

이와 같이, 소오스/드레인(24)과 웰(14) 접합부에서의 웰 농도가 증가하게 될 경우, 이 부분의 정션 커패시턴스가 증가하게 되어 반도체 소자의 성능이 저하되는 단점이 발생되므로, 이에 대한 개선책이 시급하게 요구되고 있다.

이에 본 발명의 목적은, 반도체 소자 제조시 슈도 게이트(pseudo gate)를 이용하여 모스 트랜지스터의 채널 형성부에만 선택적으로 불순물이 주입되도록 Vt 이온주입 공정을 실시해 주므로써, 소오스/드레인과 웰의 접합 부위에서 정션 커패시턴스가 증가하는 것을 방지할 수 있도록 한 반도체 소자 제조방법을 제공함에 그 목적이 있다.

도 1은 종래의 반도체 소자 구조를 도시한 단면도,

도 2 내지 도 5는 본 발명에 의한 반도체 제조방법을 도시한 공정수순도.

상기 목적을 달성하기 위하여 본 발명에서는, 필드 산화막에 의해 액티브영역이 정의된 반도체 기판 상으로, 필드 이온주입을 실시하여 상기 기판 내에 웰을 형성하는 공정과, 상기 기판 상의 소정 부분에 슈도 게이트 전극을 형성하는 공정과, 상기 슈도 게이트 전극의 좌.우측 기판 내부에 소오스/드레인을 형성하는 공정과, 상기 슈도 게이트 전극 사이 사이의 공간에 해당되는 상기 기판 전면에 층간 절연막을 형성하는 공정과, 상기 슈도 게이트 전극을 식각하여 상기 층간 절연막 내에 음각 게이트 패턴을 형성하는 공정과, 문턱 전압(Vt) 조절용 이온주입을 실시하는 공정 및, 상기 음각 게이트 패턴 내부에 게이트 전극을 형성하는 공정으로 이루어진 반도체 소자 제조방법이 제공된다.

상기 공정 결과, 별도의 마스크 공정 추가없이도 슈도 게이트를 이용하여 모스 트랜지스터의 채널 형성부에만 선택적으로 불순물을 자기 정렬(self-align) 방식으로 이온주입할 수 있게 되므로, 소오스/드레인과 웰이 접합되는 부분에서 웰의 불순물 도핑 농도가 증가되는 것을 막을 수 있게 된다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.

도 2 내지 도 5는 본 발명에 의한 반도체 소자 제조방법을 도시한 공정수순도를 나타낸 것으로, 이를 참조하여 그 제조방법을 구체적으로 살펴보면 다음과 같다.

제 1 단계로서, 도 2에 도시된 바와 같이 반도체 기판(100) 상에 질화막 재질의 버퍼층을 형성한 다음, 광식각 공정을 이용하여 소자격리영역으로 사용될 부분의 버퍼층을 제거해 주어 능동소자가 형성될 액티브영역에만 버퍼층을 남긴다. 열산화 공정(혹은 트렌치 식각 및 열산화 공정)을 통해 버퍼층이 제거된 부분에 소자간을 분리하는 필드 산화막(102)을 형성한 후 버퍼층을 제거하고, 소자의 전기적인 특성을 조절하기 위한 필드 이온주입 공정을 실시하여 기판(100) 내부에 임의의 도전형의 웰(104)을 형성한다.

이어, 산화 공정을 통해 기판(100) 상의 액티브 영역에 30 ~ 200Å 두께의 게이트 절연막(106)을 형성하고, 필드 산화막(102)을 포함한 게이트 절연막(106) 상에 소정 두께의 임의막을 형성한 다음, 게이트 전극 형성부를 한정하는 식각마스크를 이용하여 이를 선택식각하여 기판(100) 상의 소정 부분에 임의막 재질의 슈도 게이트 전극(108)을 형성한다. 이때, 임의막으로는 이후 형성될 층간 절연막(예컨대, PSG, BPSG, SiO₂등)에 대해 큰 식각 선택비를 갖는 막질이면 어느 것이나 적용 가능하며, 그 대표적인 예로는 SiN막을 들 수 있다.

그 다음, 상기 슈도 게이트 전극(108)을 마스크로하여 기판 상으로 저농도의 불순물을 이온주입하여 LDD 영역(110)을 형성하고, 그 측벽에 질화막이나 산화막 재질의 측벽 스페이서(112)를 형성한 다음, 다시 기판 상으로 고농도의 불순물을 이온주입하여 슈도 게이트 게이트 전극(108) 좌.우측의 기판(100) 내부에 소오스/드레인 영역(114)을 형성한다.

제 2 단계로서, 도 3에 도시된 바와 같이 슈도 게이트 전극(108)과 측벽 스페이서(112)를 포함한 기판(100) 전면에 층간 절연막(예컨대, PSG, BPSG, SiO₂)(116)을 형성하고, CMP 공정(또는 에치백 공정)을 이용하여 슈도 게이트 전극(108)의 상단부가 드러날때까지 이를 평탄화한다.

제 3 단계로서, 도 4에 도시된 바와 같이 상기 층간 절연막(116)과 큰 식각 선택비를 갖는 케미컬(예컨대, 인산)을 이용하여 층간 절연막(116) 사이 사이에 형성되어 있는 슈도 게이트 전극(108)을 습식식각하여 층간 절연막(116) 내에 음각 게이트 패턴(a)을 형성하고, Vt 조절용 이온주입 공정을 실시한다. 이때의 Vt 이온주입 공정은 각각의 이온주입 에너지를 달리하여 세 번(Vt1 ~ Vt3)에 걸쳐 진행된다. 그 결과, 기판(100) 내의 채널 형성부에만 선택적으로 불순물이 이온주입된다. 이는, Vt 이온주입시 층간 절연막(116)이 마스크의 역할을 하므로, 음각 게이트 패턴(a)을 통해 노출된 채널 형성부에만 선택적으로 불순물이 이온주입되기 때문에 가능한 것이다.

제 4 단계로서, 도 5에 도시된 바와 같이 음각 게이트 패턴(a)을 포함한 층간 절연막(116) 상에 도전성막(120)을 형성하고, CMP 공정(또는 에치백 공정)을 이용하여 층간 절연막(116)의 상부면이 노출될 때까지 이를 평탄화하여 도전성막 재질의 게이트 전극을 형성해 주므로써, 본 공정 진행을 완료한다. 이때, 상기 도전성막(120)으로는 일반적으로 이용되는 폴리실리콘외에 W, Al 합금, Cu 합금 등의 재질이 모두 적용가능한데, 폴리실리콘을 이용하여 게이트 전극을 형성하고자 할 경우에는 기 언급된 방식대로 공정을 진행하여도 무방하나, 기 언급된 다른 재질(예컨대, W이나 Al 합금, Cu 합금 등)을 이용하여 게이트 전극을 형성하고자 할 경우에는 막질 증착 특성을 향상시켜 주기 위하여, 도전성막(120) 증착전에 먼저 Ti/TiN 적층 구조의 장벽 금속막(118)을 형성해 준 다음, 그 위에 도전성막(120)을 형성하고, 장벽 금속막(118)의 상부면이 노출될 때까지 CMP 공정(또는 에치백 공정)을 이용하여 도전성막(120)을 평탄화해 주는 방식으로 공정을 진행해 주어야 한다.

그 결과, 모스 트랜지스터 제조시 채널 영역에만 선택적으로 Vt 이온주입이 이루어지게 되므로, 소오스/드레인(114) 부위에 추가적인 불순물의 농도 증가 현상이 없게 되어, 소오스/드레인(114)과 웰(104) 접합 부위에서 정션 커패시턴스가 증가되는 것을 막을 수 있게 된다.

이상에서 살펴본 바와 같이 본 발명에 의하면, 별도의 마스크 공정 추가없이도 슈도 게이트 전극에 의해 정의된 음각 게이트 패턴(a)을 이용하여 모스 트랜지스터의 채널 형성부에만 선택적으로 불순물을 이온주입할 수 있게 되므로, 소오스/드레인과 웰이 접합되는 부분에서 정션 커패시턴스가 증가되는 것을 방지할 수 있게 되어, 고성능의 반도체 소자를 구현할 수 있게 된다.

Claims (16)

1. 필드 산화막에 의해 액티브영역이 정의된 반도체 기판 상으로, 필드 이온주입을 실시하여 상기 기판 내에 웰을 형성하는 공정과,

   상기 기판 상의 소정 부분에 슈도 게이트 전극을 형성하는 공정과,

   상기 슈도 게이트 전극의 좌.우측 기판 내부에 소오스/드레인을 형성하는 공정과,

   상기 슈도 게이트 전극 사이 사이의 공간에 해당되는 상기 기판 전면에 층간 절연막을 형성하는 공정과,

   상기 슈도 게이트 전극을 식각하여 상기 층간 절연막 내에 음각 게이트 패턴을 형성하는 공정과,

   문턱 전압(Vt) 조절용 이온주입을 실시하는 공정 및,

   상기 음각 게이트 패턴 내부에 게이트 전극을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
2. 제 1항에 있어서, 상기 기판 상의 소정 부분에 슈도 게이트 전극을 형성하는 공정은, 상기 필드 산화막을 포함한 상기 기판 상에 임의막을 형성하는 공정과,

   상기 임의막 상의 소정 부분에 감광막 패턴을 형성하는 공정 및,

   상기 감광막 패턴을 마스크로 이용하여 상기 임의막을 선택식각하여 슈도 게이트 전극을 형성하고, 상기 감광막 패턴을 제거하는 공정으로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
3. 제 2항에 있어서, 상기 임의막은 상기 층간 절연막과 큰 식각 선택비를 갖는 막질로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
4. 제 3항에 있어서, 상기 임의막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
5. 제 1항에 있어서, 상기 층간 절연막은 PSG, BPSG, SiO₂중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
6. 제 1항에 있어서, 상기 슈도 게이트 전극 사이 사이의 공간에 해당되는 상기 기판 전면에 층간 절연막을 형성하는 공정은, 상기 슈도 게이트 전극를 포함한 상기 기판 전면에 층간 절연막을 형성하는 공정 및,

   상기 슈도 게이트 전극의 상단부가 노출될 때까지 상기 층간 절연막을 평탄화하는 공정으로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
7. 제 6항에 있어서, 상기 층간 절연막은 CMP 공정이나 에치백 공정에 의해 평탄화되는 것을 특징으로 하는 반도체 소자 제조방법.
8. 제 1항에 있어서, 상기 슈도 게이트 전극은 상기 층간 절연막과 큰 식각 선택비를 갖는 케미컬을 이용하여 습식식각하는 것을 특징으로 하는 반도체 소자 제조방법.
9. 제 8항에 있어서, 상기 케미컬로는 인산이 사용되는 것을 특징으로 하는 반도체 소자 제조방법.
10. 제 1항에 있어서, 상기 문턱 전압(Vt) 조절용 이온주입 공정은 각각의 이온주입 에너지를 달리하여 복수회 실시하는 것을 특징으로 하는 반도체 소자 제조방법.
11. 제 1항에 있어서, 상기 음각 게이트 패턴 내부에 게이트 전극을 형성하는 공정은, 상기 음각 게이트 패턴을 포함한 층간 절연막 상에 도전성막을 형성하는 공정 및,

    상기 층간 절연막의 상부면이 노출될 때 까지 상기 도전성막을 평탄화하여 게이트 전극을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
12. 제 11항에 있어서, 상기 도전성막은 CMP 공정이나 에치백 공정에 의해 평탄화되는 것을 특징으로 하는 반도체 소자 제조방법.
13. 제 11항에 있어서, 상기 도전성막은 폴리실리콘, W, Al 합금, Cu 합금 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
14. 제 11항에 있어서, 상기 도전성막이 W, Al 합금, Cu 합금 중 선택된 어느 하나로 형성될 경우, 상기 도전성막을 형성하는 공정 이전에 상기 음각 게이트 패턴을 포함한 층간 절연막 상에 장벽 금속막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
15. 제 14항에 있어서, 상기 장벽 금속막이 더 형성될 경우, 상기 도전성막은 상기 장벽 금속막의 상부면이 노출될 때까지 평탄화하는 것을 특징으로 하는 반도체 소자 제조방법.
16. 제 14항에 있어서, 상기 장벽 금속막은 Ti/TiN 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.

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