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KR100265566B1 - 칩 스택 패키지 - Google Patents

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KR100265566B1
KR100265566B1 KR1019980016880A KR19980016880A KR100265566B1 KR 100265566 B1 KR100265566 B1 KR 100265566B1 KR 1019980016880 A KR1019980016880 A KR 1019980016880A KR 19980016880 A KR19980016880 A KR 19980016880A KR 100265566 B1 KR100265566 B1 KR 100265566B1
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chip
lead
circuit chips
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박성범
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김영환
현대전자산업주식회사
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Abstract

본 발명은 집적 회로 칩과 외부와의 전기적인 연결 경로가 짧고, 집적 회로 칩들사이의 연결 길이가 짧은 칩 스택 패키지에 관한 것이다. 본 발명의 칩 스택 패키지는 회로 패턴이 형성된 활성 영역을 가지며, 서로 대향한 양 측면에 상기 활성 영역과 전기적으로 도통하는 홈이 각각 형성되어 있고, 또한 서로 스택되어 있는 다수의 집적 회로 칩들과; 상기 집적 회로 칩들의 홈에 삽입되어, 상기 집적 회로 칩들을 전기적으로 연결하고 상기 집적 회로 칩들을 외부와 전기적으로 연결하는 리이드와; 상기 집적 회로 칩들의 활성 영역 및 상기 리이드를 봉지하는 모울딩 콤파운드를 구비하여 이루어진다.

Description

칩 스택 패키지
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 다수의 집적 회로 칩들이 스태킹(stacking)되어 있는 칩 스택 패키지에 관한 것이다.
최근에, 이동 및 휴대 통신 기기 및 단말 장치의 사이즈 감소 추세에 따라, 제한된 면적내에서 더욱 높은 메모리 용량을 가지는 스택 칩 패키지가 사용되고 있다. 이와 같은 스택 칩 패키지의 전형적인 한 예가 도 1에서 도시되어 있다. 도 1을 참조하면, 스택 칩 패키지는 집적 회로 칩을 각각 가지는 패키지들이 2개 이상의 층으로 스택되어 있음을 볼 수 있다. 도 1에 도시된 스택 칩 패키지는 단위 패키지(10)(20)들이 이들의 측면부에 접착되는 가이드(15)에 의해 서로 전기적으로 연결되어 있는 구조로 이루어져 있다. 단위 패키지(10)(20)사이의 전기적인 연결을 위하여, 단위 패키지들의 아우터 리드(11)(21)와 가이드(15)사이에는 솔더 조인트(미도시)가 제공된다. 그러나, 도 1에 도시된 스택 칩 패키지는 솔더 조인트를 이용하는 전기적 연결 공정으로 인해 제조 공정이 복잡해지고, 단위 패키지로서 TSOP(thin small outline package)나 기타 패키지를 사용함으로써 PCB에서 차지하는 면적이 크게되는 문제가 있다. 그리고, 도 1에서 도시된 패키지는 단위 패키지(10)(20)들을 서로 전기적으로 연결하는 솔더 조인트의 신뢰성에 문제가 있고, 전기적 신호 전달이 CSP보다 지연되는 단점이 있었다. 그밖에, 패키지의 열방출을 위하여 히트 싱크등이 장착되어야할 뿐만아니라, CSP의 형태로 스택하는 것은 불가능하다.
도 1에 도시된 스택 패키지의 단점을 보완하기 위한 것으로, 도 2a 및 2b에서 도시된 바와같은 칩 스택 패키지(chip stack package)가 개발되었다. 도 2a를 참조하면, 칩 스택 패키지(30)는, 서로 스택되어 있는 집적 회로 칩(31)(32)이 TAB(tape automated bonding)(33)에 의해 리이드(35)와 연결된 구조를 가지고 있다. 한편, 도2b에는, 집적 회로 칩(31)(32)이 본딩 와이어(37)에 의해 리이드(35)와 전기적으로 연결되어 있는 칩 스택 패키지(30a)가 도시되어 있다. 도 2a 및 도 2b에서 미설명 부호 39는 모울딩 콤파운드이다. 이와 같이, 도 2a 및 도 2b에 도시된 칩 스택 패키지는 집적 회로 칩들과 리이드의 전기적인 연결을 위하여 TAB 또는 와이어 본딩을 이용하기 때문에 전기적인 경로가 길어 전기적인 특성이 불량하다. 그리고, 집적 회로 칩들이 서로 스택되어 있기 때문에 집적 회로 칩으로부터 발생되는 열을 발산시키는 매커니즘이 복잡하거나 또는 열의 발산이 충분하지 못하다. 이와같은 단점들로 인해, 도 2a 및 2b에 도시된 칩 스택 패키지는 실제적인 적용이 상당히 어렵다.
따라서, 상기의 문제점을 해결하기 위하여 본 발명은 집적 회로 칩과 외부와의 전기적인 연결 경로가 짧고, 집적 회로 칩들사이의 연결 길이가 짧은 칩 스택 패키지를 제공하는데 그 목적을 두고 있다.
또한, 본 발명의 다른 목적은 열발산 특성이 우수한 칩 스택 패키지를 제공함에 있다.
도 1은 종래 스택 칩 패키지의 한 예를 보여주는 도면.
도 2a 및 2b는 종래 칩 스택 패키지를 예를 보여주는 단면도.
도 3은 본 발명의 제 1 실시예에 따른 칩 스택 패키지를 보여주는 단면도.
도 4는 도 3에 따른 패키지에서 리이드의 부착을 설명하기 위한 부분 사시도.
도 5은 본 발명의 제 2 실시예에 따른 칩 스택 패키지를 보여주는 단면도.
도 6은 본 발명의 제 3 실시예에 따른 칩 스택 패키지를 보여주는 단면도.
도 7은 본 발명의 제 4 실시예에 따른 칩 스택 패키지를 보여주는 단면도.
도 8은 본 발명의 제 5 실시예에 따른 칩 스택 패키지를 보여주는 단면도.
도 9 내지 도 15는 도 3에 따른 패키지의 제조를 공정 순서적으로 설명하기 위한 도면.
(도면의 주요 부분에 대한 부호의 설명)
100∼500: 칩 스택 패키지 102,104: 집적 회로 칩
106: 접착제 108: 리이드
112: 홈 114: 히트 스프레더
116: 모울딩 콤파운드 118: 솔더 볼
상기의 목적을 달성하기 위하여 본 발명은, 회로 패턴이 형성된 활성 영역을 가지며, 서로 대향한 양 측면에 상기 활성 영역과 전기적으로 도통하는 홈이 각각 형성되어 있고, 또한 서로 스택되어 있는 다수의 집적 회로 칩들과; 상기 집적 회로 칩들의 홈에 삽입되어, 상기 집적 회로 칩들을 전기적으로 연결하고 상기 집적 회로 칩들을 외부와 전기적으로 연결하는 리이드와; 상기 집적 회로 칩들의 활성 영역 및 상기 리이드를 봉지하는 모울딩 콤파운드를 구비하여 이루어지는 것을 특징으로하는 칩 스택 패키지를 제공한다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다. 도면에서, 동일한 기능을 하는 동일 부재에 대하여는 동일 도면 부호를 사용하는 것을 원칙으로 한다.
도 3은 본 발명의 제 1 실시예에 따른 칩 스택 패키지를 보여주는 단면도이다. 도 3을 참조하면, 본 실시예에 따른 칩 스택 패키지(100)는 회로 패턴이 형성된 활성 영역을 각각 가지는 제 1 집적 회로 칩(102) 및 제 2 집적 회로 칩(104)을 포함하며, 상기 집적 회로 칩들은 접착제층(106)에 의해 서로 스택되도록 접착되어 있다. 접착제층(106)으로는 TAB, 열경화성 수지, ACF(anisotropic conductive film), 또는 ACA(anisotropic conductive adhesive)를 사용할 수 있다. 이중에서, TAB은 내부에 도전 회로가 있어 다이 패드와 솔더의 리플로우시 전기적으로 접착되어 전기적인 노이즈를 감소시키는 접지면(ground plane)으로 작용하여 패키지의 전기적인 특성 향상을 도모할 수 있는 것이기 때문에 특히 바람직하다. 이와같은 TAB은 3개 이상의 층으로 이루어지는데, 상층 및 바닥층은 접착성 물질로 형성되어 집적 회로 칩(102)(104)을 접착시키는 역할을 하고, 중간층은 도전성 물질로 형성되어 집적 회로 칩(102)(104)과 전기적으로 도통하게 됨으로써 파워 또는 접지면으로 작용할 수 있다. TAB의 상층 및 바닥층을 형성하는 접착성 물질로는 에폭시계 열가소성 수지, 접착성 글래스 또는 접착성 테이프를 사용할 수 있으며, 접착성 테이프의 경우에는 10∼100㎛의 두께를 가지며 절연성 폴리머로 이루어지는 것이 바람직하다. 그리고, TAB의 중간층을 형성하는 도전성층은 평판 또는 그물 모양의 평면 구조를 가지며 단층 또는 다층 구조로 이루어져있다. 또한, TAB의 중간층을 형성하는 도전성층은 Cu/Ni/Au, Cu/Ni/Cr/Au, Cu/Ni/Co/Au, Cu/Ni/Sn/Au, Cu/Ni/Cr/Au/Sn 및 Cu/Ni/Co/Au/Sn으로 이루어진 그룹에서 선택되는 재료의 메탈 라인으로 형성되는것이 바람직하다. 이와 같은 메탈 라인은 1 mil 내지 4 mil의 두께를 가지는 것이 바람직하다. 그리고, 도전성층에는 주변 회로와의 접착 및 전기적인 도통을 위하여 이방성 도전체가 스텐실, 스크린 프린트, 디스펜스, 스탬프, 라미네이션등의 방식으로 도포되는 것이 바람직한데, 이와 같은 이방성 도전체는 도전성 입자를 함유하는 접착성 물질이다. 여기서, 접착성 물질로는 에폭시 수지, 변형된 에폭시 수지, 폴리에스테르, 변형된 폴리에스테르, 아크릴산 에스테르, 변형된 에스테르, 실리콘 수지, 페녹시 수지, 폴리우레탄, 폴리설파이드, 시아노크릴레이트, 및 기타 열경화성 중합체를 사용할 수 있고, 도전성 입자로는 은, 금, 니켈, 인듐, 주석, ITO(indium tin oxide)등을 사용할 수 있다. 그리고, 도전성 입자는 3∼20㎛의 입도를 가지며, 구형, 사각형, 삼각형, 육면체, 사각뿔, 삼각뿔등의 형상을 가질 수 있다. 도전성 입자는 내부의 폴리머를 도전성 금속이 외부에서 도포하고있는 구조를 가질 수 있다.
한편, 제 1 및 제 2 집적 회로 칩(102) 및 (104)의 서로 대향한 양측면부에는 도 4에서 도시된 바와 같이, 상기 집적 회로 칩들의 활성 영역과 전기적으로 도통하는 도전성 다이 패드(160)가 형성되어 있는데, 상기 다이 패드는 알루미늄의 재질과, 최소 15㎛ x 15㎛ 내지 최대 500㎛ x 500㎛의 사이즈를 갖는다. 그리고, 다이 패드(160)에는 홈(112)이 각각 형성되어 있고, 홈(112)에는 리이드(108)가 삽입 및 부착되어 있는데, 상기 리이드(108)는 상기 홈(112)에 삽입되어 상기 제 1 및 제 2 집적 회로 칩(102) 및 (104)을 수직으로 연결하는 수직 리이드(108a)와, 상기 수직 리이드(108a)의 하단에 부착되고 패키지(100)를 외부와 전기적으로 연결하는 역할을 하는 수평 리이드(108b)로 이루어져 있다. 그리고, 홈(112)과 상기 홈에 접촉하는 수직 리이드(108a)의 표면상에는 솔더(118a)(118b)가 도포되어 있다.
다시 도 3을 참조하면, 제 1 집적 회로 칩(102)의 노출된 표면에는 제 1 및 제 2 집적 회로 칩(102) 및 (104)에서 발생된 열을 발산하기 위한 히트 스프레더(114)가 부착되어 있다. 또한, 제 1 및 제 2 집적 회로 칩(102) 및 (104)의 활성 영역 및 리드프레임(108)은 모울딩 콤파운드(116)에 의해 모울딩되어 있다.
도 3에 도시된 칩 스택 패키지는 집적 회로 칩들의 측면에 부착된 리이드에 의해 집적 회로 칩들을 외부와 전기적으로 연결하기 때문에 외부와의 전기적인 연결 길이가 짧다. 또한, 집적 회로 칩들의 측면에 부착된 리이드에 의해 상기 칩들을 서로 전기적으로 연결하기 때문에 집적 회로 칩들사이의 전기적인 연결 길이가 짧다. 그밖에, 집적 회로 칩의 표면에 히트 스프레더가 부착되어 있기 때문에 집적 회로 칩에서 발생된 열을 외부로 용이하게 발산할 수 있다.
도 5는 본 발명의 제 2 실시예에 따른 칩 스택 패키지(200)를 보여준다. 칩 스택 패키지(200)는 제 2 집적 회로 칩(104)의 상부 표면이 외부로 노출되어 있다. 이와같은 노출에 의해, 패키지(200)는 집적 회로 칩(102) 및 (104)에서 발산된 열을 더욱 용이하게 발산할 수 있는 장점이 있다. 그러나, 수직 리이드(108a)가 제 2 집적 회로 칩(104)의 외부로 돌출되지 않도록하기 위하여, 제 2 집적 회로 칩(104)의 양측면부에 형성된 홈의 상단 부분에는 수직 리이드(108a)가 위치하지 않는다.
도 6은 본 발명의 제 3 실시예에 따른 칩 스택 패키지(300)를 보여준다. 칩 스택 패키지(300)는 제 1 단위 패키지(300a)의 제 2 집적 회로 칩(104)이 제 2 단위 패키지(300b)의 제 2 집적 회로 칩(104a)과 마주한 서로 상태에서 제 1 단위 패키지의 리이드(108a)가 제 2 칩 스택 패키지의 리이드(108c)에 솔더 볼(118)에 의해 서로 전기적으로 연결되어 있다. 여기서, 미설명 부호 108d는 제 2 단위 패키지의 수평 리이드이다. 칩 스택 패키지(300)는 2개의 단위 패키지(300a) 및 (300b)가 서로 스택되어 있으므로 증가된 메모리 용량을 갖는다는 장점이 있다.
도 7은 본 발명의 제 4 실시예에 따른 칩 스택 패키지(400)를 보여준다. 칩 스택 패키지(400)에 있어서는 수평 리이드(108b)가 패키지(400)의 측면까지 연장되어 있다. 이와같이 수평 리이드(108b)를 패키지(400)의 측면까지 연장시킴으로써, 패키지의 실장성을 향상시킬 수 있는 장점이 얻어진다.
도 8는 본 발명의 제 5 실시예에 따른 칩 스택 패키지(500)를 보여준다. 칩 스택 패키지(500)는 히트 스프레더를 구비하지 않음으로써, 경박단소형화된 CSP(chip size package)의 구조를 가진다. 그리고, 패키지(500)는 수평 리이드(108b)의 표면에 부착된 솔더 볼(118)을 가짐으로써, PCB에 바로 실장하거나, 또는 MCM 또는 세라믹 패키지에 삽입하는 것이 가능해진 플립 칩의 형태를 가진다.
본 발명의 제 1 실시예에 따른 패키지는 다음과 같이 제조될 수 있다. 우선, 도 9a에서 도시된 바와같이, 회로 패턴이 형성되어 있고 서로 대향한 양측면부에 상기 회로 패턴과 전기적으로 도통하는 도전성 다이 패드, 예를들어 알루미늄 패드가 형성되어 있는 제 1 집적 회로 칩(102)의 상기 다이 패드의 일표면에 다이아몬드 톱(150)을 위치시키고 다이아몬드 톱(150)으로 쏘잉하여, 도 9b에서 도시된 바와같이 상기 다이 패드 두께의 약 절반정도가 제거되도록한다. 그런다음, 상기 다이 패드의 다른 표면에 다이아몬드 톱(150)을 위치시켜서 쏘잉을 실시하여, 도 9c에서 도시한 바와같이, 상기 다이 패드 두께의 나머지 절반을 제거하여 홈(112)을 형성한다. 그리고, 도시하지는 않았지만 제 1 집적 회로 칩(102)에서 홈(112)이 형성된 측면에 대향한, 또 다른 다이 패드가 형성된 측면에도 상기와 동일한 방식으로 홈을 형성한다. 그리고, 제 2 집적 회로 칩에도 상기와 동일한 공정을 적용하여 서로 대향한 양측면부에 홈을 형성한다.
제 1 및 제 2 집적 회로 칩의 측면부에 홈을 형성하기 위하여, 도 9a내지 9c에서 도시된 방식에 대한 대안의 방식으로서 도 10a 내지 10d에서 도시된 바와같은 에칭 방식을 사용할 수도 있다. 우선, 도 10a에서 도시된 바와같이 제 1 집적 회로 칩(102)의 일표면에 형성된 도전성 다이 패드에 다이아몬드 톱(150)을 위치시켜서 일측면을 다이아몬드 톱(150)으로 쏘잉하여, 도 10b에서 도시된 바와같이 상기 다이 패드 두께의 약 절반정도가 제거된 반홈을 형성한다. 그런다음, 도 10c에서 도시된 바와같이, 상기 반홈이 노출되도록 제 1 집적 회로 칩(102)의 표면상에 에칭 마스크(152)를 형성한 후, 에칭을 실시하여 홈(112)을 형성한다. 그리고, 도시하지는 않았지만 제 1 집적 회로 칩(102)에서 홈(112)이 형성된 측면에 대향한 측면에도 상기와 동일한 방식으로 홈을 형성한다. 그리고, 제 2 집적 회로 칩에도 상기와 동일한 공정을 적용하여 서로 대향한 양측면부에 홈을 형성한다.
이와같이, 도 9a 내지 9c 또는 도 10a 내지 10d에서 도시된 비와같이 홈을 형성한 후, 도 11에서 도시된 바와같이 집적 회로 칩(102)의 표면상에 스프레이 마스크(154)를 형성한다. 여기서, 스프레이 마스크(154)는 홈(112)를 노출시키도록 형성된다. 그런다음, 홈(112)에 솔더를 스프레이, PVD 또는 CVD의 방식으로 형성하여 차후의 솔더 리플로우 공정시 신뢰성이 향상되도록한다. 그리고, 도시하지는 않았지만 제 2 집적 회로 칩에도 동일한 공정을 적용하여 서로 대향한 양측면부의 홈에 솔더를 형성한다.
그후, 도 12에서 도시한 바와같이 접착제(106)를 이용하여 제 1 집적 회로 칩(102) 및 제 2 집적 회로 칩(104)을 서로 스택시킨다. 여기서, 접착제(106)는 도 3과 관련하여 상기에 설명한 바와같다.
그런다음, 도 13에서 도시된 바와같이 제 1 집적 회로 칩(102) 또는 제 2 집적 회로 칩(104)중 하나의 칩의 노출된 표면상에 히트 스프레더(114)를 에폭시(156)에 의해 부착한다.
다음으로, 도 14에서 도시된 바와같이 리드 프레임(108)에, 스택된 구조의 제 1 집적 회로 칩(102) 및 제 2 집적 회로 칩(104)를 부착하여 조립체를 형성한다. 이와같은, 리드 프레임에 대한 집적 회로 칩의 부착은 각각의 집적 회로 칩의 양측면부에 형성된 홈을 리이드 프레임의 수직 리이드(108a)에 삽입시킴으로써 이루어진다. 여기서, 수직 리이드(108a)에는 신뢰성의 향상을 위하여 솔더가 도포되어 있다. 이와같이 제 1 및 제 2 집적 회로 칩이 부착되는 리드 프레임이 도 15에서 부분적으로 도시되어 있는데, 도 15는 좌우 대칭적인 구조를 갖는 리드 프레임의 한측만을 도시한 것이다. 그리고, 도 14 및 15에서 도면 부호 122는 다수의 수평 리이드(108b)를 고정하는 접착 테이프를 나타낸다.
다음으로, 도 14에서 계속 도시되는 바와같이, 상기와 같이 형성된 조립체를 히터 블록(250)의 표면상에 위치시키고, 히터 블록(250)으로부터 상기 조립체에 열을 가한다. 이때, 제 1 및 제 2 집적 회로 칩(102) 및 (104)과 수직 리이드(108a)의 접합부, 즉 제 1 및 제 2 집적 회로 칩의 서로 대향한 양측면부에 형성된 홈에 솔더 페이스트 또는 ACA와 같은 도전성 물질을 주입하는데, 이러한 주입 작업은, 진공하에서 홈내부에 상기 도전성 물질을 주입한 후, 상압에 노출시켜서 공기압의 차이에 의하여 상기 도전성 물질이 홈내부로 완벽하게 스며들게 하는 것이 바람직하다.
그후, 약 175℃의 온도에서 리플로우를 실시하여 제 1 및 제 2 집적 회로 칩(102) 및 (104)과 리드 프레임(108)을 완전히 전기적 및 기계적으로 접합시킨다.
그런다음, 제 1 및 제 2 집적 회로 칩(102)(104)의 활성 영역 및 수직 리이드(108a)를 모울딩하고 싱귤레이션 공정을 실시하여 도 3에서 도시된 바와같은 칩 스택 패키지를 제조한다.
이상에서는 도 3에서 도시된 본 발명의 제 1 실시예에 따른 패키지의 제조를 설명하였다. 그러나, 당업자는 도 4내지 도 8에서 도시된 본 발명의 제 2 내지 제 5 실시예에 따른 패키지의 제조를 상기의 설명으로부터 용이하게 이해하고 실시할 수 있으므로, 제 2 내지 제 5 실시예에 따른 패키지의 제조에 관한 설명은 생략하기로한다.
이상에서 설명한 바와같이, 본 발명에 따른 칩 스택 패키지는, 집적 회로 칩들의 측면에 부착된 리이드에 의해 집적 회로 칩들을 외부와 전기적으로 연결하기 때문에 외부와의 전기적인 연결 길이가 짧고, 집적 회로 칩들의 측면에 부착된 리이드에 의해 상기 칩들을 서로 전기적으로 연결하기 때문에 집적 회로 칩들사이의 전기적인 연결 길이가 짧음으로써, 전기적인 특성이 우수하다는 주된 효과가 있다.
그리고, 집적 회로 칩의 표면에 히트 스프레더가 부착되어 있기 때문에 집적 회로 칩에서 발생된 열을 외부로 용이하게 발산할 수 있다.
그밖에, 스택 패키지로 응용될 수 있기 때문에 메모리를 증가시킬 수 있고, 대칭적인 구조를 가지기 때문에 래피지가 심하지 않으며, CSP의 형태로 응용될 수 있으므로 경박단소형화를 실형할 수 있고, 현재 사용되고 있는 제조 장비를 사용하기 때문에 장비에 대한 재투자가 필요없고 즉각적인 실시화가 가능하다는 부가적인 장점이 있다.
이상에서 본 발명은 그의 바람직한 실시예를 기준으로 설명하고 도시하였지만 당업자는 본 발명의 요지를 일탈하지 않는 범위에서 상기 실시예에 대한 다양한 변경 및 수정이 가능함을 명백히 알 수 있다.

Claims (11)

  1. 회로 패턴이 형성된 활성 영역을 가지며, 서로 대향한 양 측면에 상기 회로 패턴과 전기적으로 도통하는 홈이 각각 형성되어 있고, 또한 서로 스택되어 있는 다수의 집적 회로 칩들;
    상기 집적 회로 칩들의 홈에 삽입되어, 상기 집적 회로 칩들을 전기적으로 연결하고 상기 집적 회로 칩들을 외부와 전기적으로 연결하는 리이드; 및
    상기 집적 회로 칩들의 활성 영역 및 상기 리이드를 봉지하는 모울딩 콤파운드를 구비하여 이루어지는 것을 특징으로 하는 칩 스택 패키지.
  2. 제 1 항에 있어서, 상기 집적 회로 칩들의 스택된 구조의 외측 표면들중 최소한 하나의 표면에 부착된 히트 스프레더를 추가로 포함하는 것을 특징으로 하는 칩 스택 패키지.
  3. 제 1 항에 있어서, 상기 집적 회로 칩들의 스택된 구조의 외측 표면들중 최소한 하나의 표면은 노출되어 있는 것을 특징으로 하는 칩 스택 패키지.
  4. 제 1 항에 있어서, 상기 리이드는 집적 회로 칩들의 홈에 삽입되어 상기 집적 회로 칩들을 전기적으로 연결하는 수직 리이드와 상기 수직 리이드에 부착되어 외부와 전기적으로 연결되는 수평 리이드로 이루어지는 것을 특징으로 하는 칩 스택 패키지.
  5. 제 4 항에 있어서, 접착제에 의해 서로 스택되어 있는 제 1 및 제 2 집적 회로 칩을 포함하는 제 1 단위 패키지와, 접착제에 의해 서로 스택되어 있는 제 3 및 제 4 집적 회로 칩을 포함하는 제 2 단위 패키지로 이루어지고, 상기 제 1 단위 패키지 및 제 2 단위 패키지는 이들에 각각 구비되는 수직 리이드들의 돌출된 말단부들을 서로 연결하는 솔더 볼에 의해 서로 전기적으로 연결되어 있는 것을 특징으로 하는 칩 스택 패키지.
  6. 제 4 항에 있어서, 상기 수평 리이드가 측면부까지 연장되어 있는 것을 특징으로 하는 칩 스택 패키지.
  7. 제 4 항에 있어서, 상기 수평 리이드의 표면상에 솔더 볼이 부착되어 있는 것을 특징으로 하는 칩 스택 패키지.
  8. 제 1 항에 있어서, 상기 집적 회로 칩들의 스택은, TAB, 열경화성 수지, ACF, 및 ACA로 이루어진 그룹에서 선택된 접착제에 의해 이루어진 것을 특징으로 하는 칩 스택 패키지.
  9. 제 1 항에 있어서, 상기 홈과, 상기 홈에 삽입되는 리이드의 부분에는 솔더가 도포되어 있는 것을 특징으로 하는 칩 스택 패키지.
  10. 제 1 항에 있어서, 상기 홈은 상기 집적 회로 칩의 서로 대향한 양측면부에 형성된 도전성 다이 패드에 형성되어 있는 것을 특징으로 하는 칩 스택 패키지.
  11. 제 10 항에 있어서, 상기 도전성 다이 패드는 알루미늄의 재질과, 최소 15㎛ x 15㎛ 내지 최대 500㎛ x 500㎛ 의 사이즈를 갖는 것을 특징으로 하는 칩 스택 패키지.
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