[go: up one dir, main page]

KR100437821B1 - 반도체 패키지 및 그 제조방법 - Google Patents

반도체 패키지 및 그 제조방법 Download PDF

Info

Publication number
KR100437821B1
KR100437821B1 KR10-1999-0067867A KR19990067867A KR100437821B1 KR 100437821 B1 KR100437821 B1 KR 100437821B1 KR 19990067867 A KR19990067867 A KR 19990067867A KR 100437821 B1 KR100437821 B1 KR 100437821B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
package
lead
solder
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR10-1999-0067867A
Other languages
English (en)
Other versions
KR20010066269A (ko
Inventor
양준영
한임택
정태복
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR10-1999-0067867A priority Critical patent/KR100437821B1/ko
Publication of KR20010066269A publication Critical patent/KR20010066269A/ko
Application granted granted Critical
Publication of KR100437821B1 publication Critical patent/KR100437821B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 짧은 신호선과 높은 열방출 성능을 갖는 한편 리드 벤트가 방지되어 기계적·전기적 신뢰성이 뛰어날 뿐만 아니라, 반도체 패키지의 전체적인 높이 및 면적등 사이즈가 경박단소화되며, 적층을 통해 메모리 용량의 확장이 가능한 새로운 구조의 반도체 패키지를 제공하기 위한 것이다.
이를 위해, 본 발명은 센터패드(100)를 구비한 반도체칩(1)과, 상기 반도체칩(1)의 상면 양측에 각각 부착되는 접착부재(2)와, 상기 접착부재(2)에 부착되어 반도체칩(1)의 상면 및 측면을 감싸도록 위치하며 반도체칩(1)의 센터패드(100)와의 전기적 접속을 위한 와이어본딩부(300)와 외부전원과의 접속을 위해 몰드바디(5) 외측으로 노출되는 솔더랜드(301a)(301b) 및 열방출을 위한 방열랜드(302)가 구비된 리드(3)와, 상기 반도체칩(1)의 센터패드(100)와 상기 리드(3)의 와이어본딩부(300)를 각각 전기적으로 연결하는 전도성 연결부재(4)와, 상기 반도체칩(1)의 하면과 리드(3)의 솔더랜드(301a)(301b) 및 방열랜드(302)가 노출되도록 이들을 제외한 나머지 전체구조를 봉지하는 몰드바디(5)가 구비됨을 특징으로 하는 반도체 패키지 및 그 제조방법이 제공된다.

Description

반도체 패키지 및 그 제조방법{semiconductor package and metod for fabricating the same}
본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 기계적·전기적 특성이 우수하며 적층을 통해 메모리 용량을 증가시킬 수 있는 경박단소화된 새로운 타입의 적층형 반도체 패키지 및 그 제조방법에 관한 것이다.
일반적으로, 반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지금까지 계속 발전해오고 있다.
즉, 소형화에 대한 요구는 칩 스케일에 근접한 패키지에 대한 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키지 제조 기술에 대한 중요성을 부각시키고 있다.
한편, 일반적으로 반도체소자는 집적회로가 형성된 웨이퍼 상태에서 낱개의 칩으로 각각 분리된 후, 이것을 플라스틱 패키지나 세라믹 패키지에 탑재하여 기판에의 실장이 용이하도록 조립하는 패키징 공정을 거치게 된다.
이와 같이 행해지는 반도체소자에 대한 패키징 공정의 주목적은 기판이나 소켓에 실장하기 위한 형상의 확보와 기능보호에 있다고 할 수 있다.
또한, 최근에는 집적회로의 고집적화에 따라 다핀화, 미세조립기술, 또 실장형태의 다양화에 따른 패키지의 다종류화 등, 조립공정과 관련된 기술도 각각 세분된 분야에 따라 크게 변화하고 있다.
반도체 조립공정의 개요에 대해 현재 가장 많이 사용되고 있는 플라스틱 타입의 반도체소자를 도 1을 참조하여 예로 들어 설명하면 다음과 같다.
먼저, 전기적 회로가 형성된 웨이퍼를 각각의 단일칩으로 분리하는데, 이때 Si(실리콘)는 모스경도 7로서 딱딱하고 깨지기 쉬운 성질을 갖고 있으므로 웨이퍼의 제조시 미리 분리할 라인에 절단하기 위한 물질을 넣어두고 이 분리라인(break line)을 따라 브레이크 응력을 가해 개별 칩으로 분리시키는 방법을 취하는 경우가 많다.
또한, 분리된 각각의 반도체칩(1a)은 리드프레임의 다이패드(10)에 접착제를 매개로 하여 본딩되고, 이때의 접합방법은 Au-Si 공정(共晶)법, 납땜법, 수지접착법 등이 있으며 용도에 따라 알맞은 방법이 선택되어 사용된다.
한편, 전술한 바와같이 반도체칩(1a)을 리드프레임의 다이패드(10)에 접착하는 목적은 조립이 완료된 후 기판에 실장시키기 위해서 뿐만 아니라, 전기적 입출력단자나 어스(earth)를 겸하는 일도 있으며 소자의 동작시 발생하는 열의 방열통로로서도 필요로하는 경우가 있기 때문이다.
상기와 같이 반도체칩(1a)을 본딩한 후에는 칩과 리드프레임의 인너리드(11a)(inner lead)를 골드와이어(12)로 본딩하므로써 연결하게 되며, 와이어 본딩의 방법으로 플라스틱 봉함 패키지에서는 일반적으로 골드와이어를 사용한 열압착법 또는 열압착법과 초음파법을 혼용한 방법이 주로 이용되고 있다.
또한, 와이어 본딩에 의해 반도체칩(1a)과 인너리드(11a)가 전기적으로 연결된 후에는 칩을 고순도의 에폭시 수지를 사용하여 성형 봉합하므로써 몰드바디(13)를 형성시키는 몰딩공정이 수행되는데, 이때 사용되는 에폭시 수지는 집적회로의 신뢰성을 좌우하는 중요한 요소이며, 수지의 고순도화와 몰딩시 집적회로에 주어지는 응력을 저감시키기 위한 저응력화 등의 개선이 추진되고 있다.
그리고, 상기한 공정이 완료된 후에는 반도체 패키지를 소켓이나 기판에 실장하기 위해 아웃터리드(11b)(outer lead)를 소정의 형상으로 절단하고 성형하는 트림/포밍 공정이 행해지며, 아웃터리드(11b)에는 실장접합성(납땜성)을 향상시키기 위해 도금이나 납 딥(dip) 처리된다.
한편, 반도체 패키지는 실장형태 및 리드형태에 따라 여러 가지 유형으로 나뉘는데, 패키지의 대표적인 예로서는 전술한 DIP(Dual Inline Package)외에 QFP(Quad Flat Package), TSOP(Thin Small Outline Package), BGA 패키지( Ball Grid Array package), BLP(Bottom Leaded Package) 등이 있으며, 계속 다핀(多-pin)화 또는 경박단소(輕薄短小)화 되고 있다.
상기한 패키지 타입중, BGA 패키지(Ball Grid Array package)는 반도체칩(1a)이 부착된 기판의 이면에 구형의 솔더볼을 소정의 상태로 배열(Array)하여 아웃터리드(outer lead) 대신으로 사용하게 되며, 상기 BGA 패키지는 패키지 몸체(Package Body) 면적을 QFP(Quad Flat Package) 타입보다 작게 하는데 유리하며, QFP와는 달리 리드의 변형이 없는 장점이 있다.
또한, BLP(Bottom Leaded Package)는 패키지 몸체의 바텀면을 통해 노출된 리드를 이용하여 기판에 실장하므로, 패키지 몸체의 두께를 DIP나 QFP 타입에 비해 작게 할 수 있다.
한편, 상기한 반도체 패키지들은 실장면적, 입출력 단자수, 전기적 신뢰성, 제조공정의 유연성, 제조비용등에 있어 제각기 장점 및 단점을 갖고 있다.
따라서, 상기한 각 패키지들의 장점을 살리면서 단점을 해소한 새로운 타입의 반도체 패키지가 계속적으로 연구 개발되고 있는 실정이다.
본 발명은 짧은 신호선과 높은 열방출 성능을 갖는 한편 리드 벤트가 방지되어 기계적·전기적 신뢰성이 뛰어날 뿐만 아니라, 반도체 패키지의 전체적인 높이 및 면적등 사이즈가 경박단소화되며, 적층을 통해 메모리 용량의 확장이 가능한 새로운 구조의 반도체 패키지를 제공하는데 그 목적이 있다.
도 1은 종래 반도체 패키지의 일예를 나타낸 종단면도
도 2는 본 발명의 제1실시예에 따른 반도체 패키지 구조를 나타낸 것으로서, 도 3f의 Ⅰ-Ⅰ선을 따라 절개하여 나타낸 종단면도
도 3a 내지 도 3g는 도 2의 반도체 패키지가 제조 과정을 설명하기 위한 것으로서,
도 3a는 본 발명의 제1실시예에 따른 반도체 패키지 제조용 리드프레임을 나타낸 평면도
도 3b는 반도체칩 상면에 접착부재가 부착된 상태를 나타낸 사시도
도 3c는 반도체칩 상면의 접착부재에 리드프레임의 리드가 부착된 상태를 나타낸 평면도
도 3d는 반도체칩의 센터패드와 리드가 와이어본딩된 상태를 나타낸 평면도
도 3e의 도 3d의 몰딩후 상태를 나타낸 평면도
도 3f는 트리밍 완료후의 상태를 나타낸 평면도
도 3g는 도 3f의 종단면도로서, 본 발명의 제1실시예에 따른 반도체 패키지의 완성된 상태도
도 4는 본 발명의 제1실시예에 따른 반도체 패키지가 마더보드에 실장된 상태를 나타낸 종단면도
도 5는 본 발명의 제1실시예에 따른 반도체 패키지가 적층된 상태를 나타낸 종단면도
도 6은 본 발명의 제2실시예에 따른 반도체 패키지 구조를 나타낸 종단면도
도 7은 도 6의 반도체 패키지가 마더보드에 실장된 상태를 나타낸 종단면도
도 8은 도 6의 반도체 패키지가 적층된 상태를 나타낸 종단면도
도 9는 본 발명의 제3실시예에 따른 반도체 패키지 구조를 나타낸 것으로서, 도 10f의 Ⅱ-Ⅱ선을 따라 절개하여 나타낸 종단면도
도 10a 내지 도 10g는 도 9의 반도체 패키지가 제조 과정을 설명하기 위한 것으로서,
도 10a는 본 발명의 제3실시예에 따른 반도체 패키지 제조용 리드프레임을 나타낸 평면도
도 10b는 반도체칩 상면에 접착부재가 부착된 상태를 나타낸 사시도
도 10c는 반도체칩 상면의 접착부재에 리드프레임의 리드가 부착된 상태를 나타낸 평면도
도 10d는 반도체칩의 센터패드와 리드가 와이어본딩된 상태를 나타낸 평면도
도 10e의 도 10d의 몰딩후 상태를 나타낸 평면도
도 10f는 트리밍 완료후의 상태를 나타낸 평면도
도 10g는 도 10f의 종단면도로서, 본 발명의 제3실시예에 따른 반도체 패키지의 완성된 상태도
도 11은 본 발명의 제3실시예에 따른 반도체 패키지가 마더보드에 실장된 상태를 나타낸 종단면도
도 12는 본 발명의 제3실시예에 따른 반도체 패키지가 적층된 상태를 나타낸 종단면도
도 13은 본 발명의 제4실시예에 따른 반도체 패키지를 나타낸 종단면도
도 14는 도 13의 반도체 패키지가 마더보드에 실장된 상태를 나타낸 종단면도
도 15는 도 13의 반도체 패키지가 적층된 상태를 나타낸 종단면도
도 16은 본 발명에 적용된 리드프레임의 다른 실시예를 나타낸 평면도
* 도면의 주요부분에 대한 부호의 설명 *
1:반도체칩 100:센터패드
2:접착부재 3:리드
300:와이어본딩부 301a,301b:솔더랜드
302:방열랜드 4:전도성연결부재
5:몰드바디 6:솔더볼
7:솔더페이스트 8:마더보드
9:리드프레임 PU:상부 패키지
PL:하부 패키지
상기한 목적을 달성하기 위해, 본 발명은 센터패드를 구비한 반도체칩과, 상기 반도체칩의 상면 양측에 각각 부착되는 접착부재와, 상기 접착부재에 부착되어 반도체칩의 상면 및 측면을 감싸도록 위치하며 반도체칩의 센터패드와의 전기적 접속을 위한 와이어본딩부와 외부전원과의 접속을 위해 몰드바디 외측으로 노출되는 솔더랜드 및 열방출을 위한 방열랜드가 구비된 리드와, 상기 반도체칩의 센터패드와 상기 리드의 와이어본딩부를 각각 전기적으로 연결하는 전도성 연결부재와, 상기 반도체칩의 하면과 리드의 솔더랜드 및 방열랜드가 노출되도록 이들을 제외한 나머지 전체구조를 봉지하는 몰드바디를 포함하여서 됨을 특징으로 하는 반도체 패키지가 제공된다.
한편, 상기한 목적을 달성하기 위한 본 발명의 다른 형태에 따르면, 센터패드를 구비한 반도체칩 상면에 접착부재를 부착하는 단계와, 상기 접착부재 상면에리드를 부착하는 단계와, 상기 반도체칩의 센터패드와 리드의 와이어본딩부를 전도성 연결부재를 이용하여 전기적으로 연결하는 단계와, 상기 반도체칩의 하면과 리드의 솔더랜드 및 방열랜드 만이 외부로 노출되고 이를 제외한 나머지 전체구조가 봉지되도록 봉지수지로 봉지하는 단계를 포함하여서 됨을 특징으로 하는 반도체 패키지 제조방법이 제공된다.
이하, 본 발명의 각 실시예를 첨부도면 도 2 내지 도 16을 참조하여 상세히 설명하면 다음과 같다.
도 2는 본 발명의 제1실시예에 따른 반도체 패키지 구조를 나타낸 종단면도이고, 도 3a 내지 도 3g는 도 2의 반도체 패키지가 제조 과정을 설명하기 위한 것으로서, 본 발명의 제1실시예에 따른 반도체 패키지는 센터패드(100)를 구비한 반도체칩(1)과, 상기 반도체칩(1)의 상면 양측에 각각 부착되는 접착부재(2)와, 상기 접착부재(2)에 부착되어 반도체칩(1)의 상면 및 측면을 감싸도록 위치하며 반도체칩(1)의 센터패드(100)와의 전기적 접속을 위한 와이어본딩부(300)와 외부전원과의 접속을 위해 몰드바디(5) 상·하면으로 노출되는 솔더랜드(301a)(301b) 및 열방출을 위해 몰드바디(5) 측면으로 노출되는 방열랜드(302)가 구비된 리드(3)와, 상기 반도체칩(1)의 센터패드(100)와 상기 리드(3)의 와이어본딩부(300)를 각각 전기적으로 연결하는 전도성 연결부재(4)와, 상기 반도체칩(1)의 하면과 리드(3)의 솔더랜드(301a)(301b) 및 방열랜드(302)가 노출되도록 이들을 제외한 나머지 전체구조를 봉지하는 몰드바디(5)가 구비되어 구성된다.
이 때, 패키지 단품상태로 마더보드(8)에 실장시에는 상기 몰드바디(5) 상·하면으로 노출된 솔더랜드(301a)(301b) 중에서 몰드바디(5) 하면으로 노출된 솔더랜드(301a)에만 전도성 향상을 위해 Au 또는 Ag가 플레이팅을 하며, 패키지 적층시에는 하부측 패키지에 있어서는 몰드바디(5) 상·하면으로 노출된 솔더랜드(301a)(301b) 양측에 모두 Au 또는 Ag가 플레이팅됨이 바람직하다.
한편, 상기 반도체칩(1) 상면에 부착되는 접착부재(2)는 절연성을 갖는 양면 접착테이프를 적용함이 바람직하다.
이와 같이 구성된 본 발명의 제1실시예에 따른 반도체 패키지 제조과정 및 작용을 설명하면 다음과 같다.
먼저, 도 3a에 나타낸 바와 같은 구조의 리드프레임(9) 및, 센터패드(100)가 구비된 반도체칩(1)이 각각 준비된 상태에서, 도 3b에 나타낸 바와 같이 상기 반도체칩(1) 상면의 센터패드(100)로부터 소정거리 이격된 위치에 양면 접착테이프(2)를 각각 부착한다.
이어, 도 3c에 나타낸 바와 같이, 상기 반도체칩(1)의 접착테이프(2) 상면에 리드프레임(9)의 리드(3)가 부착되도록 한다.
이 때, 상기 접착테이프에는 상기 리드(3)의 와이어본딩부(300) 하면이 접착된다.
한편, 상기와 같이 리드(3)가 접착테이프에 의해 부착되어 반도체칩(1) 상면에 위치한 후에는, 도 3d에 나타낸 바와 같이 전도성 연결부재(4)인 골드와이어를 이용하여 반도체칩(1)의 센터패드(100)와 리드(3)의 와이어본딩부(300)를 전기적으로 연결하는 와이어본딩을 실시하게 된다.
아울러, 상기한 바와 같이 와이어 본딩을 실시한 후에는 도 3e에 나타낸 바와 같이 반도체칩(1) 및 전도성연결부재(4)인 골드와이어를 봉지수지로써 봉지(encapsulation)하는 봉지 공정을 수행하게 된다.
이 때, 상기 반도체칩(1)의 하면과 리드(3)의 솔더랜드(301a)(301b) 및 방열랜드(302) 만이 외부로 노출되고, 이를 제외한 나머지 전체구조가 몰드바디(5)에 의해 봉지되어 외부 환경으로부터 보호되도록 한다.
그 후, 최종적으로 상기 리드프레임(9)의 리드(3)를 제외한 부분을 절단하여 제거하는 트리밍 공정을 실시하면, 도 3f 및 도 3g에 나타낸 바와 같은 구조의 반도체 패키지가 구현된다.
한편, 도 4는 본 발명의 제1실시예에 따른 반도체 패키지가 마더보드(8)에 실장된 상태를 나타낸 종단면도로서, 마더보드(8)에 실장시 마더보드(8)의 외부접속단자(도시는 생략함) 상부면에 솔더페이스트(7)(solder paste)를 도포한 후, 제1실시예에 따른 반도체 패키지의 몰드바디(5) 하면으로 노출된 솔더랜드(301a)가 상기 솔더페이스트(7) 상에 안착되도록 한 상태에서, 리플로우(reflow) 공정을 수행하여 반도체 패키지가 상기 마더보드(8) 상에 접합되도록 한다.
이 때, 상기 반도체 패키지의 솔더랜드(301a) 하면에는 전도성이 좋은 Ag 또는 Au를 플레이팅하여 마더보드(8)에 실장시 접합성이 향상되도록 함과 더불어 신호전달이 확실하게 이루어지도록 함이 바람직하다.
상기한 바와 같이 실장된 반도체 패키지는 외부로부터의 전기적 신호가 솔더랜드(301a)를 통해 리드(3)로 전달되고, 이신호는 다시 골드와이어를 통해 반도체칩(1)으로 전달되어 정상 작동이 이루어지게 된다.
그리고, 반도체 소자인 칩(1)의 작동중에 생성되는 열은 골드와이어를 통해 리드(3)로 전달된 후 대부분 몰드바디(5) 상면으로 노출된 솔더랜드(301b) 및 측면으로 노출된 방열랜드(302)를 통해 외부로 발산되어, 반도체칩(1) 내부는 칩 구동에 적당한 환경을 유지하게 된다.
한편, 도 5는 본 발명의 제1실시예에 따른 반도체 패키지가 적층된 상태를 나타낸 종단면도로서, 본 발명의 제1실시예에 따른 반도체 패키지 단품 두 개를 준비한 상태에서, 하부 패키지(PL)의 몰드바디(5) 상·하면으로 노출된 솔더랜드(301a)(301b)중 몰드바디 상면으로 노출된 솔더랜드(301b) 상에 솔더페이스트(7)를 도포하고, 상기 하부 패키지(PL)의 솔더랜드(301b) 상부에 상부 패키지(PU)의 솔더랜드(301a)가 일치하도록 적층한 상태에서, 상기 솔더페이스트(7)를 리플로우시켜 상·하부 패키지가 상호 접합되도록 하여 적층을 완료하게 된다.
즉, 도 5에 나타낸 바와 같이 2개의 반도체 패키지를 기계적, 전기적으로 연결시키면 패키지 스택이 완성되며, 이 때 패키지의 메모리 용량은 2배로 늘어나게 된다.
한편, 발명의 제1실시예에 따른 반도체 패키지는 요구되는 메모리 용량에 따라 패키지 단품을 원하는 수만큼 적층하여 패키지 스택의 메모리 용량을 가변시킬 수 있게 된다.
예를 들어, 4메가 DRAM의 패키지로 8메가 DRAM의 패키지 스택을 제작하고자 하는 경우에는 4메가 DRAM의 용량을 갖는 패키지 단품 2개를, 4메가 DRAM의 패키지로 16메가 DRAM의 패키지 스택을 제작하고자 하는 경우에는 4메가 DRAM의 용량을 갖는 티·에스·오·피 단품 4개를 상기한 공정을 거쳐 적층하게 된다.
이상에서와 같이, 본 발명의 제1실시예에 따른 반도체 패키지는 경박단소화되고, 튼튼하여 휨등의 기계적 변형에 강하고 방열성능이 뛰어난 패키지 스택을 제공할 수 있게 된다.
이하, 본 발명의 제2실시예에 대해 도 6 내지 도 8을 참조하여 설명하면 다음과 같다.
도 6은 본 발명의 제2실시예에 따른 반도체 패키지를 나타낸 종단면도로서, 본 발명의 제2실시예에 따른 반도체 패키지는 리드(3)의 몰드바디(5) 하면으로 노출된 솔더랜드(301a)상에 솔더볼(6)이 부착되는 점이 다르며, 나머지 부분에 있어서는 제1실시예의 반도체 패키지와 그 구성이 동일하다.
즉, 본 발명의 제2실시예에 따른 반도체 패키지 제조시에는, 상기 제1실시예에 따른 반도체 패키지 제조시와 동일한 과정을 거쳐 반도체 패키지 단품을 완성한 후에, 몰드바디(5) 하면을 통해 노출되는 솔더랜드(301a)에 솔더볼(6)을 접합시키는 볼 마운트(ball mount) 공정이 추가된다.
그리고, 상기와 같이 완성된 본 발명의 제2실시예에 따른 반도체 패키지는, 도 7에 나타낸 바와 같이 마더보드(8)의 외부접속단자 상부면에 솔더페이스트(7)를 도포하고 난 후, 상기 솔더페이스트(7) 상부에 반도체 패키지의 솔더볼(6)이 안착되도록 한 상태에서 리플로우시켜 상기 반도체 패키지를 마더보드(8)에 실장하게 된다.
또한, 도 8은 도 6의 반도체 패키지가 적층된 상태를 나타낸 종단면도로서, 제2실시예에 따른 반도체 패키지 단품 2개를 준비한 후에, 상기 2개의 패키지 단품중 하나를 하부 패키지(PL)로 삼고, 나머지 하나를 그 위에 적층되는 상부 패키지(PU)로 삼아, 하부 패키지(PL)의 몰드바디(5) 상면으로 노출된 솔더랜드(301b) 상면에 상부 패키지(PU)의 솔더볼(6)이 부착되도록 적층한다.
즉, 하부 패키지(PL)의 몰드바디(5) 상면으로 노출된 솔더랜드(301b)에 솔더페이스트(7)를 도포한 후, 상기 솔더페이스트(7)가 도포된 하부 패키지(PL)의 솔더랜드(301b) 상부에 상부 패키지(PU)의 솔더볼(6)이 안착되도록 가적층(假積層)한 상태에서, 리플로우 공정을 수행하여 하부 패키지(PL)와 상부 패키지(PU)가 접합되도록 한다.
한편, 상기한 본 발명의 제2실시예에 따른 반도체 패키지 또한 필요에 따라 3층 이상으로 적층하여 메모리 용량을 증가시킬 수 있음은 물론이다.
이하에서는 본 발명의 제3실시예에 따른 반도체 패키지를 도 9 내지 도 12를 참조하여 설명하고자 한다.
도 9는 본 발명의 제3실시예에 따른 반도체 패키지를 나타낸 종단면도로서, 본 발명의 제3실시예에 따른 반도체 패키지는 서로 이웃하는 리드(3) 하면에 형성되어 몰드바디(5) 상면 및 하면으로 노출되는 솔더랜드(301a)(301b)가 서로 다른 위치에 지그재그(zigzag) 형태를 이루도록 구성된 점이 다르고, 나머지 부분에 있어서는 제1실시예에 따른 반도체 패키지와 구성이 동일하다.
한편, 패키지 단품상태로 마더보드(8)에 실장시에는 상기 몰드바디(5) 상·하면으로 노출된 솔더랜드(301a)(301b)중에서 몰드바디(5) 하면으로 노출된 솔더랜드(301a)에만 전도성 향상을 위해 Au 또는 Ag가 플레이팅을 하며, 패키지 적층시에는 하부측 패키지의 몰드바디(5) 상·하면으로 노출된 솔더랜드(301a)(301b) 양측에 모두 Au 또는 Ag가 플레이팅 됨이 바람직하다.
그리고, 상기 반도체칩(1) 상면에 부착되는 접착부재(2)는 절연성을 갖는 양면 접착테이프를 적용함이 바람직하나, 접착테이프를 부착하는 대신 에폭시 수지를 칩 상면에 도포하여도 무방함은 제1실시예에서와 마찬가지이다.
이와 같이 구성된 본 발명의 제3실시예에 따른 반도체 패키지 제조과정 및 작용을 도 10a 내지 도 12를 참조하여 보다 상세히 설명하면 다음과 같다.
먼저, 도 10a에 나타낸 바와 같은 구조의 리드프레임(9) 및, 센터패드(100)가 구비된 반도체칩(1)이 각각 준비된 상태에서, 도 10b에 나타낸 바와 같이 상기 반도체칩(1) 상면의 센터패드(100)로부터 소정거리 이격된 위치에 접착부재(2)인 양면 접착테이프를 각각 부착한다.
이어, 도 10c에 나타낸 바와 같이, 상기 반도체칩(1)의 접착테이프 상면에 리드프레임(9)의 리드(3)가 부착되도록 한다.
이 때, 상기 접착부재(2)인 접착테이프에는 상기 리드(3)의와이어본딩부(300) 하면이 접착된다.
한편, 상기와 같이 리드(3)가 접착테이프에 의해 부착되어 반도체칩(1) 상면에 위치한 후에는, 도 10d에 나타낸 바와 같이 전도성 연결부재(4)인 골드와이어를 이용하여 반도체칩(1)의 센터패드(100)와 리드(3)의 와이어본딩부(300)를 전기적으로 연결하는 와이어본딩을 실시하게 된다.
아울러, 상기한 바와 같이 와이어 본딩을 실시한 후에는 도 3e에 나타낸 바와 같이 반도체칩(1) 및 전도성연결부재(4)인 골드와이어를 봉지수지로써 봉지(encapsulation)하는 봉지 공정을 수행하게 된다.
이 때, 상기 반도체칩(1)의 하면과 리드(3)의 솔더랜드(301a)(301b) 및 방열랜드(302) 만이 외부로 노출되고, 이를 제외한 나머지 전체구조가 몰드바디(5)에 의해 봉지되어 외부 환경으로부터 보호된다.
그후, 최종적으로 상기 리드프레임(9)의 리드(3)를 제외한 부분을 절단하여 제거하는 트리밍 공정을 실시하면, 도 10f 및 도 10g에 나타낸 바와 같은 구조의 반도체 패키지가 구현된다.
한편, 도 11은 본 발명의 제3실시예에 따른 반도체 패키지가 마더보드(8)에 실장된 상태를 나타낸 종단면도로서, 마더보드(8)에 실장시 마더보드(8)의 외부접속단자 상부면에 솔더페이스트(7)(solder paste)를 도포한 후, 제1실시예에 따른 반도체 패키지의 몰드바디(5) 하면으로 노출된 솔더랜드(301a)가 상기 솔더페이스트(7) 상에 안착되도록 한 상태에서, 리플로우를 수행하여 반도체 패키지가 상기 마더보드(8) 상에 실장되도록 한다.
이 때, 본 발명의 제3실시예에 따른 반도체 패키지는 몰드바디(5) 상·하면으로 노출되는 솔더랜드(301a)(301b)가 지그재그 형태를 이루도록 서로 이웃하는 리드(3)상에 형성되므로 인해, 실장시 솔더랜드간에 충분한 절연거리를 유지할 수 있게 된다.
한편, 도 12는 본 발명의 제3실시예에 따른 반도체 패키지가 적층된 상태를 나타낸 종단면도로서, 본 발명의 제3실시예에 따른 반도체 패키지 단품 두 개를 준비한 상태에서, 하부 패키지(PL)의 몰드바디(5) 상면으로 지그재그 형태로 노출된 솔더랜드(301b) 상에 솔더페이스트(7)를 도포하고, 이어 상기 하부 패키지(PL)의 몰드바디(5) 상면으로 지그재그 형태로 노출된 솔더랜드(301b) 상부에 상부 패키지(PU)의 지그재그 형태로 노출된 솔더랜드(301a)를 일치시켜 가적층한 상태에서, 상기 솔더페이스트(7)를 리플로우시켜 상·하부 패키지(PU)(PL)가 상호 접합되도록 하여 적층을 완료하게 된다.
즉, 도 12에 나타낸 바와 같이 2개의 반도체 패키지를 기계적, 전기적으로 연결시키면 패키지 스택이 완성되며, 이 때 패키지의 메모리 용량은 2배로 늘어나게 된다.
한편, 발명의 제3실시예에 따른 반도체 패키지 또한 전술한 제1·2실시예에서의 반도체 패키지와 마찬가지로, 요구되는 메모리 용량에 따라 패키지 단품을 원하는 수만큼 적층하여 패키지 스택의 메모리 용량을 가변시킬 수 있게 된다.
이하, 본 발명의 제4실시예에 따른 반도체 패키지를 도 13 내지 도 15를 참조하여 설명하면 다음과 같다.
도 13은 본 발명의 제4실시예에 따른 반도체 패키지를 나타낸 종단면도로서,본 발명의 제4실시예에 따른 반도체 패키지는 리드(3)에 형성되어 몰드바디(5) 상·하면으로 노출되는 지그재그 형태의 솔더랜드(301a)(301b)중에서 몰드바디(5) 하면으로 노출되는 솔더랜드(301a)상에 솔더볼(6)이 부착되는 점이 제3실시예의 반도체 패키지와 다르며, 나머지 구성은 제3실시예의 반도체 패키지와 동일하다.
한편, 도 14는 본 발명의 제4실시예에 따른 반도체 패키지가 마더보드(8)에 실장된 상태를 나타낸 종단면도로서, 마더보드(8)의 외부접속단자 상에 솔더페이스트(7)가 도포된 상태에서 상기 외부접속단자와 패키지의 솔더볼(6)이 일치하도록 하여 패키지를 마더보드에 안착시킨 후, 리플로우 공정을 수행하여 반도체 패키지가 마더보드(8)에 실장되도록 한다.
또한, 도 15는 도 13의 반도체 패키지가 적층된 상태를 나타낸 종단면도로서, 본 발명의 제4실시예에 따른 패키지 단품을 2개 준비하여, 상기 2개의 패키지 단품중 하나를 하부 패키지(PL)로 삼고, 나머지 하나를 상부 패키지(PU)로 삼아, 하부 패키지(PL)의 몰드바디(5) 상면에 지그재그형으로 노출된 솔더랜드(301b) 상면에 상부 패키지(PU)의 솔더볼(6)이 부착되도록 적층한다.
즉, 하부 패키지(PL)의 몰드바디(5) 상면에 지그재그형으로 노출된 솔더랜드(301b)에 솔더페이스트(7)를 도포한 후, 상기 솔더페이스트(7)가 도포된 솔더랜드(301b) 상부에 상부 패키지(PU)의 솔더볼(6)이 안착되도록 가적층(假積層)한 상태에서, 리플로우 공정을 수행하여 하부 패키지(PL)와 상부 패키지(PU)가 적층되도록 한다.
상기한 본 발명의 제4실시예에 따른 반도체 패키지 또한 필요에 따라 3층 또는 그 이상의 층을 이루도록 적층하여 메모리 용량을 증가시킬 수 있음은 물론이다.
도 16은 본 발명에 적용된 리드프레임의 다른 실시예를 나타낸 평면도로서, 리드(300)에 길이방향의 다른 부위에 비해 넓은 폭을 가지는 솔더랜드(301b) 및 반도체칩의 본딩패드와의 전기적 접속을 위한 본딩부가 구비되며, 상기 리드(300)의 본딩부는 코이닝(coining) 가공에 의해 넓은 면적을 갖도록 형성된다.
이 때, 코이닝 가공된 본딩부의 형상은 도 16에 나타낸 바와 같이 사각형상으로 형성되거나, 그 밖의 다각형으로 형성되며 원형이어도 무방하다.
또한, 상기 리드(300)는 절곡 형성되는 대신, 리드의 길이방향 일측에 각각 형성되는 솔더랜드(301b)가 일정한 행렬로 배치되어 볼 부착시 볼 어레이 타입 패키지가 되도록 함이 바람직하다.
즉, 예를 들어 홀수번째의 리드에는 솔더랜드(301b)가 리드프레임 몸체로부터 연장된 리드의 절곡부 이전의 위치에 배치되고, 그에 이웃하는 짝수번째의 리드에는 솔더랜드(301b)가 절곡부를 지난 지점에 배치되어, 일정한 행렬을 이루도록 구성된다.
이 경우, 솔더랜드의 수를 증가시켜 볼 부착부를 많이 둘 수 있게 되므로써, 방열성 향상 및 입출력 단자 증가를 기할 수 있게 된다.
본 발명의 각 실시예에 따른 반도체 패키지들은 집적도가 우수하며, 특히 신호 경로를 극도로 짧게 한 구조이므로 고속 디바이스 탑재시 탁월한 성능을 나타내는 반도체 패키지를 구현할 수 있게 된다.
또한, 본 발명의 각 실시예에 따른 반도체 패키지는 공정이 단순하고 작업속도가 빠르며, 와이어 본딩등 저가의 신뢰성 높은 공정이 채택되므로써 제품의 제조 비용이 적고 빠른 시간내에 제품을 완성할 수 있게 되므로 TAT(처리소요시간)를 줄일 수 있으며, 나아가 생산성을 향상시킬 수 있게 된다.그리고, 솔더랜드를 지그재그로 배치하여 솔더랜드의 수를 증가시켜 볼 부착부를 많이 둘 수 있게 되므로써, 방열성 향상 및 입출력 단자 증가를 기할 수 있게 된다.
아울러, 본 발명의 반도체 패키지는 몰드바디 외측으로 노출되는 반도체칩의 하면과 리드의 솔더랜드 및 방열랜드를 통한 넓은 면적에 걸친 열방출로 인해, 우수한 열방출 성능을 나타내게 되며, 반도체칩이 노출된 상태에서 적층이 가능하므로 인해 박형화된 상태에서 메모리 용량을 손쉽게 확장시킬 수 있게 된다.

Claims (15)

  1. 센터패드를 구비한 반도체칩과,
    상기 반도체칩의 상면 양측에 각각 부착되는 접착부재와,
    상기 접착부재에 부착되어 반도체칩의 상면 및 측면을 감싸도록 위치하며 반도체칩의 센터패드와의 전기적 접속을 위한 와이어본딩부와 외부전원과의 접속을 위해 몰드바디 외측으로 노출되는 솔더랜드 및 열방출을 위한 방열랜드가 구비된 리드와,
    상기 반도체칩의 센터패드와 상기 리드의 와이어본딩부를 각각 전기적으로 연결하는 전도성 연결부재와,
    상기 반도체칩의 하면과 리드의 솔더랜드 및 방열랜드가 노출되도록 이들을 제외한 나머지 전체구조를 봉지하는 몰드바디를 포함하여서 되며,
    상기 리드에 구비되어 상기 몰드바디 상·하면으로 노출되는 솔더랜드가 서로 이웃하는 리드간에 있어서 지그재그 형태를 이루도록 서로 다른 위치에 형성됨을 특징으로 하는 반도체 패키지.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 솔더랜드 하면에 전도성이 우수한 Au 또는 Ag가 플레이팅됨을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 솔더랜드 하면에 솔더볼이 추가적으로 구비됨을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 접착부재가 절연성을 갖는 양면 접착테이프임을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 리드가,
    길이방향의 다른 부위에 비해 넓은 폭을 가지는 솔더랜드 및 반도체칩의 본딩패드와의 전기적 접속을 위한 본딩부로 이루어짐을 특징으로 하는 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 본딩부는 코이닝 가공에 의해 리드 폭에 비해 넓은 면적을 갖도록 형성됨을 특징으로 하는 반도체 패키지.
  8. 제 6 항에 있어서,
    상기 본딩부가 다각형 형상을 이룸을 특징으로 하는 반도체 패키지.
  9. 제 6 항에 있어서,
    상기 리드는 절곡 형성되는 대신,
    리드의 길이방향 일측에 각각 형성되는 솔더랜드가,
    홀수번째 리드에는 솔더랜드가 리드프레임 몸체로부터 연장된 리드의 절곡전 위치에 형성되고,
    그에 이웃하는 짝수번째 리드에는 솔더랜드가 절곡 지점 이후의 위치에 형성되어, 일정한 행렬을 이루게 됨을 특징으로 하는 반도체 패키지.
  10. 제 1 항에 있어서,
    센터패드를 구비한 반도체칩과, 상기 반도체칩의 상면 양측에 각각 부착되는 접착부재와, 상기 접착부재에 부착되어 반도체칩의 상면 및 측면을 감싸도록 위치하며 반도체칩의 센터패드와의 전기적 접속을 위한 와이어본딩부와 외부전원과의 접속을 위해 몰드바디 상하면으로 노출되는 솔더랜드 및 몰드바디 측면으로 열방출을 위해 노출되는 방열랜드가 구비된 리드와, 상기 반도체칩의 센터패드와 상기 리드의 와이어본딩부를 각각 전기적으로 연결하는 전도성 연결부재와, 상기 반도체칩의 하면과 리드의 솔더랜드 및 방열랜드가 노출되도록 이들을 제외한 나머지 전체구조를 봉지하는 몰드바디를 포함하여서 된 패키지 단품 중 하나를 하부 패키지로 삼고,
    상기 하부패키지의 상부에는 동일 구조의 패키지 단품을 전기적으로 연결되도록 적층하여서 패키지 스택을 구성하게 됨을 특징으로 하는 반도체 패키지.
  11. 센터패드를 구비한 반도체칩 상면에 접착부재를 부착하는 단계와,
    상기 접착부재 상면에 리드를 부착하는 단계와,
    상기 반도체칩의 센터패드와 리드의 와이어본딩부를 전도성 연결부재를 이용하여 전기적으로 연결하는 단계와,
    상기 반도체칩의 하면과 리드의 솔더랜드 및 방열랜드 만이 외부로 노출되고 이를 제외한 나머지 전체구조가 봉지되도록 봉지수지로 봉지하는 단계를 포함하여서 됨을 특징으로 하는 반도체 패키지 제조방법.
  12. 제 11 항에 있어서,
    상기 리드에 구비되는 솔더랜드가,
    서로 이웃하는 리드간에 있어서 서로 다른 위치에 각각 구비되어, 지그재그 형태를 이루게 됨을 특징으로 하는 반도체 패키지 제조방법.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 솔더랜드 하면에 전도성이 우수한 Au 또는 Ag가 플레이팅됨을 특징으로 하는 반도체 패키지 제조방법.
  14. 제 11 항 또는 제 12 항에 있어서,
    상기 솔더랜드 하면에 솔더볼이 추가적으로 구비됨을 특징으로 하는 반도체 패키지 제조방법.
  15. 제 11 항에 있어서,
    상기 접착부재가 절연성을 갖는 양면 접착테이프임을 특징으로 하는 반도체 패키지 제조방법.
KR10-1999-0067867A 1999-12-31 1999-12-31 반도체 패키지 및 그 제조방법 Expired - Fee Related KR100437821B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-1999-0067867A KR100437821B1 (ko) 1999-12-31 1999-12-31 반도체 패키지 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1999-0067867A KR100437821B1 (ko) 1999-12-31 1999-12-31 반도체 패키지 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20010066269A KR20010066269A (ko) 2001-07-11
KR100437821B1 true KR100437821B1 (ko) 2004-06-26

Family

ID=19634956

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1999-0067867A Expired - Fee Related KR100437821B1 (ko) 1999-12-31 1999-12-31 반도체 패키지 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR100437821B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100913171B1 (ko) 2009-04-27 2009-08-20 주식회사 이너트론 스택 패키지의 제조방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100390947B1 (ko) * 2000-12-29 2003-07-10 주식회사 하이닉스반도체 반도체 소자의 패키지 방법
KR102540733B1 (ko) * 2018-08-13 2023-06-07 주식회사 엘엑스세미콘 반도체 패키지 및 그를 포함한 반도체 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0730046A (ja) * 1993-07-15 1995-01-31 Toshiba Corp 半導体装置、リードフレーム及び半導体装置の製造方法
KR19980043248A (ko) * 1996-12-02 1998-09-05 김광호 리드 프레임 및 이를 구비한 칩 스케일 패키지
JPH10306853A (ja) * 1997-03-04 1998-11-17 Bando Chem Ind Ltd Ｖリブドベルト
KR19990086917A (ko) * 1998-05-30 1999-12-15 김영환 칼럼 리드형 반도체 패키지 및 그 제조방법
KR20000004339A (ko) * 1998-06-30 2000-01-25 김영환 스택형 패키지

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0730046A (ja) * 1993-07-15 1995-01-31 Toshiba Corp 半導体装置、リードフレーム及び半導体装置の製造方法
KR19980043248A (ko) * 1996-12-02 1998-09-05 김광호 리드 프레임 및 이를 구비한 칩 스케일 패키지
JPH10306853A (ja) * 1997-03-04 1998-11-17 Bando Chem Ind Ltd Ｖリブドベルト
KR19990086917A (ko) * 1998-05-30 1999-12-15 김영환 칼럼 리드형 반도체 패키지 및 그 제조방법
KR20000004339A (ko) * 1998-06-30 2000-01-25 김영환 스택형 패키지

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100913171B1 (ko) 2009-04-27 2009-08-20 주식회사 이너트론 스택 패키지의 제조방법

Also Published As

Publication number Publication date
KR20010066269A (ko) 2001-07-11

Similar Documents

Publication Publication Date Title
KR970000214B1 (ko) 반도체 장치 및 그 제조방법
US6803254B2 (en) Wire bonding method for a semiconductor package
US5241133A (en) Leadless pad array chip carrier
US6818980B1 (en) Stacked semiconductor package and method of manufacturing the same
US6080264A (en) Combination of semiconductor interconnect
US6753599B2 (en) Semiconductor package and mounting structure on substrate thereof and stack structure thereof
CN1937194A (zh) 制作叠层小片封装的方法
KR100265566B1 (ko) 칩 스택 패키지
CN102341899A (zh) 具有多种ic封装构造的无引线阵列塑料封装
US20080157302A1 (en) Stacked-package quad flat null lead package
EP0563264B1 (en) Leadless pad array chip carrier
US5559305A (en) Semiconductor package having adjacently arranged semiconductor chips
KR100673379B1 (ko) 적층 패키지와 그 제조 방법
KR100788341B1 (ko) 칩 적층형 반도체 패키지
KR100437821B1 (ko) 반도체 패키지 및 그 제조방법
KR101432486B1 (ko) 집적회로 패키지 제조방법
KR100422608B1 (ko) 적층칩패키지
KR20010073345A (ko) 적층 패키지
KR20010068781A (ko) 반도체 칩 패키지
KR100639700B1 (ko) 칩 스케일 적층 칩 패키지
KR100379092B1 (ko) 반도체패키지 및 그 제조 방법
KR20030055834A (ko) 리드프레임을 이용하는 볼 그리드 어레이형 반도체 칩패키지와 적층 패키지
KR20010054002A (ko) 적층형 반도체 패키지 및 그 제조방법
US20080179721A1 (en) Stacking of transfer carriers with aperture arrays as interconnection joints
KR100668817B1 (ko) 반도체 패키지의 제조 방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19991231

N231 Notification of change of applicant
PN2301 Change of applicant

Patent event date: 20000502

Comment text: Notification of Change of Applicant

Patent event code: PN23011R01D

A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20001201

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 19991231

Comment text: Patent Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20020831

Patent event code: PE09021S01D

AMND Amendment
E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20030531

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20020831

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

J201 Request for trial against refusal decision
PJ0201 Trial against decision of rejection

Patent event date: 20030701

Comment text: Request for Trial against Decision on Refusal

Patent event code: PJ02012R01D

Patent event date: 20030531

Comment text: Decision to Refuse Application

Patent event code: PJ02011S01I

Appeal kind category: Appeal against decision to decline refusal

Decision date: 20040529

Appeal identifier: 2003101002575

Request date: 20030701

AMND Amendment
PB0901 Examination by re-examination before a trial

Comment text: Amendment to Specification, etc.

Patent event date: 20030721

Patent event code: PB09011R02I

Comment text: Request for Trial against Decision on Refusal

Patent event date: 20030701

Patent event code: PB09011R01I

Comment text: Amendment to Specification, etc.

Patent event date: 20021128

Patent event code: PB09011R02I

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20030930

Patent event code: PE09021S01D

B701 Decision to grant
PB0701 Decision of registration after re-examination before a trial

Patent event date: 20040529

Comment text: Decision to Grant Registration

Patent event code: PB07012S01D

Patent event date: 20030801

Comment text: Transfer of Trial File for Re-examination before a Trial

Patent event code: PB07011S01I

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20040617

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20040618

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20070420

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20080527

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20090609

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20100610

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20110602

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20120605

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20120605

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20130607

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20130607

Start annual number: 10

End annual number: 10

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20150509