KR100260989B1

KR100260989B1 - 입력 버퍼 회로

Info

Publication number: KR100260989B1
Application number: KR1019960036229A
Authority: KR
Inventors: 다카유키 시라이
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시키가이샤
Priority date: 1995-08-30
Filing date: 1996-08-29
Publication date: 2000-07-01
Anticipated expiration: 2016-08-29
Also published as: DE69620323T2; EP0762290A1; JP2743878B2; DE69620323D1; JPH0962423A; US6140835A; EP0762290B1; KR970012792A

Abstract

본 발명의 제1실시예에 따른 입력 버퍼 회로는 전원 단자(11)와 접지 단자(12) 사이에 접속된 P-채널 및 N-채널 FETs(P1, N1)를 포함하는 CMOS 인버터, 전원 단자(11)와 접지 단자(12) 사이에 직렬로 접속된 P-채널 FETs(P3, P2) 및 N-채널 FETs(N2, N3)를 포함하는 논리 임계 제어기, FETs(P1, N1)사이의 접합부와 FETs(P7, N2) 사이의 접합부에 공통으로 접속된 제1스테이지 출력 단자(5), 제1스테이지 출력 단자(5)로부터 입력된 신호를 반전시켜 반전된 신호를 출력하는 인버터(13) 인버터(13)로부터 입력된 신호를 지연시켜 지연된 신호를 FETs(P2, N2)의 게이트에 출력하는 한 쌍의 지연 회로(3), (4), 메모리 셀(16)에 저장된 논리 값을 증폭 및 판독하는 감지 증폭기(17)의 출력 신호로부터 최종 출력 신호의 천이 시간을 검출하는 최종 출력 천이 시간 검출 회로(19)와, 최총 출력 천이 시간 검출 회로(19)의 출력 신호(1)를 반전시켜 반전된 출력 신호를 FET(N3)의 게이트에 출력하는 인버터(7)를 포함한다. 또한, 최종 출력 천이 시간 검출 회로(19)의 출력 신호(1)는 FET(P3)의 게이트에 공급된다. 본 발명의 제2실시예에 따라, 복수의 FETs(P4, P5, P7)은 FET(P3)에 병렬로 접속되고, 복수의 FETs(N4, N5, N6)는 FET(N3)에 병렬로 접속되어, 출력 천이 비트 수 검출 회로(61)를 통해 복수의 최종 출력 천이 시간 검출 회로(21, 22, 23, 24)로부터 출력 신호가 그들 게이트에 공급된다.

Description

입력 버퍼 회로

본 발명은 디지탈 논리 회로 또는 디지탈 논리 회로들 사이의 인터페이스를 포함하는 반도체 집적 회로 장치의 제1스테이지 입력 회로로서 이용되는 입력 버퍼 회로에 관한 것이다.

상술한 형태의 입력 버퍼 회로는 고입력 임피던스 및 저출력 임피던스로 구성될 필요가 있으며, 또는 정확 및 안정성 있는 레벨에서 입력 논리 레벨을 출력할 수 있도록 되는 것이 필요하다. 또한, 그와 같은 입력 버퍼 회로는 전원 라인 내의 노이즈로 인하여 에러의 논리 레벨로 반전시키지 않도록 적당한 노이즈 마진을 유지하는 것이 필요하다.

그와 같은 논리 반전은 다음의 이유로 인하여 야기된다.

일정한 바이어스 전압을 입력 버퍼 회로에 공급하는 정전압 전원 라인은 입력 버퍼 회로에만 전용되지 않고, 다른 논리 회로에 의해 공유된다. 일정한 바이어스 전압은 반도체 기판 상의 금속 층, 리드 및 상호 접속부를 통해 정전압 전원 라인으로부터 공급된다. 그들 금속층, 리드 및 상호 접속부는 제거될 수 없는 그들 등가 저항, 등가 인덕턴스 등을 갖는다. 그러므로, 비록, 정전압 전원이 출력 단자에서 이상적으로 일정한 전압을 발생한다할지라도, 전원 라인 상의 전압은 논리 회로가 논리 레벨을 반전시킬 때, 즉, 논리 레벨이 천이의 영향을 받을 때, 비교적 큰 소비 전류에 의해 변화되는 경향이 있다. 그러한 전압의 변화로 인하여 논리 회로들은 전류 라인들을 통해 서로 영향을 받게 되고, 그 결과로서, 임의 논리 회로에서 에러의 논리 레벨 반전을 초래한다. 특히, 데이타를 출력하는데 관계되는 그들 논리 회로들은 논리 레벨 천이에 따라 비교적 큰 전류를 소비하고, 동시에 실제로 논리 레벨 천이를 일으킨다. 따라서, 전원 라인 상의 전압은 매우 큰 변화를 일으키고, 그로 인해, 에러의 논리 레벨 반전을 일으키는 임의 장소에서 입력되는 논리 레벨보다 낮은 전원 전압이 입력 버퍼 회로에 순간적으로 인가된다.

이와 같은 에러의 논리 레벨 반전은 입력 버퍼 회로에 논리 레벨이 입력될 때 종종 발생하여, 그에 따라, 입력 버퍼 회로 다음 스테이지의 논리 회로는 논리 레벨 천이의 영향을 받으며, 이는 입력 버퍼 회로에 역으로 제공되는 전원 라인 상의 전압의 큰 변화를 일으킨다.

에러의 논리 레벨 반전을 방지하기 위한 노이즈 마진을 제공하기 위해서는 본 기술 분야에 이미 공지된 입력 버퍼 회로의 적당한 히스테리시스 특성을 부여해야 한다.

이하. 입력 버퍼 회로의 논리 레벨 반전 동작을 “제1천이”로 지칭하게 되고, 입력 버퍼 회로 이외의 다른 논리 회로들, 예를 들어 입력 버퍼 회로의 다음 스테이지에서의 논리 회로들 또는 데이타를 출력하기 위한 논리 회로들의 순간 논리 반전 동작을 “제2천이”로서 지칭하게 된다.

입력 버퍼 회로는 제1천이의 시간에 입력 논리 레벨을 정확하게 포착하기 위해 상기 언급한 히스테리시스 특성이 없어야 한다. 그러나, 제2천이의 시간에 에러의 논리 레벨 반전을 제공하는 것으로부터 자신을 보호하기 위하여, 입력 버퍼 회로에는 비교적 큰 히스테리시스 간격, 예를 들어, 시프트 량이 제공되어야 한다.

일본 공개 특허 공보 제4-100411호에 기재된 종래의 입력 버퍼 회로는 첨부된 도면과 제1도를 참조하여 아래에 설명된다.

제1도에 도시된 것처럼, 입력 버퍼 회로는 P-채널 FET(전계 효과 트랜지스터)(P1) 및 N-채널 FET(N1)를 포함하는 CMOS(상보 금속 산화물 반도체) 인버터, CMOS 인버터로부터 출력 신호를 수신하기 위하여 전원 단자(71)와 접지 단자(72) 사이에 직렬로 접속된 P-채널 FETs(P3, P2) 및 N-채널 FETs(N2, N3)의 어레이, FETs(P1, N1) 사이의 접합부와 FETs(P2, N2) 사이의 접합부로부터 신호를 수신하여 출력 단자(75)에 출력 신호로서 반전된 신호를 출력하는 인버터(73), 출력 단자(75)로부터 신호를 수신 및 지연하는 지연 회로(76)와, 지연 회로(76)로부터 출력 신호를 수신하여 FETs(P3, N3)의 각각의 게이트에 각각의 신호를 출력하는 저-천이 검출 회로(77) 및 고-천이 검출 회로(78)를 포함한다.

입력 단자(74)는 FETs(P1, P2, N1, N2)의 게이트에 접속된다. FETs(P1, N1)는 FETs(P3, P2, N2, N3)의 전원 단자(71) 및 접지 단자(72)에 공통으로 접속된 각각의 전윈 단자를 갖는다.

첨부된 제2도는 제1도에 도시된 입력 버퍼 회로의 동작을 설명하는 타이밍 차트를 도시한다. 입력 단자(74)로부터 공급된 입력 신호(Ai)가 음의 펄스를 갖는다면, 지연 회로(76)로부터의 출력 파형에는 입력 신호(Ai)로부터 td2의 시간 지연으로 출력된다. 저-천이 검출 회로(77)는 지연 회로(76)로부터의 출력 파형이 시간(T3)에 대해 하이 레벨에서 로우 레벨로 시프트한 이후에 바로 시간(T2)로부터 시간의 임의 주기 동안 로우 레벨을 출력한다. 저-천이 검출 회로(77)로부터 출력되는 로우 레벨에 응답하여, FET(P3)는 전도된다. FETs(Pl, P2)가 전도되고. FET(N3)가 비 전도되기 때문에 , 입력 신호(Ai)에 대한 논리 임계(VthH)는 하이로 되어, 입력 버퍼 회로의 저레벨을 유지하기 위한 마진을 증가시킨다.

시간(T4)에서 시간(T5)까지의 주기 동안, 즉, 고-천이 검출 회로(78)로 부터의 출력 신호가 지연 회로(76)로부터의 출력 신호로 인해 고레벨로 되는 동안, FETs(N3, N1, N2)는 전도되고, FETs((P3)는 비전도되어, 입력 신호(Ai)에 대한 논리 임계(VthL)를 낮춘다. 따라서, 입력 버퍼 회로는 고레벨을 유지하기 위해 큰 마진을 갖는다.

첨부된 도면의 제3도는 논리 임계(VthL)와 논리 임계(VthH) 사이의 관계를 도시한다. 제3도에 있어서, 수평축은 입력 신호(Ai)의 전압(V)을 나타내고, 수직축은 인버터(73)에 인가된 입력 전압(V), 예를 들어, 출력 신호(Ao)의 반전된 값을 나타낸다. 로우 임계(VthL)와 하이 임계(VthH) 사이의 중간 임계(TthM)는 FETs(P3, N3) 모두가 제2도에 도시된 시간(T3, T4) 사이의 주기에 대해서 비전도될 때를 나타낸다.

시간(T2, T3) 사이의 시간 주기와 시간(T4, T5) 사이의 시간 주기는 입력 버퍼 회로의 논리 시스템으로부터 출력하기 위한 천이 주기, 즉 제2천이 주기이다. 지연 회로(76)의 지연 시간은 제2천이 주기에 걸쳐 조정된다.

상술한 공보에는 저-천이 검출 회로(77) 및 고-천이 검출 회로(78)중 어떠한 회로 장치에 대해도 설명하고 있지 못하고 있다. 그들 회로(77, 78)의 한 예는 첨부된 제4(a)도 및 제4(b)도를 참조하여 아래에서 상세히 설명한다.

제4(a)도에 도시된 것처럼, 저-천이 검출 회로는 입력 신호와 그 입력 신호를 역위상 지연 소자에 의해 처리하여 발생된 신호가 공급되는 NOR 게이트와, NOR게이트로부터 출력 신호가 공급되는 인버터를 포함한다. 이러한 장치의 저-천이 검출 회로는 NOR 게이트에 인가되는 두 개의 입력 신호가 0 레벨로 될 때에만 논리 0 레벨을 출력한다.

제4(b)도에 도시된 것처럼, 고-천이 회로 검출 회로는, 제4(a)도에 도시된 NOR 게이트 대신에 NAND 게이트가 접속된 것을 제외하고, 제4(a)도에 도시된 저-천이 검출 회로와 유사하다. 이러한 장치의 고-천이 검출 회로는 NAND 게이트에 인가되는 두 개의 입력 신호가 1 레벨로 될 때에만 논리 1 레벨을 출력한다.

역-위상 지연 소자는 입력 신호를 역 위상으로 시프트하는데, 예를 들어, 입력 신호의 반전된 값을 발생하고, 동일하게 지연시킨다.

제1도에 도시된 종래의 입력 버퍼 회로에 있어서, 지연 회로(76)의 지연 시간(td2)은 제2천이 주기에 따른 정렬로 논리 임계를 시프트하도록 조정되어, 전원 노이즈가 발생하기 가장 용이한 데이타 출력 천이에 따라 입력 버퍼 회로가 에러로 작동하는 것을 방지한다.

입력 버퍼 회로에 인가되는 입력 신호는 제2도에 도시된 입력 신호(Ai)에만 제한되지 않는다. 입력 버퍼 회로에는 첨부된 도면의 제5도에 도시된 것처럼 더미 사이클이 존재하는 입력 파형이 제공될 수 있다. 이러한 더미 사이클은 집적 회로(ICs)를 사용하는 시스템의 대기 상태(standby condition)에서 어드레스들만이공회전(idly cycled)되는 시간의 주기이다.

제5도에 있어서 저-천이 검출 회로(77)가 최종 더미 파형이 입력되는 시간(TE)으로부터 시간의 어떤 주기 내의 시간(T6 및 T8)사이의 로우-레벨 펄스를 발생할 때, 논리 임계(VthH)는 로우-레벨 펄스의 주기 동안 하이가 된다. 만약, 입력 신호(Ai)가 상기 시간 동안 로우 레벨에서 하이 레벨로 변화한다면, 하이 레벨 데이타를 출력하기 위한 시간이 지연되며, 따라서, 그러한 지연으로 인해 데이타의 출력이 고속으로 될 수 없다. 약간의 경우에 있어서, 하이 레벨 데이타는 출력될 수 없다.

논리 회로가 정지 동작 시스템으로서 이용된다면, 심지어 입력 버퍼 회로에 인가되는 입력 신호가 여러 천이에 영향을 받을 때, 최종 천이에서 최종 데이타의 출력까지의 지연 시간은 선정된 범위 내에 있어야 하는데, 이는 또한 속도의 지연 문제를 제기한다.

또한, 데이타 출력의 천이는 입력 신호(Ai)로부터 시간(td2)의 경과 이후에 반드시 발생될 필요는 없지만, 시간의 미세한 변화에 따라 발생할 수 있다. 결과적으로 시간(td2)이 출력 신호(Ao)를 기초로 하여 결정되는 경우에 정확한 시간 정합은 성취될 수 없다. 오히려, 출력 드라이버 등과 같은 천이 시간을 직접 검출 및 이용하는 것이 보다 정확하게 될 수 있음을 알 수 있다.

종래의 입력 버퍼 회로는 상술한 천이 검출 회로가 모든 입력 버퍼 회로에 부가되어야 하지만, 천이 검출 회로들이 공통으로 이용될 수 없게 되어, 다른 면에서는 모든 입력 버퍼에 의해 공유되는 불일치의 문제가 야기되어, 구성 소자들의 수를 증가시키며, 칩 사이즈의 감소시키는데 노력에 제한을 부가한다.

제1도는 종래의 입력 버퍼 회로의 블록 다이어그램.

제2도는 제1도에 도시된 종래의 입력 버퍼 회로의 동작을 설명하는 타이밍 차트.

제3도는 제1도에 도시된 종래의 입력 버퍼 회로의 입력 전압 대 출력 전압 특성을 도시한 다이어그램.

제4(a)도는 제1도에 도시된 입력 버퍼 회로의 저-천이 검출 회로의 블록 다이어그램.

제4(b)도는 제1도에 도시된 종래의 입력 버퍼 회로의 고-천이 검출 회로의 블록 다이어그램.

제5도는 더미 사이클(dummy cycle)이 입력 파형 내에 존재할 때 제1도에 도시된 종래의 입력 버퍼 회로의 동작을 설명하는 타이밍 차트.

제6도는 본 발명의 제1실시예에 따른 입력 버퍼 회로의 블록 다이어그램.

제7도는 제6도에 도시된 입력 버퍼 회로의 최종 출력 천이 검출 회로의 블록다이어그램.

제8도는 제6도에 도시된 입력 버퍼 회로의 동작을 설명하는 타이밍 차트.

제9도는 본 발명의 제2실시예에 따른 입력 버퍼 회로의 블록 다이어그램.

제10도는 제9도에 도시된 입력 버퍼 회로의 출력 천이 비트 수 검출 회로의 블록다이어그램.

제11도는 제9도에 도시된 입력 버퍼 회로의 동작을 설명하는 타이밍 차트.

* 도면의 주요부분에 대한 부호의 설명

3, 4 : 지연 회로 13 : 인버터

16 : 메모리 셀 17 : 감지 증폭기

19 : 최종 출력 천이 시간 검출 회로

따라서, 본 발명의 목적은, 심지어 더미 사이클이 입력 신호에 존재해도, 높은 노이즈 마진을 유지하여 입력된 논리 레벨을 정확하게 출력할 수 있는 입력 버퍼 회로를 제공하는 것이다.

본 발명의 다른 목적은, 감지 증폭기의 출력 신호를 기초로 하여, 최고 전원라인 노이즈가 발생되는 제2천이 시간을 결정하는 입력 버퍼 회로를 제공하는 것이다.

본 발명의 또 다른 목적은, 발생된 전원 라인 노이즈의 레벨에 따라 노이즈 마진이 유지되는 경우에, 발생된 전원 라인의 레벨에 따라 자동으로 변화 가능한 히스테리시스 간격을 갖는 입력 버퍼 회로를 제공하는 것이다.

본 발명의 또 다른 목적은 천이 검출 회로가 모든 입력 버퍼 회로에 개별적으로 부가될 필요가 없도록 설계된 입력 버퍼 회로를 제공하는 것이다.

본 발명의 다른 목적은 감소된 구성 소자들을 갖는 입력 버퍼 회로를 제공하여, 칩 사이즈의 증가를 방지하는 것이다.

본 발명의 또 다른 목적은 반전 노이즈 마진의 발생으로 인해 출력 신호가 지연되는 것을 방지하는 입력 버퍼 회로를 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명에 따라 다음과 같은 입력 버퍼 회로를 제공하는데, 본 발명의 입력 버퍼 회로는 입력 신호를 수신하는 제1인버터, 제1인버터의 출력 신호를 수신하는 제2인버터, 최종 출력 신호의 천이 시간을 검출하여 천이 시간의 검출된 레벨에 따른 지연 동안 제어 신호를 출력하는 천이 시간 검출 회로, 입력 신호에 응답하여 발생된 출력 신호의 논리 임계의 시프트 량을 제어하기 위해 천이 시간 검출 회로의 제어 신호를 제2인버터의 입력 단자에 역으로 공급하는 논리 임계 제어 회로와, 제2인버터의 출력 신호를 지연시켜 지연된 출력 신호를 논리 임계 제어 회로에 입력하는 지연 회로를 포함한다.

상기 장치를 이용하여, 최종 출력 신호에 기초하여 검출된 큰 전원 라인 노이즈에 기초한 논리 임계를 제어할 수 있다.

천이 시간 검출 회로는 복수의 천이 비트에 따라 최종 출력 신호의 천이 시간을 검출하여 복수의 각각의 제어 신호를 출력하는 복수의 천이 시간 검출 회로를 포함할 수 있고, 논리 임계 제어 회로는 천이 시간 검출 회로에 의해 출력된 제어 신호를 따라, 입력 신호에 응답하여 발생된 출력 신호의 논리 임계의 시프트 량을 변경시키는 수단을 포함할 수 있다.

상기 논리 임계의 시프트 량은, 큰 전원 라인 노이즈로 인하여 입력 버퍼 회로의 에러 동작을 방지하고, 또한 작은 전원 라인 노이즈로 인하여 논리 임계의 과도한 시프트로 야기된 동작 지연을 방지하기 위하여 천이 시간 검출 회로로부터 출력된 천이 비트의 수에 따라 자동으로 제어된다. 또한, 최대 전원 라인 노이즈가 발생될 때 입력 신호에 응답하여 발생된 출력 신호의 논리 임계의 시프트 량을 제어할 수 있다.

본 발명의 상기 및 다른 목적, 특징과, 장점은 첨부된 도면을 참조하여 본 발명의 양호한 실시예를 설명한다.

제6도에 도시된 것처럼, 본 발명의 제1실시예에 따른 입력 버퍼 회로는 입력신호(Ai)가 인가되는 입력 단자(14), 전원 단자(11)와 접지 단자(12) 사이에 접속된 P-채널 FET(P1)과 N-채널 FET(N1)를 구비하는 CMOS 인버터, 전원 단자(11)와 접지 단자(12) 사이에 직렬로 접속된 P-채널 FETs(P3, P2)와 N-채널 FETs(N2, N3)를 구비하는 논리 임계 제어 회로, FETs(P1, N1) 사이의 접합부와, FETs(P2, N2) 사이의 접찹부에 공통으로 접속된 제1스테이지 출력 단자(5), 제1스테이지 출력 단자(5)로부터 입력 신호를 반전시켜 출력 단자(15)에 출력 신호(Ao)를 출력하는 인버터(13), 인버터(13)로부터 출력 신호를 수신하여 FETs(P2, N2)의 게이트에 지연된 신호를 출력하는 한 쌍의 지연 회로(3, 4), 메모리 셀(16)에 저장된 논리 값을 증폭 및 판독하는 감지 증폭기(17)의 출력 신호(SA 출력 신호)(10)로부터 최종 출력 천이 시간을 검출하는 최종 출력 천이 시간 검출 회로(19)와, 최종 출력 천이 시간 검출 회로(19)의 출력 신호(1)를 수신하여 FET(N3)의 게이트에 반전된 신호를 출력하는 인버터(2)를 포함한다. 이러한 입력 버퍼 회로는 1-칩 반도체 기판 상에 제조된다.

입력 단자(14)는 FETs(P1, N1)의 게이트에 접속된다. 최종 출력 천이 시간 검출 회로(19)의 출력 신호는 FET(P3)의 게이트에 인가되고, 또한 인버터(2)를 통해 FET(N3)의 게이트에도 인가된다.

최종 출력 천이 시간 검출 회로(19)는 제7도의 예를 통해 도시되어 있다. 제7도에 도시된 것처럼, 최종 출력 천이 시간 검출 회로(19)는 SA 출력 신호(10)를 수신하는 SA 입력 단자(21), SA 입력 단자(21)로부터 공급된 SA 출력 신호를 지연시키는 동위상(in-phase) 지연 회로(62), SA 입력 단자(21)로부터 공급된 SA 출력 신호와 동위상 지연 회로(62)의 출력 신호를 수신하는 NOR 게이트(63) 및 NAND 게이트(64), NOR 게이트(63)의 출력 신호를 수신하는 인버터(65), 인버터(65) 및 NAND 게이트(64)의 출력 신호를 수신하는 NAND 게이트(26)와, 최종 출력 천이 시간 검출 회로(19)의 출력 신호로서 NAND 게이트(26)의 출력 신호를 출력하는 출력 단자(27)를 포함한다. 최종 출력 천이 시간 검출 회로(19)는 본 기술 분야에 널리 사용되는 어드레스 천이 검출 회로와 동일한 회로 장치가 될 수 있다.

제6도에 도시된 지연 회로(3, 4) 각각은 저항기 및 캐패시터의 직렬 접속된 회로와, 기수의 스테이지내의 인버터를 포함하고, 쇼트 펄스 신호(short pulse signals)를 차단하는 저역 통과 필터로서 기능을 한다.

제6도에 도시된 입력 버퍼 회로의 동작은 제8도에 기재된 타이밍 차트를 참조하여 아래에 설명되어 있다.

입력 신호(Ai)가 논리값(“1”)의 하이 레벨에서 논리값(“0”)의 로우 레벨로 변화할 때, 인버터(13)에 접속된 출력 단자(15)는 동위상으로 입력 신호를 미세하게 지연시키는 출력 신호(Ao)를 출력한다. 출력 신호(Ao)는 지연 회로(3, 4)에 의해 더 지연되고, FETs(P2, N2)의 게이트에 인가된 전압을 하이 레벨에서 로우 레벨로 되게 한다. 시간(TC)에서 시간(TA)까지의 주기 동안, 지연 회로(3, 4)는 저역 통과 필터로서 작용한다.

FETs(P1, P2)가 전도되어, 최종 출력 천이 시간 검출 회로(19)가 천이를 검출할 때, 최종 출력 천이 시간 검출 회로(19)는 시간(TP1)과 시간(TP2) 사이의 출력 신호로서 로우 펄스를 출력하고, FET(P3)의 게이트에 로우 펄스를 인가한다. FET(P3)는 입력 제1스테이지의 임계가 제3도에 도시된 것처럼 하이 논리 임계(VthH)로 변화함에 따라 다시 전도된다.

입력 신호(Ai)가 논리값(“0”)의 로우 레벨에서 논리값(“1”)의 하이 레벨로 변화할 때, FETs(N1, N2, N3)는 시간(TP3)과 시간(TP4) 사이의 주기 동안 전도되어, 입력 제1스테이지의 임계를 제3도에 도시된 것처럼 로우 논리 임계(VthL)로 변경시킨다. 최종 출력 천이 시간 검출 회로(19), 예를 들어, 제7도에 도시된 지연회로(64)에 의해 야기된 지연의 지속 기간은, 최종 데이타 출력 천이가 시간(TP1)과 시간(TP7) 사이의 주기와, 시간(TP3)과 시간(TP4) 사이의 주기내에서 발생하도록 선택되어, 결과적으로, 입력 버퍼 회로는 히스테리시스 회로로서 효과적으로 동작할 수 있다.

또한, 전원 라인 노이즈가 발생하기에 가장 쉬운 최종 데이타 출력 천이 시간을 상술한 주기와 일치하여 조정될 수 있기 때문에, 전원 라인 노이즈로 인하여 입력 버퍼 회로의 에러 동작을 방지한다. 최종 데이타 출력 신호의 천이 검출된 펄스가 최종 출력 회로의 드라이버(6) 바로 이전에 접속된 감지 증폭기(17)의 SA 출력 신호(10)에 따라 발생되기 때문에, 상술한 타이밍 조정은 시간(TP2, TP4)에서 발생된 펄스들의 트레일링 엣지들만을 기초하여 실행될 수 있다. 따라서, 전원 라인 노이즈로 인하여 입력 버퍼 회로의 에러 동작을 용이하게 방지할 수 있다.

본 발명의 제2실시예에 따른 입력 버퍼 회로는 제9도를 참조로 아래에 설명되어 있다.

제6도에 도시된 부분에 대한 구조 및 동작이 동일한 제9도에 도시된 그들 부분은 동일한 부호로 나타내고, 아래에 상세한 설명은 생략한다. 제9도에 도시된 것처럼, 제2실시예에 따른 입력 버퍼 회로는 FET(P3)에 병렬 접속된 P-채널 FETs(P4, P5, P6)과, FET(N3)에 병렬 접속된 N-채널 FETs(N4, N5, N6)를 포함한다. 출력 천이 비트 수 검출 회로(71)는 출력 신호(51∼54)를 FETs(P3∼P6)의 각각의 게이트에 직접 인가하고, 각각의 인버터(66∼69)를 통해 FETs(N3∼N6)의 각각의 게이트에 인가한다.

반도체 기판 상의 FETs(P1, P2, N1, N2)의 사이즈는 FETs(P3∼P6 및 N3∼N6) 의 각각의 사이즈의 약 4배가 되기 때문에, FETs(P3∼P6 및 N3∼N6)에 공급되는 전류보다 4배 더 큰 전류가 공급될 수 있다.

최총 출력 천이 시간 검출 회로(21∼24)에는 메모리 셀 내에 저장된 데이타에 따른 하이 레벨 또는 로우 레벨, 즉 각각의 감지 증폭기(31∼34)로부터 증폭된 논리 레벨이 인가된다. 최종 출력 천이 시간 검출 회로(21∼24)는 공급된 논리 레벨의 천이를 검출하고, 검출된 천이를 출력 천이 비트 수 검출 회로에 출력한다. 최종 출력 천이 시간 검출 회로(21∼24) 각각은 제7도에 도시된 최종 출력 천이 시간 검출 회로(17)와 동일하게 될 수 있다.

출력 천이 비트 수 검출 회로(61)는 최종 출력 천이 시간 검출 회로(21∼24)의 출력 신호를 4-비트 출력 신호(51∼54) 각각으로 변환한다. 제10도에 도시된 것처럼, 출력 천이 비트 수 검출 회로(61)는 4-입력 NAND 게이트(30), 2-입력 NOR 게이트(31∼36), 3-입력 NOR 게이트(37∼39), 4-입력 NOR 게이트(40), 2-입력 NOR 게이트(31∼36)로부터 출력 신호를 수신하기 위한 6-입력 NOR 게이트(41), 3-입력 NOR 게이트(37∼39)로부터 출력 신호를 수신하기 위한 3-입력 NOR 게이트(42), 4-입력 NAND 게이트(30)로부터 출력 신호를 수신하기 위한 인버터(43)와, 4-입력 NOR 게이트(40)로부터 출력 신호를 수신하기 위한 인버터(44)를 포함한다.

논리 임계 레벨은 보다 많은 FETs(P4∼P6)가 전도될 때 보다 더 큰 정도로 증가하고, 보다 많은 FETs(N4∼N6)가 전도될 때 보다 작은 정도로 증가하기 때문에, 논리 임계의 보다 큰 시프트 량을 얻을 수 있다. 따라서, 많은 FETs가 전도될수록, 논리 임계 레벨의 히스테리시스 간격은 크게 된다.

제2실시예에 따라, 입력 버퍼 회로는, 제1실시예와 마찬가지로, 최종 데이타 출력의 천이 시간 동안에만 히스테리시스 회로로서 동작한다. 그러나, 제2실시예는 입력 버퍼 회로의 제1스테이지의 논리 임계 레벨이 천이 출력 비트의 수에 따라 변화한다는 점에서 제1실시예와 다르다. 특히, 제2실시예에 따른 입력 버퍼 회로는 천이 비트의 수가 증가할 때 증가하는 경향이 있는 전원 라인 노이즈에 대해 보다 큰 마진을 위한 방향으로 제1스테이지의 논리 임계 레벨을 시프트한다.

제2실시예에 따른 입력 버퍼 회로의 동작은 제11도를 참조하여 아래에 설명한다.

제11도는 각각의 최종 출력 천이 시간 검출 회로(21∼24)의 출력 신호를 좌측 칼럼 조합에 도시하고, 또한, 좌측 칼럼의 출력 신호의 각각의 조합에 대해, 4 비트 중에서 천이 비트의 수를 우측 칼럼 조합에 도시한다.

제11도에 도시된 것처럼, 각각의 최종 출력 천이 시간 검출 회로(21∼24)의 출력 신호는 16 조합으로 이용될 수 있다.

천이 비트의 수가 0일 때, FETs(P3∼P6) 및 FETs(N3∼N6)은 전도되지 않고, 입력 제1스테이지의 논리 임계 레벨은 변화하지 않는다.

천이 비트의 수가 1일 때, 예를 들어, 제11도에 도시된 “1/4 비트” 칼럼에서 단지 *로 표시된 4가지 예에 있어서, 출력 천이 비트 수 검출 회로(61)는 출력 신호(51)로서 원-쇼트(one-short) 펄스를 출력하고, 단지 FETs(P3, N3)만을 전도시킨다. 입력 신호(Ai)가 하이 레벨에서 로우 레벨로 진행하는 순간에 입력 제1스테이지의 반전된 레벨은 FETs(P1, P2, P3) 및 FET(N1)에 의해 결정되고, 입력 신호(Ai)가 로우 레벨에서 하이 레벨로 진행하는 순간에 입력 제1스테이지의 반전된 레벨은 FETs(N1, N2, N3) 및 FET(P1)에 의해 결정된다. 원-쇼트 로우 펄스는 제1실시예에서와 동일한 시간에서 발생된다.

유사하게 천이 비트의 수가 2 일 때, 출력 천이 비트 수 검출 회로(61)는 출력 신호(51, 52)로서 원-쇼트 펄스를 출력하여, 대응하는 FETs를 전도시킨다. 천이 비트의 수가 3 일 때, 출력 천이 비트 수 검출 회로(61)는 출력 신호(51, 52, 53)로서 원-쇼트 펄스를 출력하여, 대응하는 FETs를 전도시킨다. 천이 비트 수가 4일 때, 출력 천이 비트 검출 회로(61)는 모든 출력 신호(51, 52)로서 원-쇼트 펄스를 출력하여, 대응하는 FETs를 전도시킨다. 입력 제1스테이지의 반전된 레벨의 시프트 량은 전도되는 FETs의 수에 따라 증가하는데, 그로 인해, 전원 라인 노이즈로 인해 입력 버퍼 회로의 에러 동작을 방지한다.

제2실시예에 있어서, 입력 버퍼 회로 이외의 다른 모든 논리 회로가 논리 레벨을 실제로 동시에 반전시키는 제2천이 시간은 감지 증폭기의 출력 신호의 천이 시간으로부터 검출되고, 또한, 입력 버퍼 회로의 동작 임계 레벨은 천이 비트 수에 따라 변화시킬 수 있다. 그러므로, 입력 버퍼 회로는 발생되는 전원 라인 노이즈의 크기에 따라 적당한 히스테리시스 특성을 유지한다.

제2실시예에서는 4-비트 천이를 설명하였지만, 천이 비트의 수는 4에 제한하지 않으며, 또한, 입력 버퍼 회로는 천이 비트의 어떤 임의 수를 처리하도록 배열될 수 있다.

제1 및 제2실시예에 있어서, 감지 증폭기의 출력 신호는 논리 임계 시프트 량을 제어하는 제어 회로의 제어 타이밍을 결정하기 위해 검출된다. 그러나, 논리 임계 시프트 량을 제어하는 제어 회로의 제어 타이밍은 입력 버퍼 회로의 전원 라인 상에 발생된 노이즈가 최대일 때 논리 임계 시프트 량을 제어하는데 있어서 어떤 여러 다른 방법으로 결정될 수 있다. 대부분의 노이즈는, 예를 들어 출력 데이타를 증폭하는 증폭 회로 또는 입력 버퍼 회로와 전원을 공유하는 출력 데이타 버퍼에서처럼, 상대적으로 큰 전류 및 큰 진폭으로 동작하는 회로에서의 천이에 따라 발생된다. 입력 버퍼 회로의 동작에 있어 에러를 일으키기에 충분히 큰 레벨의 노이즈는 상대적으로 작은 전류와 작은 진폭으로 동작하는 회로에 의해 발생되지 않는다.

상술한 것처럼, 본 발명의 장치에 따라, 전원 라인 노이즈가 발생하기 가장 쉬운 최종 출력 천이 시간에서 히스테리시스 회로로서 입력 버퍼 회로가 동작하기 때문에, 입력 버퍼 회로는 에러 동작 없이 안정적으로 동작할 수 있다.

본 명세서에 설명된 입력 버퍼 회로의 변경 및 수정안은 본 기술에 숙련된 사람들에 의해 이루어 질 수 있음을 알 수 있다. 그러한 모든 수정안 및 변경안은 첨부된 특허 청구 범위의 범주내에 이루어 질 수 있음을 의미한다.

Claims

입력 버퍼 회로에 있어서, 입력 신호를 수신하는 제1인버터; 상기 제1인버터의 출력 신호를 수신하는 제2인버터; 최종 출력 신호의 천이 시간을 검출하고, 검출된 천이 시간의 검출 레벨에 따른 지연에 대한 제어 신호를 출력하는 천이 시간 검출 수단; 상기 천이 시간 검출 수단의 제어 신호를 상기 제2인버터의 입력 단자에 역으로 제공하여, 상기 입력 신호에 응답하여 발생된 출력 신호의 논리 임계의 시프트 량을 제어하는 논리 임계 제어 수단; 및 상기 제2인버터의 출력 신호를 지연시키고, 지연된 출력 신호를 상기 논리 임계 수단에 입력하는 지연 회로를 포함하는 입력 버퍼 회로.
제1항에 있어서, 상기 천이 시간 검출 수단은, 복수의 천이 비트에 따라 최종 출력 신호의 천이 시간을 검출하고, 복수의 각각의 제어 신호를 출력하는 복수의 천이 시간 검출 수단을 포함하고, 상기 논리 임계 제어 수단은, 상기 천이 시간 검출 수단에 의해 출력된 상기 제어 신호에 따라, 상기 입력 신호에 응답하여 발생된 출력 신호의 논리 임계의 시프트 량을 변경시키는 수단을 포함하는 입력 버퍼 회로.
입력 버퍼 회로에 있어서, 입력 신호를 수신하는 각각의 게이트를 갖는 P-채널 및 N-채널 FETs를 포함하는 CMOS 인버터; 상기 CMOS 인버터에 의해 공유된 전원 단자에 직렬로 접속된 제1 및 제2 P-채널 FETs 및, 제1 및 제2 N-채널 FETs를 구비하는 논리 임계 제어 수단; 상기 CMOS 인버터의 P-채널 및 N-채널 FETs 사이의 접합부와 상기 논리 임계 제어 수단의 제2 P-채널 및 N-채널 FETs 사이의 접합부에 공통으로 접속된 제1스테이지 출력 단자; 상기 제1스테이지 출력 단자로부터 입력된 신호를 반전시키고, 반전된 신호를 출력하는 제2인버터; 상기 제2인버터로부터 입력된 신호를 지연시키고, 지연된 신호를 상기 논리 임계 제어 수단의 제2 P-채널 및 N-채널 FETs의 게이트에 출력하는 한 쌍의 지연 회로; 최종 출력 신호의 천이 시간을 검출하고, 검출된 천이 시간 벨에 따른 지연에 대한 제어 신호를 상기 논리 임계 제어 수단의 제1 P-채널 FET의 게이트에 역으로 제공하는 천이 시간 검출 수단; 및 상기 천이 시간 검출 수단의 출력 신호를 반전시키고, 반전된 출력 신호를 상기 논리 임계 제어 수단의 제1 N-채널 FET의 게이트에 출력하는 제3인버터를 포함하는 입력 버퍼 회로.
제3항에 있어서, 상기 논리 임계 제어 수단은 서로 병렬로 접속된 복수의 쌍의 FETs를 구비하고, 각각의 쌍 내의 상기 FETs는 제1 P-채널 FET 및 상기 제1 N-채널 FET를 구비하며, 상기 천이 시간 검출 수단은 복수의 천이 비트에 따라 최종 출력 신호의 천이 시간을 검출하고, 검출된 신호를 선정된 지연 시간으로 출력하기 위한 수단을 구비하고, 상기 입력 버퍼 회로는 상기 천이 시간 검출 수단으로부터 출력된 검출 신호에 의해 표현된 천이 비트의 수에 따라 상기 논리 임계 제어 수단의 제1 FETs를 여기시키기 위한 천이 비트 수 검출 회로를 더 포함하는 입력 버퍼 회로.
출력 신호의 천이 시간을 검출하고, 검출된 천이 시간을 신호 입력 스테이지에 역으로 제공하여 입력 신호의 논리 임계를 제어하기 위한 입력 버퍼 회로의 논리 임계 제어 방법에 있어서, 최종 신호 출력 스테이지에서 출력 신호의 천이 시간을 검출하는 단계와; 최종 신호 출력 스테이지에서 검출된 천이 시간에 따라 논리 임계의 시프트 량을 제어하는 단계를 포함하는 입력 버퍼 회로의 논리 임계 제어 방법.
제5항에 있어서, 전원 라인에 발생된 노이즈가 최대로 되는 시간과 논리 임계의 시프트 량을 제어하는 시간이 일치되도록 최종 신호 출력 스테이지에서 검출된 천이 시간에 따른 지연을 조정하는 단계를 더 포함하는 입력 버퍼 회로의 논리 임계 제어 방법.
제5항에 있어서, 상기 최종 신호 출력 스테이지에서 복수의 천이 비트에 따라 출력 신호의 천이 시간을 검출하는 단계와, 천이 비트의 수가 보다 크게 될 때 논리 임계의 시프트 량이 보다 크게 되도록 천이 비트의 수에 따라 검출된 천이 시간의 지연을 조정하는 단계를 더 포함하는 입력 버퍼 회로의 논리 임계 제어 방법.