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KR102665085B1 - 히스테리시스 기능을 가지는 입력 버퍼 회로 - Google Patents

히스테리시스 기능을 가지는 입력 버퍼 회로 Download PDF

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KR102665085B1
KR102665085B1 KR1020220015867A KR20220015867A KR102665085B1 KR 102665085 B1 KR102665085 B1 KR 102665085B1 KR 1020220015867 A KR1020220015867 A KR 1020220015867A KR 20220015867 A KR20220015867 A KR 20220015867A KR 102665085 B1 KR102665085 B1 KR 102665085B1
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buffering
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complementary
hysteresis
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이재진
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주식회사 피델릭스
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Abstract

히스테리시스 기능을 가지는 입력 버퍼 회로가 게시된다. 본 발명의 입력 버퍼 회로에서는, 히스테리시스 제어부가 구비된다. 이에 따라, 버퍼링 신호쌍의 천이가 히스테리시스가 없는 경우보다 뒤에 나타나는 정방향 히스테리시스가 생성된다. 그 결과, 본 발명의 입력 버퍼 회로에 의하면, 고임피던스 상태의 입력 신호쌍에 대하여 반도체 메모리 장치의 오동작이 방지될 수 있다.

Description

히스테리시스 기능을 가지는 입력 버퍼 회로{INPUT BUFFER CIRCUIT IN SEMICONDUCTOR MEMORY DEVICE HAVING HYSTERESIS FUNCTION}
본 발명은 전자 회로에 관한 것으로서, 특히, 입력 버퍼 회로에 관한 것이다.
입력 버퍼 회로는 반도체 메모리 장치 등에서 외부 시스템으로부터 제공되는 입력 신호쌍을 수신하여, 내부의 전압 준위에 맞도록 조정하는 인터페이스 회로로 작용한다. 이때, 입력 신호쌍은 진성 입력 신호와 상보 입력 신호로 이루어진다.
이러한 입력 버퍼 회로는 진성 입력 신호와 상보 입력 신호의 전압 레벨을 비교하고, 비교 결과에 따른 논리상태를 가지는 버퍼링 신호쌍을 발생한다.
그런데, 외부 시스템에서 제공되는 상기 입력 신호쌍은 고임피던스 상태로 제공될 수 있다. 이때, 상기 진성 입력 신호와 상보 입력 신호는 거의 동일한 전압 레벨을 가질 수 있다.
이 경우, 상기 진성 입력 신호와 상보 입력 신호의 전압 레벨차가 무의미한 정도임에도 불구하고, 상기 버퍼링 신호쌍의 논리상태가 자주 변화될 수 있다.
그 결과, 반도체 메모리 장치는 오동작을 발생하게 된다.
본 발명의 목적은 고임피던스 상태의 입력 신호쌍에 대하여 오동작을 방지할 수 있는 반도체 메모리 장치의 입력 버퍼 회로를 제공하는 데 있다.
상기의 목적을 달성하기 위한 본 발명의 일면은 외부 시스템으로부터 수신되는 입력 신호쌍을 버퍼링하여 버퍼링 신호쌍으로 제공하는 입력 버퍼 회로로서, 상기 입력 신호쌍은 진성 입력 신호와 상보 입력 신호로 구성되며, 상기 버퍼링 신호쌍은 진성 버퍼링 신호와 상보 버퍼링 신호로 구성되는 상기 입력 버퍼 회로에 관한 것이다. 본 발명의 일면에 따른 입력 버퍼 회로는 상기 입력 신호쌍을 수신하여 중간 신호쌍을 발생하되, 상기 중간 신호쌍은 진성 중간 신호와 상보 중간 신호로 구성되는 수신 센싱부로서, 상기 진성 중간 신호와 상기 상보 중간 신호의 레벨의 상하 관계는 상기 진성 입력 신호와 상기 상보 입력 신호의 레벨의 상하 관계에 의존되는 상기 수신 센싱부; 상기 중간 신호쌍을 버퍼링하여 상기 버퍼링 신호쌍을 발생하는 비교 버퍼링부로서, 상기 진성 버퍼링 신호는 상기 진성 중간 신호의 전압 레벨이 상기 상보 중간 신호의 전압 레벨보다 높음에 따라 제1 논리 상태로 제어되며, 상기 상보 버퍼링 신호는 상기 진성 중간 신호의 전압 레벨이 상기 상보 중간 신호의 전압 레벨보다 높음에 따라 제2 논리 상태로 제어되되, 상기 제2 논리 상태는 상기 제1 논리 상태와 상반되는 상기 비교 버퍼링부; 및 상기 진성 버퍼링 신호 및 상기 상보 버퍼링 신호 중의 적어도 어느 하나를 이용하여, 상기 버퍼링 신호쌍이 정방향 히스테리시스를 가지도록 구동될 수 있는 히스테리시스 제어부를 구비한다. 상기 히스테리시스 제어부는 상기 진성 버퍼링 신호 및 상기 상보 버퍼링 신호가 정방향 히스테리시스를 가지도록 구동된다. 또한, 상기 히스테리시스 제어부는 상기 진성 버퍼링 신호를 지연하여 지연 신호로 발생하는 지연 유닛; 제1 파워 전압과 상기 진성 중간 신호 사이에 형성되는 진성 히스테리시스 트랜지스터로서, 상기 지연 신호의 상기 제1 논리 상태에 응답하여 턴온되는 상기 진성 히스테리시스 트랜지스터; 및 상기 제1 파워 전압과 상기 상보 중간 신호 사이에 형성되는 상보 히스테리시스 트랜지스터로서, 상기 지연 신호의 상기 제2 논리 상태에 응답하여 턴온되는 상기 상보 히스테리시스 트랜지스터를 구비한다.
상기와 같은 구성의 본 발명의 입력 버퍼 회로에서는, 히스테리시스 제어부가 구비된다. 이에 따라, 버퍼링 신호쌍의 천이가 히스테리시스가 없는 경우보다 뒤에 나타나는 정방향 히스테리시스가 생성된다. 그 결과, 본 발명의 입력 버퍼 회로에 의하면, 고임피던스 상태의 입력 신호쌍에 대하여 반도체 메모리 장치의 오동작이 방지될 수 있다.
본 발명에서 사용되는 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 입력 버퍼 회로를 나타내는 도면이다.
도 2는 도 1의 수신 센싱부를 구체적으로 나타내는 도면이다.
도 3은 도 1의 비교 버퍼링부를 구체적으로 나타내는 도면이다.
도 4는 도 1의 상기 히스테리시스 제어부의 일예를 나타내는 도면이다.
도 5는 도 4의 일예를 적용한 도 1의 버퍼링 신호쌍의 히스테리시스를 설명하기 위한 도면이다.
도 6은 도 1의 상기 히스테리시스 제어부의 다른 일예를 나타내는 도면이다.
도 7a 및 도 7b는 도 6의 다른 일예를 적용한 도 1의 버퍼링 신호쌍의 히스테리시스를 설명하기 위한 도면이다.
도 8은 도 1의 상기 히스테리시스 제어부의 또 다른 일예를 나타내는 도면이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다.
그리고, 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
한편, 본 명세서에서는 각 구성요소에 대한 복수의 표현도 생략될 수도 있다. 예컨대 복수 개의 신호선으로 이루어진 구성일지라도 '신호선들'과 같이 표현할 수도 있고, '신호선'과 같이 단수로 표현할 수도 있다. 이는 신호선이 동일한 속성을 가지는 여러 신호선들, 예컨대 데이터 신호들과 같이 다발로 이루어진 경우에 이를 굳이 단수와 복수로 구분할 필요가 없기 때문이기도 하다. 이런 점에서 이러한 기재는 타당하다. 따라서 이와 유사한 표현들 역시 명세서 전반에 걸쳐 모두 이와 같은 의미로 해석되어야 한다.
또한, 본 명세서에서, '히스테리시스'는 어떤 신호의 상태가 그것이 놓여져 있는 조건에만 의해 정해지지 않고, 과거에 있어서 그 신호가 경과해 온 상태의 이력에 의해 좌우되는 현상을 말한다. 그리고, '정방향 히스테리시스'는 그 신호의 상태의 천이가 히스테리시스가 없는 경우보다 뒤에 나타나는 히스테리시스'를 의미하며, '부방향 히스테리시스'는 그 신호의 상태의 천이가 히스테리시스가 없는 경우보다 앞서 나타나는 히스테리시스'를 의미하는 것으로 이해된다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일실시예에 따른 입력 버퍼 회로를 나타내는 도면이다. 여기서, 본 발명의 입력 버퍼 회로는 외부 시스템으로부터 수신되는 입력 신호쌍(PXIN)을 버퍼링하여 버퍼링 신호쌍(PXBF)으로 제공하는 회로이다.
여기서, 상기 입력 신호쌍(PXIN)은 진성 입력 신호(XINT)와 상보 입력 신호(XINB)로 구성된다. 이러한 상기 입력 신호쌍(PXIN)으로는, 클락 신호 또는 데이터 스트로브 신호 등이 될 수 있다.
이때, 상기 입력 신호쌍(PXIN)의 상기 진성 입력 신호(XINR)와 상기 상보 입력 신호(XINB)는 안정된 상태에서 서로 상반된 위상을 가지는 상보적 관계에 있는 것이 일반적이다.
하지만, 외부 시스템에서 입력되는 순간 등의 특수한 경우, 상기 진성 입력 신호(XINR)와 상기 상보 입력 신호(XINB)는 서로 거의 동일한 전압 레벨을 가질 수 있다. 예로서, 상기 외부 시스템에서 저전압 종단저항(미도시)이 설치되어 있는 경우, 상기 진성 입력 신호(XINR)와 상기 상보 입력 신호(XINB)의 전압 레벨은 모두 접지 전압(VSS)에 가까운 레벨일 수 있다.
그리고, 상기 버퍼링 신호쌍(PXBF)은 서로 상보적인 위상을 가지는 진성 버퍼링 신호(XBFR)와 상보 버퍼링 신호(XBFB)로 구성된다.
도 1을 참조하면, 본 발명의 입력 버퍼 회로는 수신 센싱부(100), 비교 버퍼링부(200) 및 히스테리시스 제어부(300)를 구비한다.
상기 수신 센싱부(100)는 상기 입력 신호쌍(PXIN)을 수신하여 중간 신호쌍(PXMD)을 발생한다. 이때, 상기 중간 신호쌍(PXMD)은 서로 상보적인 위상을 가지는 진성 중간 신호(XMDR)와 상보 중간 신호(XMDB)로 구성된다.
도 2는 도 1의 수신 센싱부(100)를 구체적으로 나타내는 도면이다. 도 2를 참조하면, 상기 수신 센싱부(100)는 수신 공통 단자(NRCM), 수신 바이어싱 유닛(110), 입력 수신 유닛(120) 및 소싱 유닛(140)을 구비한다.
상기 수신 바이어싱 유닛(110)은 제1 파워 전압(VPW1)과 상기 수신 공통 단자(NRCM) 사이에 형성된다. 본 실시예에서 상기 제1 파워 전압(VPW1)은 전원 전압(VDD)이다.
상기 수신 바이어싱 유닛(110)은 구체적으로 상기 전원 전압(VDD)과 상기 수신 공통 단자(NRCM) 사이에 형성되는 바이어싱 트랜지스터(111)를 구비한다.
이때, 상기 바이어싱 트랜지스터(111)는 인에이블 신호(XENB)에 응답하여 상기 전원 전압(VDD)과 상기 수신 공통 단자(NRCM) 사이에 전류가 흐르도록 구동되는 피모스 타입의 트랜지스터이다.
이에 따라, 인에이블 신호(XENB)가 "L"로 활성화될 때, 상기 수신 공통 단자(NRCM)의 전압 레벨을 상기 전원 전압(VDD)쪽으로 풀업된다.
상기 입력 수신 유닛(120)은 상기 진성 수신 트랜지스터(TRR) 및 상기 상보 수신 트랜지스터(TRC)를 포함한다.
이때, 상기 진성 수신 트랜지스터(TRR)는 상기 수신 공통 단자(NRCM)와 상기 진성 중간 신호(XMDR) 사이에 형성되며, 상기 진성 입력 신호(XINT)에 의하여 게이팅되는 피모스 타입의 트랜지스터이다. 그리고, 상기 상보 수신 트랜지스터(TRC)는 상기 수신 공통 단자(NRCM)와 상기 상보 중간 신호(XMDB) 사이에 형성되며, 상기 상보 입력 신호(XINC)에 의하여 게이팅되는 피모스 타입의 트랜지스터이다.
상기 소싱 유닛(140)은 제2 파워 전압(VPW2)에 연결된다. 본 실시예에서, 상기 제2 파워 전압(VPW2)은 접지 전압(VSS)이다. 상기 소싱 유닛(140)에 의하여, 상기 진성 중간 신호(XMDR)와 상기 상보 중간 신호(XMDB)의 전류가 소싱(sourcing)된다.
상기 소싱 유닛(140)은 구체적으로 진성 소싱 저항(141) 및 상보 소싱 저항(142)를 구비한다. 상기 진성 소싱 저항(141)은 상기 진성 중간 신호(XMDR)와 상기 제2 파워 전압(VPW2) 사이에 형성되며, 상기 상보 소싱 저항(142)은 상기 상보 중간 신호(XMDB)와 상기 제2 파워 전압(VPW2) 사이에 형성된다.
상기와 같은 수신 센싱부(100)에 의하면, 상기 진성 중간 신호(XMDR)와 상기 상보 중간 신호(XMDB)의 레벨 상하 관계는 상기 진성 입력 신호(XINR)와 상기 상보 입력 신호(XINB)의 레벨 상하 관계에 반대의 방향으로 의존된다.
즉, 본 실시예에서, 상기 진성 입력 신호(XINR)의 전압 레벨이 상기 상보 입력 신호(XINB)의 레벨보다 높은 경우에는, 상기 진성 중간 신호(XMDR)의 전압 레벨은 상기 상보 중간 신호(XMDB)의 전압 레벨보다 낮게 된다.
그리고, 상기 진성 입력 신호(XINR)의 전압 레벨이 상기 상보 입력 신호(XINB)의 레벨보다 낮은 경우에는, 상기 진성 중간 신호(XMDR)의 전압 레벨은 상기 상보 중간 신호(XMDB)의 전압 레벨보다 높게 된다.
다시 도 1을 참조하면, 상기 비교 버퍼링부(200)는 상기 중간 신호쌍(PXMD)을 버퍼링하여 상기 버퍼링 신호쌍(PXBF)을 발생한다.
도 3은 도 1의 비교 버퍼링부(200)를 구체적으로 나타내는 도면이다. 도 3을 참조하면, 상기 비교 버퍼링부(200)는 제1 비교 버퍼링 유닛(210) 및 제2 비교 버퍼링 유닛(230)을 구비한다.
상기 제1 비교 버퍼링 유닛(210)은 상기 인에이블 신호(XENB)가 "L"로 활성화에 응답하여 인에이블되어, 상기 진성 중간 신호(XMDR)와 상기 상보 중간 신호(XMDB)의 전압 레벨을 비교 버퍼링하여 상기 진성 버퍼링 신호(XBFR)를 발생한다.
이때, 상기 진성 버퍼링 신호(XBFR)는 상기 진성 중간 신호(XMDR)의 전압 레벨이 상기 상보 중간 신호(XMDB)의 전압 레벨보다 높음에 따라 제1 논리 상태로 제어된다. 본 실시예에서, 상기 제1 논리 상태는 "L"이다.
즉, 본 실시예에서, 상기 진성 버퍼링 신호(XBFR)는 상기 진성 입력 신호(XINR)의 전압 레벨이 상기 상보 입력 신호(XINB)의 전압 레벨보다 낮음에 따라 "L"로 제어된다.
상기 제2 비교 버퍼링 유닛(230)은 상기 인에이블 신호(XENB)가 "L"로 활성화에 응답하여 인에이블되어, 상기 진성 중간 신호(XMDR)와 상기 상보 중간 신호(XMDB)의 전압 레벨을 비교 버퍼링하여 상기 상보 버퍼링 신호(XBFB)를 발생한다.
이때, 상기 상보 버퍼링 신호(XBFB)는 상기 진성 중간 신호(XMDR)의 전압 레벨이 상기 상보 중간 신호(XMDB)의 전압 레벨보다 높음에 따라 제2 논리 상태로 제어된다. 본 실시예에서, 상기 제2 논리 상태는 "H"로서, 상기 제1 논리 상태와 상반되는 논리상태이다.
즉, 본 실시예에서, 상기 상보 버퍼링 신호(XBFB)는 상기 진성 입력 신호(XINR)의 전압 레벨이 상기 상보 입력 신호(XINB)의 전압 레벨보다 낮음에 따라 "H"로 제어된다.
다시 도 1을 참조하면, 상기 히스테리시스 제어부(300)는 상기 진성 버퍼링 신호(XBFR) 및 상기 상보 버퍼링 신호(XBFB) 중의 적어도 어느 하나를 이용하여, 상기 버퍼링 신호쌍(PXBF)이 정방향 히스테리시스를 가지도록 구동될 수 있다.
이러한 상기 히스테리시스 제어부(300)는 다양한 형태로 구현될 수 있다.
도 4는 도 1의 상기 히스테리시스 제어부(300)의 일예를 나타내는 도면이다. 도 4의 히스테리스 제어부(300)는 지연 유닛(310), 진성 히스테리시스 트랜지스터(320) 및 상보 히스테리시스 트랜지스터(330)를 구비한다.
상기 지연 유닛(310)은 상기 진성 버퍼링 신호(XBFR)를 지연하여 지연 신호(XDL)로 발생한다.
상기 진성 히스테리시스 트랜지스터(320)는 상기 전원 전압(VDD)과 상기 진성 중간 신호(XMDR) 사이에 형성되는 피모스 타입의 트랜지스터이다. 이때, 상기 진성 히스테리시스 트랜지스터(320)는 상기 지연 신호(XDL)의 상기 제1 논리상태 즉, "L"에 응답하여 턴온된다.
즉, 상기 진성 중간 신호(XMDR)의 전압 레벨이 상기 상보 중간 신호(XMDB)의 전압 레벨보다 높을 때, 상기 진성 히스테리시스 트랜지스터(320)가 턴온된다. 이에 따라, 상기 진성 중간 신호(XMDR)의 전압 레벨은 더욱 높아진다.
상기 상보 히스테리시스 트랜지스터(330)는 상기 전원 전압(VDD)과 상기 상보 중간 신호(XMDB) 사이에 형성되는 피모스 타입의 트랜지스터이다. 이때, 상기 상보 히스테리시스 트랜지스터(330)는 상기 지연 신호(XDL)의 제2 논리상태 즉, "H"에 응답하여 턴온된다.
즉, 상기 진성 중간 신호(XMDR)와 상기 상보 중간 신호(XMDB)의 전압 레벨차의 절대값은 더욱 증가된다.
다시 기술하자면, 상기 진성 버퍼링 신호(XBFR) 및 상기 상보 버퍼링 신호(XBFB)의 논리 상태를 변화시키기 위해 요구되는 상기 진성 입력 신호(XINR)과 상기 상보 입력 신호(XINB)의 전압 레벨차의 절대값은 더욱 증가된다.
그 결과, 도 4의 히스테리시스 제어부(300)에 의하면, 상기 진성 버퍼링 신호(XBFR) 및 상기 상보 버퍼링 신호(XBFB)는, 도 5에 도시되는 바와 같이, 상승 천이 및 하강 천이 모두에서, 천이 시점이 히스테리시스가 없는 경우보다 뒤에 나타나는 정방향 히스테리시스를 가지게 된다.
도 6은 도 1의 상기 히스테리시스 제어부(300)의 다른 일예를 나타내는 도면이다. 도 6의 히스테리스 제어부(300)는 선택 지연 유닛(340), 진성 히스테리시스 트랜지스터(350) 및 상보 히스테리시스 트랜지스터(360)를 구비한다.
상기 선택 지연 유닛(340)은 상기 진성 버퍼링 신호(XBFR)를 선택 극성으로 지연하여 선택 지연 신호(XDLS)로 발생한다. 즉, 상기 선택 지연 신호(XDLS)는 기입 신호(XWE)가 "L"로의 비활성화에 따라 상기 진성 버퍼링 신호(XBFR)에 대해 동일한 위상으로 지연된다. 그리고, 상기 선택 지연 신호(XDLS)는 상기 기입 신호(XWE)가 "H"로의 활성화에 따라 상기 진성 버퍼링 신호(XBFR)에 대해 반대의 위상으로 지연된다.
상기 선택 지연 유닛(340)은 구체적으로 극성 선택 수단(341) 및 지연 수단(343)을 구비한다. 상기 선택 지연 유닛(341)은 기입 신호(XWE) 및 상기 진성 버퍼링 신호(XBFR)를 수신하며, 지연 예비 신호(XDPRE)를 발생한다.
여기서, 기입 신호(XWE)는 기입 명령이 발생된 후에 일정한 레이턴시(latency)가 경과한 후에 "H"로 활성화되는 신호일 수 있다.
이때, 상기 지연 예비 신호(XDPRE)는 기입 신호(XWE)가 "L"로의 비활성화에 따라 상기 진성 버퍼링 신호(XBFR)에 대해 동일한 위상으로 지연된다. 그리고, 상기 지연 예비 신호(XDPRE)는 상기 기입 신호(XWE)가 "H"로의 활성화에 따라 상기 진성 버퍼링 신호(XBFR)에 대해 반대의 위상으로 지연된다.
그리고, 상기 지연 수단(343)은 상기 지연 예비 신호(XDPRE)를 지연하여 상기 선택 지연 신호(XDLS)로 발생한다.
상기 진성 히스테리시스 트랜지스터(350)는 상기 전원 전압(VDD)과 상기 진성 중간 신호(XMDR) 사이에 형성되는 피모스 타입의 트랜지스터이다. 이때, 상기 진성 히스테리시스 트랜지스터(350)는 상기 선택 지연 신호(XDLS)의 제1 논리상태 즉, "L"에 응답하여 턴온된다.
그리고, 상기 상보 히스테리시스 트랜지스터(360)는 상기 전원 전압(VDD)과 상기 상보 중간 신호(XMDB) 사이에 형성되는 피모스 타입의 트랜지스터이다. 이때, 상기 상보 히스테리시스 트랜지스터(360)는 상기 선택 지연 신호(XDLS)의 제2 논리상태 즉, "H"에 응답하여 턴온된다.
이러한 구성의 상기 진성 히스테리시스 트랜지스터(350) 및 상기 상보 히스테리시스 트랜지스터(360)의 동작을 살펴보면, 다음과 같다.
먼저, 상기 기입 신호(XWE)가 "L"의 비활성화 상태일 때, 상기 진성 중간 신호(XMDR)의 전압 레벨이 상기 상보 중간 신호(XMDB)의 전압 레벨보다 높을 때, 상기 진성 히스테리시스 트랜지스터(350)가 턴온된다. 이에 따라, 상기 진성 중간 신호(XMDR)의 전압 레벨은 더욱 높아진다.
그리고, 상기 기입 신호(XWE)의 "L"의 비활성화 상태에서, 상기 상보 중간 신호(XMDB)의 전압 레벨이 상기 진성 중간 신호(XMDR)의 전압 레벨보다 높을 때, 상기 상보 히스테리시스 트랜지스터(360)가 턴온된다. 이에 따라, 상기 상보 중간 신호(XMDB)의 전압 레벨은 더욱 높아진다.
즉, 상기 기입 신호(XWE)가 "L"의 비활성화 상태일 때, 상기 진성 중간 신호(XMDR)와 상기 상보 중간 신호(XMDB)의 전압 레벨차의 절대값은 더욱 증가된다. 이에 따라, 상기 진성 버퍼링 신호(XBFR) 및 상기 상보 버퍼링 신호(XBFB)의 논리 상태를 변화시키기 위해 요구되는 상기 진성 입력 신호(XINR)과 상기 상보 입력 신호(XINB)의 전압 레벨차의 절대값은 더욱 증가된다.
그 결과, 상기 기입 신호(XWE)가 "L"의 비활성화 상태일 때, 상기 진성 버퍼링 신호(XBFR) 및 상기 상보 버퍼링 신호(XBFB)는, 도 7a에 도시되는 바와 같이, 상승 천이 및 하강 천이 모두에서, 천이 시점이 히스테리시스가 없는 경우보다 뒤에 나타나는 정방향 히스테리시스를 가지게 된다.
그리고, 상기 기입 신호(XWE)가 "H"의 활성화 상태일 때, 상기 진성 중간 신호(XMDR)의 전압 레벨이 상기 상보 중간 신호(XMDB)의 전압 레벨보다 높을 때, 상기 상보 히스테리시스 트랜지스터(360)가 턴온된다. 이에 따라, 상기 상보 중간 신호(XMDB)의 전압 레벨이 높아진다.
그리고, 상기 기입 신호(XWE)의 "H"의 활성화 상태에서, 상기 상보 중간 신호(XMDB)의 전압 레벨이 상기 진성 중간 신호(XMDR)의 전압 레벨보다 높을 때, 상기 진성 히스테리시스 트랜지스터(350)가 턴온된다. 이에 따라, 상기 진성 중간 신호(XMDR)의 전압 레벨이 높아진다.
즉, 상기 기입 신호(XWE)가 "H"의 활성화 상태일 때, 상기 진성 중간 신호(XMDR)와 상기 상보 중간 신호(XMDB)의 전압 레벨차의 절대값은 감소된다. 이에 따라, 상기 진성 버퍼링 신호(XBFR) 및 상기 상보 버퍼링 신호(XBFB)의 논리 상태를 변화시키기 위해 요구되는 상기 진성 입력 신호(XINR)과 상기 상보 입력 신호(XINB)의 전압 레벨차의 절대값도 감소된다.
그 결과, 상기 기입 신호(XWE)가 "H"의 활성화 상태일 때, 상기 진성 버퍼링 신호(XBFR) 및 상기 상보 버퍼링 신호(XBFB)는, 도 7b에 도시되는 바와 같이, 상승 천이 및 하강 천이 모두에서, 천이 시점이 히스테리시스가 없는 경우보다 앞에 나타나는 부방향 히스테리시스를 가지게 된다.
상기와 같은 구성의 도 6의 히스테리시스 제어부(300)를 가지는 본 발명의 입력 버퍼 회로에서는, 입력 신호쌍(PXIN)이 안정화되기 이전 상태 즉, 상기 기입 신호(XWE)가 비활성화된 상태에서는, 상기 버퍼링 신호쌍(PXBF)은 정방향 히스테리시스를 가지게 된다. 이에 따라, 반도체 메모리 장치의 오동작이 완화될 수 있다.
그리고, 입력 신호쌍(PXIN)이 안정화된 상태 즉, 상기 기입 신호(XWE)가 활성화된 상태에서, 상기 버퍼링 신호쌍(PXBF)은 부방향 히스테리시스를 가지게 된다. 이에 따라, 본 발명의 입력 버퍼 회로는 빠른 응답 속도로 입력 신호쌍(PXIN)을 버퍼링하여 버퍼링 신호쌍(PXBF)로 제공할 수 있다.
도 8은 도 1의 상기 히스테리시스 제어부(300)의 또 다른 일예를 나타내는 도면이다. 도 8의 히스테리스 제어부(300)는 선택 지연 유닛(370), 진성 히스테리시스 트랜지스터(380) 및 상보 히스테리시스 트랜지스터(390)를 구비한다.
상기 선택 지연 유닛(370)은 상기 진성 버퍼링 신호(XBFR)를 선택 극성으로 지연하여 선택 지연 신호(XDLS)로 발생한다.
이때, 상기 선택 지연 신호(XDLS)는 기입 신호(XWE)가 "L"로의 비활성화에 따라 상기 진성 버퍼링 신호(XBFR)에 대해 동일한 위상으로 지연된다. 그리고, 상기 선택 지연 신호(XDLS)는 상기 기입 신호(XWE)가 "H"로의 활성화에 따라 상기 진성 버퍼링 신호(XBFR)에 대해 반대의 위상으로 지연된다.
상기 선택 지연 유닛(370)은 구체적으로 극성 선택 수단(371) 및 지연 수단(373)을 구비한다. 상기 선택 지연 유닛(371)은 상기 진성 버퍼링 신호(XBFR)를 수신하여 지연 예비 신호(XDPRE)를 발생한다.
이때, 상기 지연 예비 신호(XDPRE)는 기입 신호(XWE)가 "L"로의 비활성화에 따라 상기 진성 버퍼링 신호(XBFR)에 대해 동일한 위상으로 지연된다. 그리고, 상기 지연 예비 신호(XDPRE)는 상기 기입 신호(XWE)가 "H"로의 활성화에 따라 상기 진성 버퍼링 신호(XBFR)에 대해 반대의 위상으로 지연된다.
그리고, 상기 지연 수단(373)은 상기 지연 예비 신호(XDPRE)를 지연하여 상기 선택 지연 신호(XDLS)로 발생한다.
상기 진성 히스테리시스 트랜지스터(380)는 상기 전원 전압(VDD)과 상기 진성 중간 신호(XMDR) 사이에 형성되는 피모스 타입의 트랜지스터이다. 그리고, 상기 기입 신호(XWE) 및 상기 차단 신호(XSTP) 중의 적어도 어느하나가 "L"의 비활성화 상태일 때, 상기 진성 히스테리시스 트랜지스터(380)는 상기 선택 지연 신호(XDLS)의 제1 논리상태 즉, "L"에 응답하여 턴온된다. 하지만, 상기 기입 신호(XWE) 및 상기 차단 신호(XSTP) 모두가 "H"의 활성화 상태일 때, 상기 진성 히스테리시스 트랜지스터(380)의 턴온은 차단된다.
그리고, 상기 상보 히스테리시스 트랜지스터(390)는 상기 전원 전압(VDD)과 상기 상보 중간 신호(XMDB) 사이에 형성되는 피모스 타입의 트랜지스터이다. 그리고, 상기 기입 신호(XWE) 및 상기 차단 신호(XSTP) 중의 적어도 어느하나가 "L"의 비활성화 상태일 때, 상기 상보 히스테리시스 트랜지스터(390)는 상기 선택 지연 신호(XDLS)의 제2 논리상태 즉, "H"에 응답하여 턴온된다. 하지만, 상기 기입 신호(XWE) 및 상기 차단 신호(XSTP) 모두가 "H"의 활성화 상태일 때, 상기 상보 히스테리시스 트랜지스터(390)의 턴온은 차단된다.
이러한 구성의 상기 진성 히스테리시스 트랜지스터(380) 및 상기 상보 히스테리시스 트랜지스터(390)의 동작을 살펴보면, 다음과 같다.
먼저, 상기 차단 신호(XSTP)가 "L"의 비활성화 상태인 경우가 가정된다. 이 경우는, 도 8의 상기 진성 히스테리시스 트랜지스터(380) 및 상기 상보 히스테리시스 트랜지스터(390)의 동작은 도 6의 상기 진성 히스테리시스 트랜지스터(350) 및 상기 상보 히스테리시스 트랜지스터(360)의 동작과 동일하다.
즉, 상기 기입 신호(XWE)가 "L"의 비활성화 상태일 때, 상기 진성 버퍼링 신호(XBFR) 및 상기 상보 버퍼링 신호(XBFB)는 정방향 히스테리시스 구동된다. 그리고, 상기 기입 신호(XWE)가 "H"의 활성화 상태일 때, 상기 진성 버퍼링 신호(XBFR) 및 상기 상보 버퍼링 신호(XBFB)는 부방향 히스테리시스 구동된다.
이어서, 상기 차단 신호(XSTP)가 "H"의 활성화 상태인 경우가 가정된다.
이 경우, 상기 기입 신호(XWE)가 "L"의 비활성화 상태일 때, 상기 진성 버퍼링 신호(XBFR) 및 상기 상보 버퍼링 신호(XBFB)는 정방향 히스테리시스 구동된다. 하지만, 상기 기입 신호(XWE)가 "H"의 활성화 상태일 때의 상기 진성 버퍼링 신호(XBFR) 및 상기 상보 버퍼링 신호(XBFB)의 부방향 히스테리시스 구동은 차단된다.
결과적으로, 도 8의 히스테리시스 제어부(300)를 가지는 본 발명의 입력 버퍼 회로에서는, 상기 차단 신호(XSTP)의 활성화 여부에 따라, 상기 진성 버퍼링 신호(XBFR) 및 상기 상보 버퍼링 신호(XBFB)의 부방향 히스테리시스 구동 여부가 결정된다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다.
예를 들어, 본 명세서에서는, 상기 제1 전원은 전원 전압이고 제2 전원은 접지 전압인 실시예들이 도시되고 기술되었다. 하지만, 본 발명의 기술적 사상은 상기 제1 전원은 접지 전압이고 제2 전원은 전압 전압인 경우에도 구현될 수 있음은 당업자에게는 자명하다. 이 경우, 일부 트랜지스터의 극성이 도시된 실시예과 비교하여 반대로 구현됨 또한 당업자에게는 자명하다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (14)

  1. 외부 시스템으로부터 수신되는 입력 신호쌍을 버퍼링하여 버퍼링 신호쌍으로 제공하는 입력 버퍼 회로로서, 상기 입력 신호쌍은 진성 입력 신호와 상보 입력 신호로 구성되며, 상기 버퍼링 신호쌍은 진성 버퍼링 신호와 상보 버퍼링 신호로 구성되는 상기 입력 버퍼 회로에 있어서,
    상기 입력 신호쌍을 수신하여 중간 신호쌍을 발생하되, 상기 중간 신호쌍은 진성 중간 신호와 상보 중간 신호로 구성되는 수신 센싱부로서, 상기 진성 중간 신호와 상기 상보 중간 신호의 레벨의 상하 관계는 상기 진성 입력 신호와 상기 상보 입력 신호의 레벨의 상하 관계에 의존되는 상기 수신 센싱부;
    상기 중간 신호쌍을 버퍼링하여 상기 버퍼링 신호쌍을 발생하는 비교 버퍼링부로서, 상기 진성 버퍼링 신호는 상기 진성 중간 신호의 전압 레벨이 상기 상보 중간 신호의 전압 레벨보다 높음에 따라 제1 논리 상태로 제어되며, 상기 상보 버퍼링 신호는 상기 진성 중간 신호의 전압 레벨이 상기 상보 중간 신호의 전압 레벨보다 높음에 따라 제2 논리 상태로 제어되되, 상기 제2 논리 상태는 상기 제1 논리 상태와 상반되는 상기 비교 버퍼링부; 및
    상기 진성 버퍼링 신호 및 상기 상보 버퍼링 신호 중의 적어도 어느 하나를 이용하여, 상기 버퍼링 신호쌍이 정방향 히스테리시스를 가지도록 구동될 수 있는 히스테리시스 제어부를 구비하며,
    상기 히스테리시스 제어부는
    상기 진성 버퍼링 신호 및 상기 상보 버퍼링 신호가 정방향 히스테리시스를 가지도록 구동되고,
    상기 히스테리시스 제어부는
    상기 진성 버퍼링 신호를 지연하여 지연 신호로 발생하는 지연 유닛;
    제1 파워 전압과 상기 진성 중간 신호 사이에 형성되는 진성 히스테리시스 트랜지스터로서, 상기 지연 신호의 상기 제1 논리 상태에 응답하여 턴온되는 상기 진성 히스테리시스 트랜지스터; 및
    상기 제1 파워 전압과 상기 상보 중간 신호 사이에 형성되는 상보 히스테리시스 트랜지스터로서, 상기 지연 신호의 상기 제2 논리 상태에 응답하여 턴온되는 상기 상보 히스테리시스 트랜지스터를 구비하는 것을 특징으로 하는 입력 버퍼 회로.
  2. 제1항에 있어서, 상기 수신 센싱부는
    수신 공통 단자;
    상기 제1 파워 전압과 상기 수신 공통 단자 사이에 형성되어, 상기 수신 공통 단자의 전압 레벨을 상기 제1 파워 전압쪽으로 제어하는 수신 바이어싱 유닛;
    진성 수신 트랜지스터 및 상보 수신 트랜지스터를 포함하는 입력 수신 유닛으로서, 상기 진성 수신 트랜지스터는 상기 수신 공통 단자와 상기 진성 중간 신호 사이에 형성되며, 상기 상보 수신 트랜지스터는 상기 수신 공통 단자와 상기 상보 중간 신호 사이에 형성되는 상기 입력 수신 유닛; 및
    제2 파워 전압에 연결되는 소싱 유닛으로서, 상기 진성 중간 신호와 상기 상보 중간 신호의 전류를 소싱하는 소싱 유닛을 구비하는 것을 특징으로 하는 입력 버퍼 회로.
  3. 제1항에 있어서, 상기 비교 버퍼링부는
    상기 진성 중간 신호와 상기 상보 중간 신호의 전압 레벨을 비교 버퍼링하여 상기 진성 버퍼링 신호를 발생하는 제1 비교 버퍼링 유닛; 및
    상기 진성 중간 신호와 상기 상보 중간 신호의 전압 레벨을 비교 버퍼링하여 상기 상보 버퍼링 신호를 발생하는 제2 비교 버퍼링 유닛을 구비하는 것을 특징으로 하는 입력 버퍼 회로.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서, 상기 제1 파워 전압은
    전원 전압이며,
    상기 진성 히스테리시스 트랜지스터 및 상기 상보 히스테리시스 트랜지스터 각각은
    피모스 타입의 트랜지스터인 것을 특징으로 하는 입력 버퍼 회로.
  7. 외부 시스템으로부터 수신되는 입력 신호쌍을 버퍼링하여 버퍼링 신호쌍으로 제공하는 입력 버퍼 회로로서, 상기 입력 신호쌍은 진성 입력 신호와 상보 입력 신호로 구성되며, 상기 버퍼링 신호쌍은 진성 버퍼링 신호와 상보 버퍼링 신호로 구성되는 상기 입력 버퍼 회로에 있어서,
    상기 입력 신호쌍을 수신하여 중간 신호쌍을 발생하되, 상기 중간 신호쌍은 진성 중간 신호와 상보 중간 신호로 구성되는 수신 센싱부로서, 상기 진성 중간 신호와 상기 상보 중간 신호의 레벨의 상하 관계는 상기 진성 입력 신호와 상기 상보 입력 신호의 레벨의 상하 관계에 의존되는 상기 수신 센싱부;
    상기 중간 신호쌍을 버퍼링하여 상기 버퍼링 신호쌍을 발생하는 비교 버퍼링부로서, 상기 진성 버퍼링 신호는 상기 진성 중간 신호의 전압 레벨이 상기 상보 중간 신호의 전압 레벨보다 높음에 따라 제1 논리 상태로 제어되며, 상기 상보 버퍼링 신호는 상기 진성 중간 신호의 전압 레벨이 상기 상보 중간 신호의 전압 레벨보다 높음에 따라 제2 논리 상태로 제어되되, 상기 제2 논리 상태는 상기 제1 논리 상태와 상반되는 상기 비교 버퍼링부; 및
    상기 진성 버퍼링 신호 및 상기 상보 버퍼링 신호 중의 적어도 어느 하나를 이용하여, 상기 버퍼링 신호쌍이 정방향 히스테리시스를 가지도록 구동될 수 있는 히스테리시스 제어부를 구비하며,
    상기 히스테리시스 제어부는
    기입 신호의 비활성화에 따라 상기 버퍼링 신호쌍이 정방향 히스테리시스를 가지도록 구동되며, 상기 기입 신호의 활성화에 따라 상기 버퍼링 신호쌍이 부방향 히스테리시스를 가지도록 구동되는 것을 특징으로 하는 입력 버퍼 회로.
  8. 제7항에 있어서, 상기 히스테리시스 제어부는
    상기 진성 버퍼링 신호를 선택 극성으로 지연하여 선택 지연 신호를 발생하는 선택 지연 유닛으로서, 상기 선택 지연 신호는 상기 기입 신호의 비활성화에 따라 상기 진성 버퍼링 신호에 대해 지연되는 신호이며, 상기 기입 신호의 활성화에 따라 상기 진성 버퍼링 신호에 대해 반전 및 지연되는 신호인 상기 선택 지연 유닛;
    제1 파워 전압과 상기 진성 중간 신호 사이에 형성되는 진성 히스테리시스 트랜지스터로서, 상기 선택 지연 신호의 상기 제1 논리 상태에 응답하여 턴온되는 상기 진성 히스테리시스 트랜지스터; 및
    상기 제1 파워 전압과 상기 상보 중간 신호 사이에 형성되는 상보 히스테리시스 트랜지스터로서, 상기 선택 지연 신호의 상기 제2 논리 상태에 응답하여 턴온되는 상기 상보 히스테리시스 트랜지스터를 구비하는 것을 특징으로 하는 입력 버퍼 회로.
  9. 제8항에 있어서, 상기 선택 지연 유닛은
    상기 진성 버퍼링 신호를 수신하여 지연 예비 신호로 발생하는 극성 선택 수단으로서, 상기 지연 예비 신호는 상기 기입 신호의 비활성화에 따라 상기 진성 버퍼링 신호에 대해 동일한 위상의 신호이며, 상기 기입 신호의 활성화에 따라 상기 진성 버퍼링 신호에 대해 반전되는 신호인 상기 극성 선택 수단; 및
    상기 지연 예비 신호를 지연하여 상기 선택 지연 신호로 발생하는 지연 수단을 구비하는 것을 특징으로 하는 입력 버퍼 회로.
  10. 제8항에 있어서, 상기 제1 파워 전압은
    전원 전압이며,
    상기 진성 히스테리시스 트랜지스터 및 상기 상보 히스테리시스 트랜지스터 각각은
    피모스 타입의 트랜지스터인 것을 특징으로 하는 입력 버퍼 회로.
  11. 외부 시스템으로부터 수신되는 입력 신호쌍을 버퍼링하여 버퍼링 신호쌍으로 제공하는 입력 버퍼 회로로서, 상기 입력 신호쌍은 진성 입력 신호와 상보 입력 신호로 구성되며, 상기 버퍼링 신호쌍은 진성 버퍼링 신호와 상보 버퍼링 신호로 구성되는 상기 입력 버퍼 회로에 있어서,
    상기 입력 신호쌍을 수신하여 중간 신호쌍을 발생하되, 상기 중간 신호쌍은 진성 중간 신호와 상보 중간 신호로 구성되는 수신 센싱부로서, 상기 진성 중간 신호와 상기 상보 중간 신호의 레벨의 상하 관계는 상기 진성 입력 신호와 상기 상보 입력 신호의 레벨의 상하 관계에 의존되는 상기 수신 센싱부;
    상기 중간 신호쌍을 버퍼링하여 상기 버퍼링 신호쌍을 발생하는 비교 버퍼링부로서, 상기 진성 버퍼링 신호는 상기 진성 중간 신호의 전압 레벨이 상기 상보 중간 신호의 전압 레벨보다 높음에 따라 제1 논리 상태로 제어되며, 상기 상보 버퍼링 신호는 상기 진성 중간 신호의 전압 레벨이 상기 상보 중간 신호의 전압 레벨보다 높음에 따라 제2 논리 상태로 제어되되, 상기 제2 논리 상태는 상기 제1 논리 상태와 상반되는 상기 비교 버퍼링부; 및
    상기 진성 버퍼링 신호 및 상기 상보 버퍼링 신호 중의 적어도 어느 하나를 이용하여, 상기 버퍼링 신호쌍이 정방향 히스테리시스를 가지도록 구동될 수 있는 히스테리시스 제어부를 구비하며,
    상기 히스테리시스 제어부는
    기입 신호의 비활성화에 따라 상기 버퍼링 신호쌍이 정방향 히스테리시스를 가지도록 구동되며, 상기 기입 신호의 활성화에 따라 상기 버퍼링 신호쌍이 부방향 히스테리시스를 가지도록 구동되되, 차단 신호의 활성화에 따라 상기 버퍼링 신호쌍의 부방향 히스테리시스를 차단하도록 구동되는 것을 특징으로 하는 입력 버퍼 회로.
  12. 제11항에 있어서, 상기 히스테리시스 제어부는
    상기 진성 버퍼링 신호를 선택 극성으로 지연하여 선택 지연 신호를 발생하는 선택 지연 유닛으로서, 상기 선택 지연 신호는 상기 기입 신호의 비활성화에 따라 상기 진성 버퍼링 신호에 대해 지연되는 신호이며, 상기 기입 신호의 활성화에 따라 상기 진성 버퍼링 신호에 대해 반전 및 지연되는 신호인 상기 선택 지연 유닛;
    제1 파워 전압과 상기 진성 중간 신호 사이에 형성되는 진성 히스테리시스 트랜지스터로서, 상기 선택 지연 신호의 상기 제1 논리 상태에 응답하여 턴온되되, 상기 기입 신호 및 상기 차단 신호의 활성화에 따라 턴온이 차단되는 상기 진성 히스테리시스 트랜지스터; 및
    상기 제1 파워 전압과 상기 상보 중간 신호 사이에 형성되는 상보 히스테리시스 트랜지스터로서, 상기 선택 지연 신호의 상기 제2 논리 상태에 응답하여 턴온되되, 상기 기입 신호 및 상기 차단 신호의 활성화에 따라 턴온이 차단되는 상기 상보 히스테리시스 트랜지스터를 구비하는 것을 특징으로 하는 입력 버퍼 회로.
  13. 제12항에 있어서, 상기 선택 지연 유닛은
    상기 진성 버퍼링 신호를 수신하여 지연 예비 신호로 발생하는 극성 선택 수단으로서, 상기 지연 예비 신호는 상기 기입 신호의 비활성화에 따라 상기 진성 버퍼링 신호에 대해 동일한 위상의 신호이며, 상기 기입 신호의 활성화에 따라 상기 진성 버퍼링 신호에 대해 반대 위상의 신호인 상기 극성 선택 수단; 및
    상기 지연 예비 신호를 지연하여 상기 선택 지연 신호로 발생하는 지연 수단을 구비하는 것을 특징으로 하는 입력 버퍼 회로.
  14. 제12항에 있어서, 상기 제1 파워 전압은
    전원 전압이며,
    상기 진성 히스테리시스 트랜지스터 및 상기 상보 히스테리시스 트랜지스터 각각은
    피모스 타입의 트랜지스터인 것을 특징으로 하는 입력 버퍼 회로.
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