KR970012792A - 입력 버퍼 회로 - Google Patents

Abstract

제1실시예에 따른 입력 버퍼 회로는 전원 공급 단자(11)와 접지 단자(12) 사이에 접속된 P-채널 및 N-채널 FETs(P1, N1)를 포함하는 CMOS 인버터, 전원 공급 단자(11)와 접지 단자(12)사이에 직렬로 접속된 P-채널 FETs(P3,P2) 및 N-채널 FETs(N2,N3)를 포함하는 논리 임계 제어기, FETs(P1,N1)사이의 접합부와 FETs(P1, N1) 사이의 접합부에 공통으로 접속된 제1스테이지 출력 단자(5), 제1스테이지 출력 단자(5)로부터 입력된 신호를 반전시켜 반전된 신호를 출력하는 인버터(13), 인버터(13)로부터 입력된 신호를 지연시켜 지연된 신호를 FETs(P2,N2)의 게이트에 출력하는 한 쌍의 지연 회로(3), (4), 한 메모리 셀(16)에 저장된 논리값을 증폭 및 판독하는 감지 증폭기(17)의 출력 신호로부터 최종 출력 신호의 천이 시간을 검출하는 최종 출력 천이 시간 검출 회로(19)와, 최종 출력 천이 시간 검출 회로(19)의 출력 신호(10)를 반전시켜 FET(N3)의 게이트에 반전된 출력 신호를 출력하는 인버터(2)를 포함한다. 또한, 최종 출력 천이 시간 검출 회로(19)의 출력신호(1)는 FET(P3)의 게이트에 공급된다. 제2실시예에 따라, 다수의 FETs(P4,P5,P6)는 FET(P3)에 병렬로 접속되고, 다수의 FETs(N4,N5,N6)는 FET(N3)에 병렬로 접속되어, 출력 천이 비트 수 검출 회로(61)를 통해 다수의 최종 출력 천이 시간 검출 회로(21,22,23,24)로부터 출력 신호가 그들 게이트에 공급된다.

Description

입력 버퍼 회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제6도는 본 발명의 제1실시예에 따른 입력 버퍼 회로의 블록 다이어그램,

제7도는 제6도에 도시된 입력 버퍼 회로의 최종 출력 천이 검출 회로의 블록 다이어그램,

제8도는 제6도에 도시된 입력 버퍼 회로의 동작을 설명하는 타이밍 챠트.

Claims (7)

1. 입력 버퍼에 있어서, 입력 신호를 수신하는 제1인버터; 상기 제1인버터로부터 출력 신호를 수신하는 제2인버터; 최종 출력 신호의 천이 시간을 검출하여 천이 시간의 검출 레벨에 따른 지연에 대한 제어 신호를 출력하는 천이 시간 검출 수단; 상기 천이 시간 검출 수단으로부터의 제어 신호를 상기 제2인버터의 입력 단자에 역으로 제공하여, 상기 입력 신호에 응답하여 발생된 출력 신호의 논리 임계의 시프트 량을 제어하는 논리 임계 제어 수단과; 상기 제2인버터로부터 출력 신호를 지연하여 상기 논리 임계 제어 수단에 지연된 출력 신호를 입력하는 지연 회로를 포함하는 것을 특징으로 하는 입력 버퍼 회로.
2. 제1항에 있어서, 상기 천이 시간 검출 수단은 다수의 천이 비트를 사용하여 최종 출력 신호의 천이 시간을 검출하여 다수의 각각의 제어 신호를 출력하는 다수의 천이 시간 검출 수단을 포함하고, 상기 논리 임계 제어 수단은 상기 천이 시간 검출 수단에 의해 출력된 상기 제어 신호를 이용하여, 상기 입력 신호에 응답하여 생성된 출력 신호의 논리 임계 시프트 량을 변화시키는 수단을 포함하는 것을 특징으로 하는 입력 버퍼 회로.
3. 입력 버퍼 회로에 있어서, 입력 신호를 수신하는 각각의 게이트를 갖는 P-채널 및 N-채널 FETs를 포함하는 COMS 인버터; 상기 CMOS 인버터에 의해 공유된 전원 공급 단자에 직렬로 접속된 제1 및 제2P-채널 FETs 사이의 접합부와 상기 논리 임계 제어 수단의 제2P-채널 및 N-채널 FETs 사이의 접합부에 공통으로 접속된 제1스테이지 출력 단자; 상기 제1스테이지 출력 단자로부터 입력된 신호를 반전시켜 반전된 신호를 출력하는 제2인버터; 상기 제2인버터로부터 입력된 신호를 지연시켜 상기 논리 임계 제어 수단의 제2P-채널 및 N-채널 FETs의 게이트에 지연된 신호를 출력하는 한 쌍의 지연 회로; 최종 출력 신호의 천이 시간을 검출하여, 상기 논리 임계 제어 수단의 제1P-채널 FET의 한 게이트에 천이 시간의 검출된 레벨에 따른 지연에 대한 제어 신호를 역으로 제공하는 천이 시간 검출 수단과; 상기 천이 시간 검출 수단으로부터의 출력 신호를 반전시켜, 상기 논리 임계 제어 수단의 제1N-채널 FET의 한 게이트에 반전된 출력 신호를 출력하는 제3인버터를 포함하는 것을 특징으로 하는 입력 버퍼 회로.
4. 제3항에 있어서, 상기 논리 임계 제어 수단은 서로 병렬된 접속된 다수의 쌍의 FETs를 포함하고, 각각의 쌍 내의 상기 FETs는 제1P-채널 FET 및 상기 제1N-채널 FET를 포함하며, 상기 천이 시간 검출 수단은 다수의 천이 비트를 이용하여 최종 출력 신호의 천이 시간을 검출하여 선정된 지연 시간으로 검출된 신호를 출력하는 수단을 포함하고, 상기 입력 버퍼 회로는 상기 천이 시간 검출 수단으로부터 출력된 검출 신호에 의해 표현된 천이 비트의 수에 따라 상기 논리 임계 제어 수단의 제1FETs를 여기 시키는 천이 비트 수 검출 회로를 더 포함하는 것을 특징으로 하는 입력 버퍼 회로.
5. 입력 신호의 논리 임계를 제어하기 위해 출력 신호의 천이 시간을 검출하여, 신호 입력 스테이지에 검출된 천이 시간을 역으로 제공하는 입력 버퍼 회로의 논리 임계를 제어하기 위한 방법에 있어서, 최종 신호 출력 스테이지 내의 출력 신호의 천이 시간을 검출하는 단계와; 최종 신호 출력 스테이지 내의 검출된 천이 시간에 따라 논리 임계의 시프트 량을 제어하는 단계를 포함하는 것을 특징으로 하는 입력 회로 논리 임계 제어 방법.
6. 제5항에 있어서, 논리 임계의 시프트 량을 제어하는 시간이 임의 전원 공급 라인에 발생된 노이즈가 최대로 되는 시간과 일치되게 되도록 최종 신호 출력 스테이지 내에 검출된 천이 시간에 따른 지연을 조정하는 단계를 더 포함하는 것을 특징으로 하는 입력 회로 논리 임계 제어 방법.
7. 제5항에 있어서, 최종 출력 스테이지 내의 다수의 천이 비트를 이용하여 출력 신호의 천이 시간을 검출하는 단계와, 천이 비트의 수가 보다 크게될 때 논리 임계의 시프트 량이 보다 크게 되는 천이 비트의 수에 따른 검출된 천이 시간의 지연을 조정하는 단계를 더 포함하는 것을 특징으로 하는 입력 회로 논리 임계 제어 방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.