JP3028569B2 - 入力バッファ回路 - Google Patents
入力バッファ回路Info
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- 230000007704 transition Effects 0.000 claims description 32
- 238000001514 detection method Methods 0.000 claims description 18
- 238000010586 diagram Methods 0.000 description 10
- 230000007257 malfunction Effects 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路に関し、特に、入力バッフ
ァ回路の回路構成に関する。
ァ回路の回路構成に関する。
現在、各種の電子装置には、TTL入力の集積回路が多
用されている。
用されている。
このため、内部の動作が電源電位とグランド電位との
間をフルスイングするCMOS集積回路でも、標準品では、
TTL入力の集積回路との入力レベルの互換性を維持する
ために、入力部に入力バッファ回路を設け、TTL入力が
可能なように設計するのが一般的である。
間をフルスイングするCMOS集積回路でも、標準品では、
TTL入力の集積回路との入力レベルの互換性を維持する
ために、入力部に入力バッファ回路を設け、TTL入力が
可能なように設計するのが一般的である。
ところが、TTL入力においては、入力のハイレベルを2
V以上とし、ロウレベルを0.8V以下に設定するのが通常
である。
V以上とし、ロウレベルを0.8V以下に設定するのが通常
である。
このため、入力バッファ回路では、その論理しきい値
が1.4V程度になるように設計されることが多く、一般
に、パルスの振幅に対する動作マージンが非常に狭い。
が1.4V程度になるように設計されることが多く、一般
に、パルスの振幅に対する動作マージンが非常に狭い。
このため、入力バッファ回路、特に入力初段部で、電
源やグランドに入るノイズによって内部論理が反転し
て、この入力バッファ回路を含む集積回路が誤動作を起
してしまうことが多い。
源やグランドに入るノイズによって内部論理が反転し
て、この入力バッファ回路を含む集積回路が誤動作を起
してしまうことが多い。
なお、上記のノイズの発生は、この集積回路の出力が
遷移する時などのように、比較的大きな電荷が瞬時に移
動する場合に起りやすい。
遷移する時などのように、比較的大きな電荷が瞬時に移
動する場合に起りやすい。
従来、上述のノイズによる集積回路の誤動作を防止す
るために、入力レベル補償型の入力バッファ回路が用い
られている。
るために、入力レベル補償型の入力バッファ回路が用い
られている。
従来の入力レベル補償型入力バッファ回路（以下入力
バッファ回路と記す）の例を第５図に示す。
バッファ回路と記す）の例を第５図に示す。
従来の入力バッファ回路は、第５図に示すように、CM
OSインバータを形成するPMOSトランジスタP1及びNMOSト
ランジスタN1と、電源端子１とグランド端子２との間に
直列に接続されたPMOSトランジスタP3及びP2並びにNMOS
トランジスタN2及びN3と、インバータ３とで構成されて
いる。
OSインバータを形成するPMOSトランジスタP1及びNMOSト
ランジスタN1と、電源端子１とグランド端子２との間に
直列に接続されたPMOSトランジスタP3及びP2並びにNMOS
トランジスタN2及びN3と、インバータ３とで構成されて
いる。
以下に、この入力バッファ回路の動作について説明す
る。
る。
第５図において、先ず、PMOSトランジスタP3及びP2並
びにNMOSトランジスタN2及びN3を除いた場合を考える。
びにNMOSトランジスタN2及びN3を除いた場合を考える。
この場合、この入力バッファ回路は、単純なCMOSイン
バータの直列２段接続となり、その論理しきい値V
thMは、前述のように、1.4V程度を目標に設計される。
バータの直列２段接続となり、その論理しきい値V
thMは、前述のように、1.4V程度を目標に設計される。
次に、PMOSトランジスタP2及びP3並びにNMOSトランジ
スタN2及びN3が付加された場合について考える。
スタN2及びN3が付加された場合について考える。
この場合、入力端子４に入力される入力Aiがハイレベ
ル、すなわち、出力端子５に表れる出力AOがハイレベル
の時、PMOSトランジスタP3がオフし、NMOSトランジスタ
N2がオンする。
ル、すなわち、出力端子５に表れる出力AOがハイレベル
の時、PMOSトランジスタP3がオフし、NMOSトランジスタ
N2がオンする。
従って、この時、PMOSトランジスタP1並びにNMOSトラ
ンジスタN1,N2及びN3で構成される疑似インバータとイ
ンバータ３とで決定される論理しきい値は、前述した論
理しきい値VthMよりも低い方へシフトする。以後この論
理しきい値をVthLと記すこととする。
ンジスタN1,N2及びN3で構成される疑似インバータとイ
ンバータ３とで決定される論理しきい値は、前述した論
理しきい値VthMよりも低い方へシフトする。以後この論
理しきい値をVthLと記すこととする。
逆に、入力Aiがロウレベル、すなわち、出力AOがロウ
レベルの場合、NMOSトランジスタN2がオフし、PMOSトラ
ンジスタP2がオンとなるので、この入力バッファ回路の
論理しきい値は、前述の論理しきい値VthMより高い方へ
シフトする。以後この論理しきい値をVthHと記すことと
する。
レベルの場合、NMOSトランジスタN2がオフし、PMOSトラ
ンジスタP2がオンとなるので、この入力バッファ回路の
論理しきい値は、前述の論理しきい値VthMより高い方へ
シフトする。以後この論理しきい値をVthHと記すことと
する。
以上をまとめて図に表したものが第６図である。
すなわち、第５図に示す従来の入力バッファ回路は、
第６図に示すように、入力Aiがロウレベル→ハイレベル
に遷移する場合に対しては、論理しきい値がより高いV
thHとなり、入力Aiがハイレベル→ロウレベルに遷移す
る時には、論理しきい値がより低いVthLとなる。つま
り、入出力特性がヒステリシスを持つ。
第６図に示すように、入力Aiがロウレベル→ハイレベル
に遷移する場合に対しては、論理しきい値がより高いV
thHとなり、入力Aiがハイレベル→ロウレベルに遷移す
る時には、論理しきい値がより低いVthLとなる。つま
り、入出力特性がヒステリシスを持つ。
従来の入力バッファ回路では、入出力特性が上述のよ
うなヒステリシスを持つことによって、電源の沈みやグ
ランドの浮きに対する動作マージンが広くなるので、ノ
イズなどによる誤動作が起りにくい。
うなヒステリシスを持つことによって、電源の沈みやグ
ランドの浮きに対する動作マージンが広くなるので、ノ
イズなどによる誤動作が起りにくい。
なお、ヒステリシスの幅（VthH−VthL）は、主にPMOS
トランジスタP1及びP2並びにNMOSトランジスタN1及びN2
によって決定することができる。
トランジスタP1及びP2並びにNMOSトランジスタN1及びN2
によって決定することができる。
上述したように、従来の入力バッファ回路では、入出
力特性にヒステリシスを持たせることによって、ノイズ
などに対する動作マージンを広げている。
力特性にヒステリシスを持たせることによって、ノイズ
などに対する動作マージンを広げている。
この場合、入力バッファ回路の論理しきい値は、DC的
には（VthH−VthL）なる幅を持つ。
には（VthH−VthL）なる幅を持つ。
従って、この入力バッファ回路では、入力レベルがV
thH以上の入力をハイ入力と判定し、一方、VthL以下の
入力をロウ入力と判定することになるので、DC的な動作
マージンが減少していることになる。
thH以上の入力をハイ入力と判定し、一方、VthL以下の
入力をロウ入力と判定することになるので、DC的な動作
マージンが減少していることになる。
つまり、従来の入力バッファ回路は、本質的には、DC
的な入力に対する動作マージンを犠牲にして、ノイズな
どのAC的な入力に対する動作マージンを改善するもので
ある。
的な入力に対する動作マージンを犠牲にして、ノイズな
どのAC的な入力に対する動作マージンを改善するもので
ある。
このため、上述した従来の入力バッファ回路において
は、下記のような不都合が起ることがある。
は、下記のような不都合が起ることがある。
今、第５図において、例えば、入力Aiがハイレベル、
すなわちAOがハイレベルであるとする。
すなわちAOがハイレベルであるとする。
この時、電源やグランドにノイズが入ったためにこの
入力バッファ回路の内部で論理の反転が起り、出力AOが
ロウレベルになると、PMOSトランジスタP3がオンし、NM
OSトランジスタN3がオフするので、入力バッファ回路の
論理しきい値は、VthLからVthHにシフトしてしまう。
入力バッファ回路の内部で論理の反転が起り、出力AOが
ロウレベルになると、PMOSトランジスタP3がオンし、NM
OSトランジスタN3がオフするので、入力バッファ回路の
論理しきい値は、VthLからVthHにシフトしてしまう。
入力Aiがロウレベルにある時に内部論理の反転が生じ
た場合も、同様で、この場合には論理しきい値がVthHか
らVthLにシフトする。
た場合も、同様で、この場合には論理しきい値がVthHか
らVthLにシフトする。
つまり、第５図に示す従来の入力バッファ回路では、
電源やグランドにノイズが入った場合に対しての動作マ
ージンは大きいが、一旦誤動作が生じた場合には、入力
レベルを補償していない入力バッファ回路よりもむしろ
動作マージンが小さくなってしまうという不都合が起
る。
電源やグランドにノイズが入った場合に対しての動作マ
ージンは大きいが、一旦誤動作が生じた場合には、入力
レベルを補償していない入力バッファ回路よりもむしろ
動作マージンが小さくなってしまうという不都合が起
る。
これを避けるためには、第６図におけるヒステリシス
の幅（VthH−VthL）を広くして、ノイズが入った時で
も、論理しきい値のシフトが起り難くいようにすること
が効果的であるが、このことは、高い方の論理しきい値
VthHをより高くし、低い方の論理しきい値VthLをより低
くすることになるので、結果として、DC的な入力レベル
に対するマージンを更に大きく犠牲にすることになる。
の幅（VthH−VthL）を広くして、ノイズが入った時で
も、論理しきい値のシフトが起り難くいようにすること
が効果的であるが、このことは、高い方の論理しきい値
VthHをより高くし、低い方の論理しきい値VthLをより低
くすることになるので、結果として、DC的な入力レベル
に対するマージンを更に大きく犠牲にすることになる。
本発明の入力バッファ回路は、出力を入力レベル補償
回路部に帰還することにより、入・出力特性に対し、入
力がロウレベルからハイレベルに遷移するときの論理し
きい値は高く、ハイレベルからロウレベルに遷移すると
きの論理しきい値は低くなるようなヒステリシスを付与
した型の入力バッファ回路において、前記出力を、ロウ
パスフィルター機能を有する遅延回路を介して、前記入
力レベル補償回路部に帰還することを特徴とする。
回路部に帰還することにより、入・出力特性に対し、入
力がロウレベルからハイレベルに遷移するときの論理し
きい値は高く、ハイレベルからロウレベルに遷移すると
きの論理しきい値は低くなるようなヒステリシスを付与
した型の入力バッファ回路において、前記出力を、ロウ
パスフィルター機能を有する遅延回路を介して、前記入
力レベル補償回路部に帰還することを特徴とする。
更に、請求項２記載の発明の入力バッファ回路は、請
求項１記載の入力バッファ回路において、 前記遅延回路と前記入力レベル補償回路部との間に、
信号遷移検出回路を設けたことを特徴とする。
求項１記載の入力バッファ回路において、 前記遅延回路と前記入力レベル補償回路部との間に、
信号遷移検出回路を設けたことを特徴とする。
次に本発明について、図面を参照して説明する。
第１図は、本発明の第１の実施例を示す回路図であ
る。
る。
第１図に示す第１の実施例においては、第５図に示す
従来の入力バッファ回路で、インバータ３の出力が、直
接PMOSトランジスタP3及びNMOSトランジスタN3のゲート
に入力されていたのに対して、正相の遅延回路６を介し
てそれぞれのMOSトランジスタのゲートに入力されてい
る。
従来の入力バッファ回路で、インバータ３の出力が、直
接PMOSトランジスタP3及びNMOSトランジスタN3のゲート
に入力されていたのに対して、正相の遅延回路６を介し
てそれぞれのMOSトランジスタのゲートに入力されてい
る。
遅延回路６は、本質的には短いパルス信号をカットす
るロウパスフィルターとして動作する回路であって、抵
抗及び容量の直列回路と偶数段のインバータとで構成す
るのが最も一般的である。
るロウパスフィルターとして動作する回路であって、抵
抗及び容量の直列回路と偶数段のインバータとで構成す
るのが最も一般的である。
次に、本実施例の動作について述べる。
第２図（ａ）及び（ｂ）は、第１図に示した本実施例
の入力バッファ回路において、電源やグランドに入った
ノイズによって内部論理が反転を起した場合について、
この入力バッファ回路内部の信号波形を示す図である。
の入力バッファ回路において、電源やグランドに入った
ノイズによって内部論理が反転を起した場合について、
この入力バッファ回路内部の信号波形を示す図である。
第２図（ａ）は、この入力バッファ回路への入力Aiが
ハイレベルの場合、すなわち出力AOがハイレベルである
時に、時間T0〜T1の間にノイズが入ったために、この入
力バッファ回路の内部論理が反転し、正常動作時には常
にロウレベルにあるべきインバータ３の入力▲▼
が、一時的に反転してパルスを発生した状態を示す。
ハイレベルの場合、すなわち出力AOがハイレベルである
時に、時間T0〜T1の間にノイズが入ったために、この入
力バッファ回路の内部論理が反転し、正常動作時には常
にロウレベルにあるべきインバータ３の入力▲▼
が、一時的に反転してパルスを発生した状態を示す。
この状態で、出力AOは、インバータ３の入力▲▼
が反転したことによって、一時的にロウレベルに反転す
る。
が反転したことによって、一時的にロウレベルに反転す
る。
この時、PMOSトランジスタP3及びNMOSトランジスタN3
のゲートへの入力となる遅延回路６の出力DOは、出力AO
のレベルがパルス的に下ったことによって、一時的に低
下するが、この場合、出力AOに生じたパルスが遅延回路
６によってカットされるので、DOのパルスは、AOのパル
スより時間td1だけ遅れ、緩和されて現れる。若しく
は、D0の電位は全く変化しない。
のゲートへの入力となる遅延回路６の出力DOは、出力AO
のレベルがパルス的に下ったことによって、一時的に低
下するが、この場合、出力AOに生じたパルスが遅延回路
６によってカットされるので、DOのパルスは、AOのパル
スより時間td1だけ遅れ、緩和されて現れる。若しく
は、D0の電位は全く変化しない。
すなわち、ノイズが発生して内部論理が反転している
時間T0〜T1の間には、PMOSトランジスタP3及びNMOSトラ
ンジスタN3のゲート電位には変化がない、若しくは、非
常に小さいので、この入力バッファ回路の論理しきい値
はノイズ発生の時間内にシフトすることはない。
時間T0〜T1の間には、PMOSトランジスタP3及びNMOSトラ
ンジスタN3のゲート電位には変化がない、若しくは、非
常に小さいので、この入力バッファ回路の論理しきい値
はノイズ発生の時間内にシフトすることはない。
第２図（ｂ）は、入力バッファ回路への入力Aiがロウ
レベル、すなわち出力AOがロウレベルの場合に、ノイズ
によって誤動作が起った場合の状態を示している。
レベル、すなわち出力AOがロウレベルの場合に、ノイズ
によって誤動作が起った場合の状態を示している。
第２図（ａ）の場合に比べて、各信号の波形が逆にな
っている以外、基本的な動作については同じであるので
詳細な説明は省略する。
っている以外、基本的な動作については同じであるので
詳細な説明は省略する。
次に、本発明の第２の実施例について説明する。
第３図は、本発明の第２の実施例を示す回路図であ
る。
る。
第３図に示す第２の実施例においては、第１図に示す
第１の実施例で、遅延回路６の出力DOが、直接PMOSトラ
ンジスタP3及びNMOSトランジスタN3のゲートに入力され
ていたのに対して、ロウ遷移検出回路７及びハイ遷移検
出回路８を介してそれぞれのゲートに入力されている。
第１の実施例で、遅延回路６の出力DOが、直接PMOSトラ
ンジスタP3及びNMOSトランジスタN3のゲートに入力され
ていたのに対して、ロウ遷移検出回路７及びハイ遷移検
出回路８を介してそれぞれのゲートに入力されている。
上記のロウ遷移検出回路７は、遅延回路６の出力DOが
ハイレベルからロウレベルに遷移する時に、これを検出
してロウパルスを発生し、又、ハイ遷移検出回路８は、
遅延回路６の出力DOがロウレベルからハイレベルに遷移
する時、これを検出してハイパルスを発生する回路であ
る。
ハイレベルからロウレベルに遷移する時に、これを検出
してロウパルスを発生し、又、ハイ遷移検出回路８は、
遅延回路６の出力DOがロウレベルからハイレベルに遷移
する時、これを検出してハイパルスを発生する回路であ
る。
これらの回路は、集積回路に一般によく使用されるア
ドレス遷移検出回路などと同じ回路で実現できる。
ドレス遷移検出回路などと同じ回路で実現できる。
以下に、本実施例の動作について述べる。
第４図は、本実施例の内部の信号波形を示す図であ
る。
る。
なお、第４図には、理解を容易にするために、この入
力バッファ回路からの信号によって起動される外部回路
（図示せず）からのデータ出力についても、その信号波
形を併せて示してある。
力バッファ回路からの信号によって起動される外部回路
（図示せず）からのデータ出力についても、その信号波
形を併せて示してある。
第４図において、入力Aiがハイレベルからロウレベル
に遷移すると、遅延時間td2だけ遅れて、遅延回路６の
出力DOがハイレベルからロウレベルに下り、外部回路の
データ出力が遷移する。
に遷移すると、遅延時間td2だけ遅れて、遅延回路６の
出力DOがハイレベルからロウレベルに下り、外部回路の
データ出力が遷移する。
この時、ロウ遷移検出回路７が、遅延回路６の出力DO
のレベルの遷移を検出して、パルス幅（T3−T2）のロウ
パルスを発生するので、PMOSトランジスタP3のゲート入
力TLOが時間T2〜T3のあいだ低下し、PMOSトランジスタP
3がこのあいだオンする。
のレベルの遷移を検出して、パルス幅（T3−T2）のロウ
パルスを発生するので、PMOSトランジスタP3のゲート入
力TLOが時間T2〜T3のあいだ低下し、PMOSトランジスタP
3がこのあいだオンする。
一方、この時、ハイ遷移検出回路８の出力THOには変
化がなくロウレベルを保持しているので、NMOSトランジ
スタN3はオフである。
化がなくロウレベルを保持しているので、NMOSトランジ
スタN3はオフである。
従って、時間T2〜T3の間の、入力バッファ回路の論理
しきい値は、第４図に示すように、VthHとなる。
しきい値は、第４図に示すように、VthHとなる。
次に、入力Aiがロウレベルからハイレベルに遷移する
と、遅れて遅延回路６の出力DOがロウレベルからハイレ
ベルに上昇し、外部回路のデータ出力が遷移する。
と、遅れて遅延回路６の出力DOがロウレベルからハイレ
ベルに上昇し、外部回路のデータ出力が遷移する。
この時、ハイ遷移検出回路８が、遅延回路６の出力DO
のレベルの遷移を検出して、パルス幅（T5〜T4）のハイ
パルスを発生するので、NMOSトランジスタN3のゲート入
力が時間T4〜T5のあいだ上昇し、NMOSトランジスタN3が
このあいだオンする。
のレベルの遷移を検出して、パルス幅（T5〜T4）のハイ
パルスを発生するので、NMOSトランジスタN3のゲート入
力が時間T4〜T5のあいだ上昇し、NMOSトランジスタN3が
このあいだオンする。
一方、この時、ロウ遷移検出回路７の出力TLOには変
化がなく、ハイレベルを保持しているので、PMOSトラン
ジスタP3はオフである。
化がなく、ハイレベルを保持しているので、PMOSトラン
ジスタP3はオフである。
従って、時間T4〜T5の間の論理しきい値は、第４図に
示すように、VthLとなる。
示すように、VthLとなる。
すなわち、第３図の回路構成で、遅延回路６の遅延時
間並びにロウ遷移検出回路７の出力TLO及びハイ遷移検
出回路８の出力THOのパルス幅を調整することにより、
第４図に示すように、入力Aiがロウレベルに遷移し、デ
ータ出力が遷移する間、入力バッファ回路の論理しきい
値をVthHに保持し、又、入力Aiがハイレベルに遷移し
て、データ出力が遷移する間の論理しきい値をVthLに保
持することができる。
間並びにロウ遷移検出回路７の出力TLO及びハイ遷移検
出回路８の出力THOのパルス幅を調整することにより、
第４図に示すように、入力Aiがロウレベルに遷移し、デ
ータ出力が遷移する間、入力バッファ回路の論理しきい
値をVthHに保持し、又、入力Aiがハイレベルに遷移し
て、データ出力が遷移する間の論理しきい値をVthLに保
持することができる。
更に、上述の時間T2〜T3及びT4〜T5以外の時間、すな
わち、時間T3〜T4の間は、ロウ遷移検出回路７の出力T
LOがハイレベルであり、ハイ遷移検出回路８の出力THO
がロウレベルであるので、PMOSトランジスタP3及びNMOS
トランジスタN3は共にオフとなる。
わち、時間T3〜T4の間は、ロウ遷移検出回路７の出力T
LOがハイレベルであり、ハイ遷移検出回路８の出力THO
がロウレベルであるので、PMOSトランジスタP3及びNMOS
トランジスタN3は共にオフとなる。
従って、この場合には、この入力バッファ回路は、入
力を補償していない入力バッファ回路と等価となって、
その論理しきい値は、第４図に示すように、VthMとな
る。
力を補償していない入力バッファ回路と等価となって、
その論理しきい値は、第４図に示すように、VthMとな
る。
以上をまとめると、第３図の回路構成によれば、ノイ
ズの発生しやすいデータ出力の遷移期間には、正常動作
時のマージンを広げる方向に論理しきい値をシフトし、
保持することによって、ノイズによる誤動作が起り難く
することができる。
ズの発生しやすいデータ出力の遷移期間には、正常動作
時のマージンを広げる方向に論理しきい値をシフトし、
保持することによって、ノイズによる誤動作が起り難く
することができる。
一方、その他の期間においては、入力レベルを補償し
ていないタイプの入力バッファ回路の論理しきい値と同
じ論理しきい値を持つようにすることによって、DC的な
入力レベルに対する動作マージンが悪化するのを防ぐこ
とができる。
ていないタイプの入力バッファ回路の論理しきい値と同
じ論理しきい値を持つようにすることによって、DC的な
入力レベルに対する動作マージンが悪化するのを防ぐこ
とができる。
以上説明したように、本発明によれば、入・出力特性
に、入力がロウレベルからハイレベルに遷移するときの
論理しきい値は高く、ハイレベルからロウレベルに遷移
するときの論理しきい値は低くなるようなヒステリシス
を与えた入力バッファ回路に対し、ロウパスフィルター
機能を有する遅延回路を設けることによって、入力バッ
ファ回路に内部論理の反転が生じた場合においても、こ
の内部論理が反転している時間が遅延回路でカットでき
る時間内であれば、この入力バッファ回路は、正常動作
時の論理しきい値を維持し、誤動作を起すことなく安定
に動作することができる。
に、入力がロウレベルからハイレベルに遷移するときの
論理しきい値は高く、ハイレベルからロウレベルに遷移
するときの論理しきい値は低くなるようなヒステリシス
を与えた入力バッファ回路に対し、ロウパスフィルター
機能を有する遅延回路を設けることによって、入力バッ
ファ回路に内部論理の反転が生じた場合においても、こ
の内部論理が反転している時間が遅延回路でカットでき
る時間内であれば、この入力バッファ回路は、正常動作
時の論理しきい値を維持し、誤動作を起すことなく安定
に動作することができる。
更に、請求項２記載の発明は、遅延回路と入力レベル
補償回路部との間に信号遷移検出回路を設けることによ
り、この信号遷移検出回路の動作期間においては、前述
と同様の効果を有し、又、それ以外の期間においては、
入力レベルを補償していない入力バッファ回路と同じ論
理しきい値を持ち、DC的な入力レベルに対するマージン
が悪化するのを防ぐことができるという効果を有する。
補償回路部との間に信号遷移検出回路を設けることによ
り、この信号遷移検出回路の動作期間においては、前述
と同様の効果を有し、又、それ以外の期間においては、
入力レベルを補償していない入力バッファ回路と同じ論
理しきい値を持ち、DC的な入力レベルに対するマージン
が悪化するのを防ぐことができるという効果を有する。
第１図は、本発明の第１の実施例を示す回路図、第２図
（ａ）及び（ｂ）は、第１の実施例のノイズ発生時にお
ける内部の信号波形を示す図、第３図は、本発明の第２
の実施例を示す回路図、第４図は、第２の実施例の動作
時における信号波形を表す図、第５図は、従来の入力バ
ッファ回路を示す回路図、第６図は、従来の入力バッフ
ァ回路の入出力特性を表す図である。 １……電源端子,2……グランド端子,3……インバータ,4
……入力端子,5……出力端子,6……遅延回路,7……ロウ
遷移検出回路,8……ハイ遷移検出回路。
（ａ）及び（ｂ）は、第１の実施例のノイズ発生時にお
ける内部の信号波形を示す図、第３図は、本発明の第２
の実施例を示す回路図、第４図は、第２の実施例の動作
時における信号波形を表す図、第５図は、従来の入力バ
ッファ回路を示す回路図、第６図は、従来の入力バッフ
ァ回路の入出力特性を表す図である。 １……電源端子,2……グランド端子,3……インバータ,4
……入力端子,5……出力端子,6……遅延回路,7……ロウ
遷移検出回路,8……ハイ遷移検出回路。
Claims (2)
- 【請求項１】出力を入力レベル補償回路部に帰還するこ
とにより、入・出力特性に対し、入力がロウレベルから
ハイレベルに遷移するときの論理しきい値は高く、ハイ
レベルからロウレベルに遷移するときの論理しきい値は
低くなるようなヒステリシスを付与した型の入力バッフ
ァ回路において、 前記出力を、ロウパスフィルター機能を有する遅延回路
を介して、前記入力レベル補償回路部に帰還することを
特徴とする入力バッファ回路。 - 【請求項２】請求項１記載の入力バッファ回路におい
て、 前記遅延回路と前記入力レベル補償回路部との間に、信
号遷移検出回路を設けたことを特徴とする入力バッファ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02218814A JP3028569B2 (ja) | 1990-08-20 | 1990-08-20 | 入力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02218814A JP3028569B2 (ja) | 1990-08-20 | 1990-08-20 | 入力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04100411A JPH04100411A (ja) | 1992-04-02 |
| JP3028569B2 true JP3028569B2 (ja) | 2000-04-04 |
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ID=16725764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02218814A Expired - Fee Related JP3028569B2 (ja) | 1990-08-20 | 1990-08-20 | 入力バッファ回路 |
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| Country | Link |
|---|---|
| JP (1) | JP3028569B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2743878B2 (ja) * | 1995-08-30 | 1998-04-22 | 日本電気株式会社 | 入力バッファ回路 |
| KR100369123B1 (ko) * | 1998-12-22 | 2003-03-17 | 주식회사 하이닉스반도체 | 데이터출력버퍼 |
| JP3173489B2 (ja) * | 1998-12-28 | 2001-06-04 | 日本電気株式会社 | 半導体集積回路 |
-
1990
- 1990-08-20 JP JP02218814A patent/JP3028569B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04100411A (ja) | 1992-04-02 |
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