JP3173489B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
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Description
【０００１】
【発明の属する技術分野】本発明は、汎用もしくは特定
用途向け半導体集積回路に関し、特に高速に長配線を駆
動する駆動回路もしくは長配線を介して信号を受信する
受信回路として用いて好適な半導体集積回路に関するも
のである。
用途向け半導体集積回路に関し、特に高速に長配線を駆
動する駆動回路もしくは長配線を介して信号を受信する
受信回路として用いて好適な半導体集積回路に関するも
のである。
【０００２】
【従来の技術】従来、CＭＯＳ（Complementary Metal O
xide Semiconductor）等の半導体集積回路において、そ
の高速化および省面積化を実現する手法としては、例え
ば、１９８８年に丸善株式会社から発行された「CＭＯ
Ｓ VLSI設計の原理（著者：Ｎeil H.E. Weste & Ka
mran Eshraghian）」の第１４３頁に掲載されているC
ＭＯＳドミノ論理が知られている。
xide Semiconductor）等の半導体集積回路において、そ
の高速化および省面積化を実現する手法としては、例え
ば、１９８８年に丸善株式会社から発行された「CＭＯ
Ｓ VLSI設計の原理（著者：Ｎeil H.E. Weste & Ka
mran Eshraghian）」の第１４３頁に掲載されているC
ＭＯＳドミノ論理が知られている。
【０００３】図５は、従来のこの種の半導体集積回路に
よって構成された駆動回路の構成を示す回路図である。
この図５において、１０はｎ型（ｎチャネル）またはｐ
型（ｐチャネル）またはこれらｎ型とｐ型の両方のＭＯ
Ｓトランジスタから構成される論理回路である。１１，
１７はｎ型（ｎチャネル）ＭＯＳトランジスタ、１４，
１５，１８はｐ型（ｐチャネル）ＭＯＳトランジスタで
あり、それぞれＳはソース領域、Ｄはドレイン領域、Ｇ
はゲート領域を示している。２０はクロック等が入力さ
れる入力端子、２１、２２はデータ等が入力されるデー
タ入力端子である。２４は出力端子、４０，４１はグラ
ンド（接地）であり、４２，４３および４４は電源Ｖｄ
ｄである。
よって構成された駆動回路の構成を示す回路図である。
この図５において、１０はｎ型（ｎチャネル）またはｐ
型（ｐチャネル）またはこれらｎ型とｐ型の両方のＭＯ
Ｓトランジスタから構成される論理回路である。１１，
１７はｎ型（ｎチャネル）ＭＯＳトランジスタ、１４，
１５，１８はｐ型（ｐチャネル）ＭＯＳトランジスタで
あり、それぞれＳはソース領域、Ｄはドレイン領域、Ｇ
はゲート領域を示している。２０はクロック等が入力さ
れる入力端子、２１、２２はデータ等が入力されるデー
タ入力端子である。２４は出力端子、４０，４１はグラ
ンド（接地）であり、４２，４３および４４は電源Ｖｄ
ｄである。
【０００４】そして、図５に示すような回路接続構成に
おいて、ｎ型ＭＯＳトランジスタ１７と、ｐ型ＭＯＳト
ランジスタ１８はインバータ１９を構成する。ｐ型ＭＯ
Ｓトランジスタ１５は微弱な駆動力を持ち、常にＯＮで
あるが動作に影響を与えることはない。
おいて、ｎ型ＭＯＳトランジスタ１７と、ｐ型ＭＯＳト
ランジスタ１８はインバータ１９を構成する。ｐ型ＭＯ
Ｓトランジスタ１５は微弱な駆動力を持ち、常にＯＮで
あるが動作に影響を与えることはない。
【０００５】ここで、入力端子２０に供給される信号が
Ｈレベルの場合は、ｎ型ＭＯＳトランジスタ１１がＯＦ
Ｆとなり、ｐ型ＭＯＳトランジスタ１４がＯＮとなるの
で、インバータ１９の入力はＨレベルとなり、出力端子
２４から出力される信号はＬレベルとなる。次に、入力
端子２０に供給された信号がＨレベルとなり、かつデー
タ入力端子２１と２２の組み合わせにより論理回路１０
がＯＮとなった場合、論理回路１０およびｎ型ＭＯＳト
ランジスタ１１を介してインバータ１９の入力ノードは
Ｌレベルとなり、出力はＨレベルとなる。
Ｈレベルの場合は、ｎ型ＭＯＳトランジスタ１１がＯＦ
Ｆとなり、ｐ型ＭＯＳトランジスタ１４がＯＮとなるの
で、インバータ１９の入力はＨレベルとなり、出力端子
２４から出力される信号はＬレベルとなる。次に、入力
端子２０に供給された信号がＨレベルとなり、かつデー
タ入力端子２１と２２の組み合わせにより論理回路１０
がＯＮとなった場合、論理回路１０およびｎ型ＭＯＳト
ランジスタ１１を介してインバータ１９の入力ノードは
Ｌレベルとなり、出力はＨレベルとなる。
【０００６】
【発明が解決しようとする課題】ところで、上述した従
来の駆動回路では、出力端子２４をＨレベルに駆動する
トランジスタが、ｎ型ＭＯＳトランジスタと比較して駆
動力が小さなｐ型ＭＯＳトランジスタ１８で構成されて
いるため、長配線を駆動するよな場合は、より大きな駆
動力のｐ型ＭＯＳトランジスタ１８を使用する必要が生
じ、この結果として、占有面積が大となり、応答速度が
低下するといった問題が生じており、これが半導体集積
回路全体の高速化および省面積化を阻害する要因となっ
ていた。
来の駆動回路では、出力端子２４をＨレベルに駆動する
トランジスタが、ｎ型ＭＯＳトランジスタと比較して駆
動力が小さなｐ型ＭＯＳトランジスタ１８で構成されて
いるため、長配線を駆動するよな場合は、より大きな駆
動力のｐ型ＭＯＳトランジスタ１８を使用する必要が生
じ、この結果として、占有面積が大となり、応答速度が
低下するといった問題が生じており、これが半導体集積
回路全体の高速化および省面積化を阻害する要因となっ
ていた。
【０００７】一方、上述した従来の駆動回路から長配線
を介して信号を受信する受信回路を構成する場合、通常
のインバータを使用していたが、インバータは入力の波
形変化がゆるやかな場合に貫通電流が流れ、遅延時間が
大きくなるという問題があった。
を介して信号を受信する受信回路を構成する場合、通常
のインバータを使用していたが、インバータは入力の波
形変化がゆるやかな場合に貫通電流が流れ、遅延時間が
大きくなるという問題があった。
【０００８】本発明の目的は、省面積化を図りつつ高速
に長配線を駆動する駆動回路と、その信号を高速に受信
する受信回路を構成し得る半導体集積回路を提供するこ
とにある。
に長配線を駆動する駆動回路と、その信号を高速に受信
する受信回路を構成し得る半導体集積回路を提供するこ
とにある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体集積回路は、電源がソース領域に、
第１の入力端子がゲート領域に、第１のノードがドレイ
ン領域に各々接続された第１のｐ型ＭＯＳトランジスタ
と、電源がソース領域に、第２のノードがゲート領域
に、第１のノードがドレイン領域に各々接続された第２
のｐ型ＭＯＳトランジスタと、第２の入力端子と、グラ
ンドと、第１のノードが各々接続された複数のｎ型ＭＯ
Ｓトランジスタからなる論理回路と、第１のノードを入
力とし、第２のノードを出力とする第１のインバータ
と、電源がドレイン領域に、第２のノードがゲート領域
に、第１の出力端子がソース領域に各々接続された第１
のｎ型ＭＯＳトランジスタと、グランドがソース領域
に、第１のノードがゲート領域に、第１の出力端子がド
レイン領域に各々接続された第２のｎ型ＭＯＳトランジ
スタとを具備することを特徴としている。また、本発明
の半導体集積回路は、電源がソース領域に、第１のノー
ドがゲート領域に、第２のノードがドレイン領域に各々
接続された第１のｐ型ＭＯＳトランジスタと、第２のノ
ードがソース領域に、第１の入力端子がゲート領域に、
第１の出力端子がドレイン領域に各々接続された第２の
ｐ型ＭＯＳトランジスタと、グランドがソース領域に、
第５のノードがゲート領域に、第３のノードがドレイン
領域に各々接続された第１のｎ型ＭＯＳトランジスタ
と、第３のノードがソース領域に、第１の入力端子がゲ
ート領域に、第１の出力端子がドレイン領域に各々接続
された第２のｎ型ＭＯＳトランジスタと、前記第１の出
力端子と前記第２の入力端子とを入力とし、前記第１の
ノードと前記第５のノードとを出力とする論理回路とを
具備することを特徴としている。
め、本発明の半導体集積回路は、電源がソース領域に、
第１の入力端子がゲート領域に、第１のノードがドレイ
ン領域に各々接続された第１のｐ型ＭＯＳトランジスタ
と、電源がソース領域に、第２のノードがゲート領域
に、第１のノードがドレイン領域に各々接続された第２
のｐ型ＭＯＳトランジスタと、第２の入力端子と、グラ
ンドと、第１のノードが各々接続された複数のｎ型ＭＯ
Ｓトランジスタからなる論理回路と、第１のノードを入
力とし、第２のノードを出力とする第１のインバータ
と、電源がドレイン領域に、第２のノードがゲート領域
に、第１の出力端子がソース領域に各々接続された第１
のｎ型ＭＯＳトランジスタと、グランドがソース領域
に、第１のノードがゲート領域に、第１の出力端子がド
レイン領域に各々接続された第２のｎ型ＭＯＳトランジ
スタとを具備することを特徴としている。また、本発明
の半導体集積回路は、電源がソース領域に、第１のノー
ドがゲート領域に、第２のノードがドレイン領域に各々
接続された第１のｐ型ＭＯＳトランジスタと、第２のノ
ードがソース領域に、第１の入力端子がゲート領域に、
第１の出力端子がドレイン領域に各々接続された第２の
ｐ型ＭＯＳトランジスタと、グランドがソース領域に、
第５のノードがゲート領域に、第３のノードがドレイン
領域に各々接続された第１のｎ型ＭＯＳトランジスタ
と、第３のノードがソース領域に、第１の入力端子がゲ
ート領域に、第１の出力端子がドレイン領域に各々接続
された第２のｎ型ＭＯＳトランジスタと、前記第１の出
力端子と前記第２の入力端子とを入力とし、前記第１の
ノードと前記第５のノードとを出力とする論理回路とを
具備することを特徴としている。
【００１０】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照しながら説明する。図１は本発明の半導
体集積回路の第１の実施の形態としての駆動回路の構成
を示す回路図であり、図２は本発明の半導体集積回路の
第２の実施の形態としての駆動回路の構成を示す回路図
である。図３は本発明の半導体集積回路の第３の実施の
形態としての受信回路の構成を示す回路図であり、図２
は本発明の半導体集積回路の第４の実施の形態としての
受信回路の構成を示す回路図である。
て、図面を参照しながら説明する。図１は本発明の半導
体集積回路の第１の実施の形態としての駆動回路の構成
を示す回路図であり、図２は本発明の半導体集積回路の
第２の実施の形態としての駆動回路の構成を示す回路図
である。図３は本発明の半導体集積回路の第３の実施の
形態としての受信回路の構成を示す回路図であり、図２
は本発明の半導体集積回路の第４の実施の形態としての
受信回路の構成を示す回路図である。
【００１１】まず最初に、図１を参照して第１の実施の
形態の構成および動作について説明する。１０はｎ型
（ｎチャネル）またはｐ型（ｐチャネル）またはこれら
ｎ型とｐ型の両方のＭＯＳトランジスタから構成される
論理回路である。１６，１７はｎ型（ｎチャネル）ＭＯ
Ｓトランジスタ、１４，１５はｐ型（ｐチャネル）ＭＯ
Ｓトランジスタであり、それぞれＳはソース領域、Ｄは
ドレイン領域、Ｇはゲート領域を示している。２０はク
ロック等が入力される入力端子、２１、２２はデータ等
が入力されるデータ入力端子である。２４は出力端子、
４０，４１はグランド（接地）であり、４２，４３およ
び４４は電源（Ｖｄｄ）である。
形態の構成および動作について説明する。１０はｎ型
（ｎチャネル）またはｐ型（ｐチャネル）またはこれら
ｎ型とｐ型の両方のＭＯＳトランジスタから構成される
論理回路である。１６，１７はｎ型（ｎチャネル）ＭＯ
Ｓトランジスタ、１４，１５はｐ型（ｐチャネル）ＭＯ
Ｓトランジスタであり、それぞれＳはソース領域、Ｄは
ドレイン領域、Ｇはゲート領域を示している。２０はク
ロック等が入力される入力端子、２１、２２はデータ等
が入力されるデータ入力端子である。２４は出力端子、
４０，４１はグランド（接地）であり、４２，４３およ
び４４は電源（Ｖｄｄ）である。
【００１２】そして、第１のｐ型ＭＯＳトランジスタ１
４のソース領域Ｓには電源４２が、そのゲート領域Ｇに
は入力端子２０が、そのドレイン領域Ｄには第１のノー
ド６０が各々接続されている。また、第２のｐ型ＭＯＳ
トランジスタ１５のソース領域Ｓには電源４３が、その
ゲート領域Ｇには第２のノード６１が、そのドレイン領
域Ｄには第１のノード６０が各々接続されている。ま
た、論理回路１０には、データ入力端子２１，２２と、
グランド４０と、第１のノード６０が各々接続されてい
る。さらに、第１のノード６０を入力とし、第２のノー
ド６１を出力とする第１のインバータ３０が接続されて
いる。
４のソース領域Ｓには電源４２が、そのゲート領域Ｇに
は入力端子２０が、そのドレイン領域Ｄには第１のノー
ド６０が各々接続されている。また、第２のｐ型ＭＯＳ
トランジスタ１５のソース領域Ｓには電源４３が、その
ゲート領域Ｇには第２のノード６１が、そのドレイン領
域Ｄには第１のノード６０が各々接続されている。ま
た、論理回路１０には、データ入力端子２１，２２と、
グランド４０と、第１のノード６０が各々接続されてい
る。さらに、第１のノード６０を入力とし、第２のノー
ド６１を出力とする第１のインバータ３０が接続されて
いる。
【００１３】一方、第１のｎ型ＭＯＳトランジスタ１６
のドレイン領域Ｄには電源４４が、そのゲート領域には
第２のノード６１が、そのソース領域には第１の出力端
子２４が各々接続されている。また、第２のｎ型ＭＯＳ
トランジスタ１７のソース領域Ｓにはグランドが、ゲー
ト領域Ｇには第１のノード６０が、そのドレイン領域Ｄ
には、第１の出力端子２４が各々接続されている。この
ような回路接続構成において、ｐ型ＭＯＳトランジスタ
１５は微弱な駆動力を有するのみで、そのＯＮ／ＯＦＦ
動作状態が、論理的な動作に影響を与えることはない。
ここで、Ｌレベルは低電位、Ｈレベルは高電位を示すも
のとする。
のドレイン領域Ｄには電源４４が、そのゲート領域には
第２のノード６１が、そのソース領域には第１の出力端
子２４が各々接続されている。また、第２のｎ型ＭＯＳ
トランジスタ１７のソース領域Ｓにはグランドが、ゲー
ト領域Ｇには第１のノード６０が、そのドレイン領域Ｄ
には、第１の出力端子２４が各々接続されている。この
ような回路接続構成において、ｐ型ＭＯＳトランジスタ
１５は微弱な駆動力を有するのみで、そのＯＮ／ＯＦＦ
動作状態が、論理的な動作に影響を与えることはない。
ここで、Ｌレベルは低電位、Ｈレベルは高電位を示すも
のとする。
【００１４】ここで、入力端子２０がＬレベルの場合
は、論理回路１０がＯＦＦ状態であることを前提として
説明する。この動作条件で、ｐ型ＭＯＳトランジスタ１
４がＯＮ状態となるので、第１のノード６０はＨレベル
となり、第２のノード６１はＬレベルとなる。この結
果、出力端子２４はＬレベルとなる。次に、入力端子２
０がＨレベルとなった場合、データ入力端子２１，２２
の組み合わせにより論理回路１０がＯＮ状態となると、
第１のノード６０はＬレベルとなり、第２のノード６１
はＨレベルとなる。この結果、出力端子２４はＨレベル
となる。ここで、論理回路１０がＯＦＦ状態であった場
合は、出力端子２４はＬレベルのままである。
は、論理回路１０がＯＦＦ状態であることを前提として
説明する。この動作条件で、ｐ型ＭＯＳトランジスタ１
４がＯＮ状態となるので、第１のノード６０はＨレベル
となり、第２のノード６１はＬレベルとなる。この結
果、出力端子２４はＬレベルとなる。次に、入力端子２
０がＨレベルとなった場合、データ入力端子２１，２２
の組み合わせにより論理回路１０がＯＮ状態となると、
第１のノード６０はＬレベルとなり、第２のノード６１
はＨレベルとなる。この結果、出力端子２４はＨレベル
となる。ここで、論理回路１０がＯＦＦ状態であった場
合は、出力端子２４はＬレベルのままである。
【００１５】このように、駆動回路の内部にインバータ
３０を設け、一対の駆動トランジスタを、共に大きな駆
動力が得られるｎ型ＭＯＳトランジスタ１６，１７で構
成したので、ｐ型ＭＯＳトランジスタを用いた従来の構
成と比較して、長配線を高速に駆動することが可能とな
ると共に、占有面積を小さくすることが可能となる。
３０を設け、一対の駆動トランジスタを、共に大きな駆
動力が得られるｎ型ＭＯＳトランジスタ１６，１７で構
成したので、ｐ型ＭＯＳトランジスタを用いた従来の構
成と比較して、長配線を高速に駆動することが可能とな
ると共に、占有面積を小さくすることが可能となる。
【００１６】次に、図２を参照して本発明の第２の実施
の形態による駆動回路の構成および動作を説明する。こ
の図２に示すように、図１に示す回路構成に加えて、論
理回路１０は、第3のノード６２と、第３のｎ型ＭＯＳ
トランジスタ１１を介してグランド４０に接続され、こ
の第3のｎ型ＭＯＳトランジスタ１１は、そのソース領
域Sがグランドに、そのゲート領域Gが第１の入力端子２
０に、そのドレイン領域Dが第３のノード６２に各々接
続されている。このような回路接続構成において、ｐ型
ＭＯＳトランジスタ１５は微弱な駆動力を有するのみ
で、そのＯＮ／ＯＦＦ動作状態が、論理的な動作に影響
を与えることはない。
の形態による駆動回路の構成および動作を説明する。こ
の図２に示すように、図１に示す回路構成に加えて、論
理回路１０は、第3のノード６２と、第３のｎ型ＭＯＳ
トランジスタ１１を介してグランド４０に接続され、こ
の第3のｎ型ＭＯＳトランジスタ１１は、そのソース領
域Sがグランドに、そのゲート領域Gが第１の入力端子２
０に、そのドレイン領域Dが第３のノード６２に各々接
続されている。このような回路接続構成において、ｐ型
ＭＯＳトランジスタ１５は微弱な駆動力を有するのみ
で、そのＯＮ／ＯＦＦ動作状態が、論理的な動作に影響
を与えることはない。
【００１７】そして、入力端子２０がＨレベルの場合
は、ｎ型ＭＯＳトランジスタ１１がＯＦＦ状態となり、
ｐ型ＭＯＳトランジスタ１４がＯＮ状態となるので、ノ
ード６０はＨレベルとなり、ノード６１はＬレベルとな
る。この結果、出力端子２４はＬレベルとなる。次に、
入力端子２０がＨレベルとなった場合、データ入力端子
２１，２２の組み合わせにより論理回路１０がＯＮ状態
となれば、ノード６０はＬレベルとなり、ノード６１は
Ｈレベルとなり、この結果、出力端子２４はＨレベルと
なる。ここで、論理回路１０がＯＦＦ状態であった場合
は、出力端子２４はＬレベルのままである。
は、ｎ型ＭＯＳトランジスタ１１がＯＦＦ状態となり、
ｐ型ＭＯＳトランジスタ１４がＯＮ状態となるので、ノ
ード６０はＨレベルとなり、ノード６１はＬレベルとな
る。この結果、出力端子２４はＬレベルとなる。次に、
入力端子２０がＨレベルとなった場合、データ入力端子
２１，２２の組み合わせにより論理回路１０がＯＮ状態
となれば、ノード６０はＬレベルとなり、ノード６１は
Ｈレベルとなり、この結果、出力端子２４はＨレベルと
なる。ここで、論理回路１０がＯＦＦ状態であった場合
は、出力端子２４はＬレベルのままである。
【００１８】次に、図３を参照して本発明の第３の実施
の形態による受信回路の構成および動作を説明する。こ
の図３において、１０１は入力端子、１０２は制御信号
入力端子、１０３は出力端子、１０４はグランド、１０
５は電源（Ｖｄｄ）である。また、１１０，１１１はｐ
型ＭＯＳトランジスタ、１１２，１１３はｎ型ＭＯＳト
ランジスタ、１２１は論理回路である。そして、第１の
ｐ型ＭＯＳトランジスタ１１０のソース領域Ｓには電源
１０５が、そのゲート領域Ｇには第１のノード１６０
が、そのドレイン領域Ｄには第２のノード１６１が各々
接続されている。第２のｐ型ＭＯＳトランジスタ１１１
のソース領域Ｓには第２のノード１６１が、そのゲート
領域Gには第１の入力端子１０１が、そのドレイン領域D
には出力端子１０３が各々接続されている。
の形態による受信回路の構成および動作を説明する。こ
の図３において、１０１は入力端子、１０２は制御信号
入力端子、１０３は出力端子、１０４はグランド、１０
５は電源（Ｖｄｄ）である。また、１１０，１１１はｐ
型ＭＯＳトランジスタ、１１２，１１３はｎ型ＭＯＳト
ランジスタ、１２１は論理回路である。そして、第１の
ｐ型ＭＯＳトランジスタ１１０のソース領域Ｓには電源
１０５が、そのゲート領域Ｇには第１のノード１６０
が、そのドレイン領域Ｄには第２のノード１６１が各々
接続されている。第２のｐ型ＭＯＳトランジスタ１１１
のソース領域Ｓには第２のノード１６１が、そのゲート
領域Gには第１の入力端子１０１が、そのドレイン領域D
には出力端子１０３が各々接続されている。
【００１９】一方、第１のｎ型ＭＯＳトランジスタ１１
３のソース領域Sにはグランド１０４が、そのゲート領
域Gには第５のノード１６２が、そのドレイン領域Dには
第３のノード１６３が各々接続されている。第２のｎ型
ＭＯＳトランジスタ１１２のソース領域Sには第３のノ
ード１６３が、そのゲート領域Gには第１の入力端子１
０１が、そのドレイン領域Dには出力端子１０３が各々
接続されている。
３のソース領域Sにはグランド１０４が、そのゲート領
域Gには第５のノード１６２が、そのドレイン領域Dには
第３のノード１６３が各々接続されている。第２のｎ型
ＭＯＳトランジスタ１１２のソース領域Sには第３のノ
ード１６３が、そのゲート領域Gには第１の入力端子１
０１が、そのドレイン領域Dには出力端子１０３が各々
接続されている。
【００２０】そして、論理回路１２１は、出力端子１０
３と制御信号入力端子１０２とを入力とし、第１のノー
ド１６０と第５のノード１６２とを出力としており、制
御信号入力端子１０２を介して供給される制御信号に基
づいて、ｐ型ＭＯＳトランジスタ１１０とｎ型ＭＯＳト
ランジスタ１１３の動作を別々に制御する。
３と制御信号入力端子１０２とを入力とし、第１のノー
ド１６０と第５のノード１６２とを出力としており、制
御信号入力端子１０２を介して供給される制御信号に基
づいて、ｐ型ＭＯＳトランジスタ１１０とｎ型ＭＯＳト
ランジスタ１１３の動作を別々に制御する。
【００２１】この場合、例えば、３つの動作モードが存
在する。 １）ｐ型ＭＯＳトランジスタ１１０とｎ型ＭＯＳトラン
ジスタ１１３が常にOFF状態の場合、入力端子１０１に
供給される信号に依存せずに、出力端子１０３はフロー
ティングノードとなり、セレクタの非選択出力として使
用される。 ２）ｐ型ＭＯＳトランジスタ１１０とｎ型ＭＯＳトラン
ジスタ１１３が常にOＮ状態の場合、通常のインバータ
として動作する。 ３）論理ゲート１２１によって、出力端子１０３から出
力される信号を一定時間遅延させた場合、インバータと
して動作する。この場合、ｐ型ＭＯＳトランジスタ１１
０，１１１と、ｎ型ＭＯＳトランジスタ１１２，１１３
の４つが全てOＮ状態となる事態を防ぐことができるの
で、高速動作可能となり、さらにｐ型ＭＯＳトランジス
タ１１０とｎ型ＭＯＳトランジスタ１１３を各々独立し
て制御することで、ノイズに対する耐性と遅延時間の最
適化を図ることが可能となる。上述した受信回路によれ
ば、入力が変化している期間において、貫通電流が抑制
されるので、高速動作が可能となる。
在する。 １）ｐ型ＭＯＳトランジスタ１１０とｎ型ＭＯＳトラン
ジスタ１１３が常にOFF状態の場合、入力端子１０１に
供給される信号に依存せずに、出力端子１０３はフロー
ティングノードとなり、セレクタの非選択出力として使
用される。 ２）ｐ型ＭＯＳトランジスタ１１０とｎ型ＭＯＳトラン
ジスタ１１３が常にOＮ状態の場合、通常のインバータ
として動作する。 ３）論理ゲート１２１によって、出力端子１０３から出
力される信号を一定時間遅延させた場合、インバータと
して動作する。この場合、ｐ型ＭＯＳトランジスタ１１
０，１１１と、ｎ型ＭＯＳトランジスタ１１２，１１３
の４つが全てOＮ状態となる事態を防ぐことができるの
で、高速動作可能となり、さらにｐ型ＭＯＳトランジス
タ１１０とｎ型ＭＯＳトランジスタ１１３を各々独立し
て制御することで、ノイズに対する耐性と遅延時間の最
適化を図ることが可能となる。上述した受信回路によれ
ば、入力が変化している期間において、貫通電流が抑制
されるので、高速動作が可能となる。
【００２２】次に、図４を参照して本発明の第４の実施
の形態による受信回路の構成および動作を説明する。こ
の図４に示すように、図３に示す回路構成に加えて、出
力端子１０３を入力とし、第４のノード１６４を出力と
する第１のインバータ１３０と、この第４のノード１６
４を入力とし、出力端子１０３を出力とする第２のイン
バータとが接続されている。そして、論理回路１２１
は、制御信号入力端子１０２を介して供給される制御信
号に基づいて、ｐ型ＭＯＳトランジスタ１１０とｎ型Ｍ
ＯＳトランジスタ１１３の動作を別々に制御する。
の形態による受信回路の構成および動作を説明する。こ
の図４に示すように、図３に示す回路構成に加えて、出
力端子１０３を入力とし、第４のノード１６４を出力と
する第１のインバータ１３０と、この第４のノード１６
４を入力とし、出力端子１０３を出力とする第２のイン
バータとが接続されている。そして、論理回路１２１
は、制御信号入力端子１０２を介して供給される制御信
号に基づいて、ｐ型ＭＯＳトランジスタ１１０とｎ型Ｍ
ＯＳトランジスタ１１３の動作を別々に制御する。
【００２３】この場合、例えば、３つの動作モードが存
在する。 １）ｐ型ＭＯＳトランジスタ１１０とｎ型ＭＯＳトラン
ジスタ１１３が常にOFF状態の場合、入力端子１０１に
供給される信号に依存せずに、出力端子１０３の出力は
保持され、ラッチとして動作する。他の２つの動作モー
ドは、前述した図３に示す実施の形態と同様であるの
で、その説明は省略する。
在する。 １）ｐ型ＭＯＳトランジスタ１１０とｎ型ＭＯＳトラン
ジスタ１１３が常にOFF状態の場合、入力端子１０１に
供給される信号に依存せずに、出力端子１０３の出力は
保持され、ラッチとして動作する。他の２つの動作モー
ドは、前述した図３に示す実施の形態と同様であるの
で、その説明は省略する。
【００２４】そして、インバータ１３１は比較的駆動力
が小さい特性の素子で構成され、出力端子１０３の電位
が充分に電源１０５またはグランド１０４に接近しない
場合でも、徐々に電位を電源１０５またはグランド１０
４に近づけようと動作する。
が小さい特性の素子で構成され、出力端子１０３の電位
が充分に電源１０５またはグランド１０４に接近しない
場合でも、徐々に電位を電源１０５またはグランド１０
４に近づけようと動作する。
【００２５】なお、本発明は上述した各実施の形態に限
定されず、本発明の技術思想の範囲内において、適宜変
更しても勿論構わない。
定されず、本発明の技術思想の範囲内において、適宜変
更しても勿論構わない。
【００２６】
【発明の効果】以上説明したように本発明による半導体
集積回路においては、駆動回路の内部にインバータを設
け、駆動トランジスタとしてｐ型ＭＯＳトランジスタと
比較して駆動力が大きなｎ型ＭＯＳトランジスタを採用
する構成としたので、バスなどの長配線で、負荷の大き
な信号を高速に駆動することができ、一方、駆動回路の
出力が変化している間に受信回路を流れる貫通電流を抑
制することで高速な受信回路を提供することができ、こ
の結果、省面積化を図りつつ高速に長配線を駆動する駆
動回路と、その信号を高速に受信する受信回路を提供す
ることができるという効果が得られる。
集積回路においては、駆動回路の内部にインバータを設
け、駆動トランジスタとしてｐ型ＭＯＳトランジスタと
比較して駆動力が大きなｎ型ＭＯＳトランジスタを採用
する構成としたので、バスなどの長配線で、負荷の大き
な信号を高速に駆動することができ、一方、駆動回路の
出力が変化している間に受信回路を流れる貫通電流を抑
制することで高速な受信回路を提供することができ、こ
の結果、省面積化を図りつつ高速に長配線を駆動する駆
動回路と、その信号を高速に受信する受信回路を提供す
ることができるという効果が得られる。
【図１】 本発明の第１の実施の形態による駆動回路の
構成を示す回路図である。
構成を示す回路図である。
【図２】 本発明の第２の実施の形態による駆動回路の
構成を示す回路図である。
構成を示す回路図である。
【図３】 本発明の第３の実施の形態による受信回路の
構成を示す回路図である。
構成を示す回路図である。
【図４】 本発明の第４の実施の形態による受信回路の
構成を示す回路図である。
構成を示す回路図である。
【図５】 従来例の駆動回路の構成を示す回路図であ
る。
る。
１０，１２１ 論理回路 １１，１６，１７，１１２，１１３ ｎ型ＭＯＳトラン
ジスタ １４，１５，１８，１１０，１１１ ｐ型ＭＯＳトラン
ジスタ ２０，１０１，１０２ 入力端子 ２１，２２ データ入力端子 ２４，１０３ 出力端子 ３０，１３０，１３１ インバータ ４０，４１，１０４ グランド ４２，４３，４４，１０５ 電源 ６０，６１，６２，１６０，１６１，１６２，１６３，
１６４ ノード
ジスタ １４，１５，１８，１１０，１１１ ｐ型ＭＯＳトラン
ジスタ ２０，１０１，１０２ 入力端子 ２１，２２ データ入力端子 ２４，１０３ 出力端子 ３０，１３０，１３１ インバータ ４０，４１，１０４ グランド ４２，４３，４４，１０５ 電源 ６０，６１，６２，１６０，１６１，１６２，１６３，
１６４ ノード
Claims (6)
- 【請求項１】 電源がソース領域に、第１の入力端子が
ゲート領域に、第１のノードがドレイン領域に各々接続
された第１のｐ型ＭＯＳトランジスタと、 前記電源がソース領域に、第２のノードがゲート領域
に、前記第１のノードがドレイン領域に各々接続された
第２のｐ型ＭＯＳトランジスタと、 第２の入力端子と、グランドと、第１のノードが各々接
続された複数のｎ型ＭＯＳトランジスタからなる論理回
路と、 前記第１のノードを入力とし、第２のノードを出力とす
る第１のインバータと、 前記電源がドレイン領域に、前記第２のノードがゲート
領域に、第１の出力端子がソース領域に各々接続された
第１のｎ型ＭＯＳトランジスタと、 前記グランドがソース領域に、前記第１のノードがゲー
ト領域に、前記第１の出力端子がドレイン領域に各々接
続された第２のｎ型ＭＯＳトランジスタとを具備するこ
とを特徴とする半導体集積回路。 - 【請求項２】 前記論理回路は、第3のノードと、第３
のｎ型ＭＯＳトランジスタを介して前記グランドに接続
され、 前記第3のｎ型ＭＯＳトランジスタは、そのソース領域
がグランドに、そのゲート領域が前記第１の入力端子
に、そのドレイン領域が前記第３のノードに各々接続さ
れていることを特徴とする請求項１に記載の半導体集積
回路。 - 【請求項３】外部の回路を駆動する駆動回路として構成
されていることを特徴とする請求項1又は2に記載の半導
体集積回路。 - 【請求項４】 電源がソース領域に、第１のノードがゲ
ート領域に、第２のノードがドレイン領域に各々接続さ
れた第１のｐ型ＭＯＳトランジスタと、 前記第２のノードがソース領域に、第１の入力端子がゲ
ート領域に、第１の出力端子がドレイン領域に各々接続
された第２のｐ型ＭＯＳトランジスタと、 グランドがソース領域に、第５のノードがゲート領域
に、第３のノードがドレイン領域に各々接続された第１
のｎ型ＭＯＳトランジスタと、 前記第３のノードがソース領域に、前記第１の入力端子
がゲート領域に、前記第１の出力端子がドレイン領域に
各々接続された第２のｎ型ＭＯＳトランジスタと、 前記第１の出力端子と前記第２の入力端子とを入力と
し、前記第１のノードと前記第５のノードとを出力とす
る論理回路とを具備することを特徴とする半導体集積回
路。 - 【請求項５】 前記第１の出力端子を入力とし、第４の
ノードを出力とする第１のインバータと、 前記第４のノードを入力とし、第１の出力端子を出力と
する第２のインバータとを更に具備することを特徴とす
る請求項４に記載の半導体集積回路。 - 【請求項６】 外部の回路からの信号を受信する受信回
路を構成することを特徴とする請求項４又は５に記載の
半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37176998A JP3173489B2 (ja) | 1998-12-28 | 1998-12-28 | 半導体集積回路 |
| US09/458,999 US20010054915A1 (en) | 1998-12-28 | 1999-12-10 | Semiconductor integrated circuit |
| US09/756,175 US6329844B2 (en) | 1998-12-28 | 2001-01-09 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37176998A JP3173489B2 (ja) | 1998-12-28 | 1998-12-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000196437A JP2000196437A (ja) | 2000-07-14 |
| JP3173489B2 true JP3173489B2 (ja) | 2001-06-04 |
Family
ID=18499274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37176998A Expired - Fee Related JP3173489B2 (ja) | 1998-12-28 | 1998-12-28 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US20010054915A1 (ja) |
| JP (1) | JP3173489B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020105613A1 (ja) | 2018-11-20 | 2020-05-28 | 三菱鉛筆株式会社 | 筆記具用油性インク組成物、およびこれを用いた筆記具、並びにこれを用いたエアブラシユニット |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6801057B2 (en) * | 2000-08-18 | 2004-10-05 | Texas Instruments Incorporated | Silicon-on-insulator dynamic logic |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4342927A (en) * | 1980-03-24 | 1982-08-03 | Texas Instruments Incorporated | CMOS Switching circuit |
| JP3028569B2 (ja) * | 1990-08-20 | 2000-04-04 | 日本電気株式会社 | 入力バッファ回路 |
| US5115150A (en) * | 1990-11-19 | 1992-05-19 | Hewlett-Packard Co. | Low power CMOS bus receiver with small setup time |
| JP2743878B2 (ja) * | 1995-08-30 | 1998-04-22 | 日本電気株式会社 | 入力バッファ回路 |
| US5889417A (en) * | 1996-05-24 | 1999-03-30 | Sun Microsystems, Inc. | Apparatus and method for improving the noise immunity of a dynamic logic signal repeater |
| US6147513A (en) * | 1998-05-01 | 2000-11-14 | Winbond Electronics Corporation | Method and circuit for logic input buffer |
| US6160422A (en) * | 1999-05-03 | 2000-12-12 | Silicon Integrated Systems Corp. | Power saving clock buffer |
-
1998
- 1998-12-28 JP JP37176998A patent/JP3173489B2/ja not_active Expired - Fee Related
-
1999
- 1999-12-10 US US09/458,999 patent/US20010054915A1/en not_active Abandoned
-
2001
- 2001-01-09 US US09/756,175 patent/US6329844B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020105613A1 (ja) | 2018-11-20 | 2020-05-28 | 三菱鉛筆株式会社 | 筆記具用油性インク組成物、およびこれを用いた筆記具、並びにこれを用いたエアブラシユニット |
Also Published As
| Publication number | Publication date |
|---|---|
| US20010054915A1 (en) | 2001-12-27 |
| US6329844B2 (en) | 2001-12-11 |
| US20010001229A1 (en) | 2001-05-17 |
| JP2000196437A (ja) | 2000-07-14 |
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