KR100248617B1 - 액티브매트릭스기판과 그 제조방법 및 액티브매트릭스형 액정표시장치 - Google Patents

Abstract

본 발명은 액티브매트릭스기판과 그 제조방법 및 액티브매트릭스형 액정표시장치에 관한 것이다. 액티브매트릭스기판은 매트릭스형으로 배열한 복수의 화소전극을 포함하는 상측영역과, 개개의 화소전극을 구동하는 복수의 박막트랜지스터를 포함하는 하측영역을 서로 중첩한 적층구조를 가진다. 평탄화층은 양 기판 사이에 삽입되어 있다. 액티브매트릭스형 액정표시장치는 소정의 간극을 통해 서로 대면 배치된 주기판과 대향기판을 포함한다. 양 기판 사이에는 일정 두께를 가진 액정층이 삽입되어 있다. 주기판의 표면에는 복수의 박막트랜지스터소자 및 배선을 포함하는 소자배선 에리어가 형성되어 있다. 이 소자배선에리어 표면의 요철을 메우기 위하여 평탄화층이 형성되어 있다. 평탄화층의 평탄한 표면에는 매트릭스형의 화소전극이 형성되어 있다. 인접한 화소전극의 간격치수는 액정층의 두께치수보다 크게 설정되어 있으므로, 부차적인 횡방향전계를 종방향전계보다 작다.

Description

액티브매트릭스기판과 그 제조방법 및 액티브매트릭스형 액정표시장치

제1도는 본 발명에 관한 액티브매트릭스기판의 기본적인 구성을 나타낸 단면도.

제2a도~제2g도는 제1도에 나타낸 액티브매트릭스기판의 제조방법을 나타낸 공정도.

제3a도~제3g도는 액티브매트릭스기판에 형성된 제2콘택트홀의 구체적인 구조예를 나타낸 모식도.

제4a도 및 제4b도는 콘택트홀의 구조예를 나타낸 모식적인 공정도.

제5a도~제5f도는 제3a도~제3c도에 나타낸 콘택트홀의 형성방법을 나타낸 공정도.

제6a도~제6e도는 콘택트홀의 형성방법을 나타낸 공정도.

제6a도~제7f도는 콘택트홀의 형성방법을 나타낸 공정도.

제7a도~제8e도는 콘택트홀의 형성방법을 나타낸 공정도.

제9a도~제9e도는 콘택트홀의 형성방법을 나타낸 공정도.

제10a도~제10d도는 콘택트홀의 형성방법을 나타낸 공정도.

제11도는 종래의 블랙마스크구조를 나타낸 모식적인 단면도.

제12도는 본 발명에 관한 블랙마스크구조를 나타낸 모식적인 단면도.

제13도는 종래의 블랙마스크패턴형상을 나타낸 평면도.

제14도는 본 발명에 관한 블랙마스크패턴형상을 나타낸 평면도.

제15도는 본 발명에 관한 액티브매트릭스기판의 차광구조예를 나타낸 모식적인 단면도.

제16도는 본 발명에 관한 액티브매트릭스기판의 다른 차광구조예를 나타낸 모식적인 단면도.

제17도는 본 발명에 관한 액티브매트릭스형 컬러액정표시장치의 일예를 나타낸 단면도.

제18도는 본 발명에 관한 TFT 기판의 일예를 나타낸 단면도.

제19도는 제18도의 평면도.

제20도는 본 발명의 다른 실시예에 관한 TFT 기판의 단면도.

제21도는 제20도의 평면도.

제22도는 본 발명에 관한 액티브매트릭스형 액정표시장치의 바람직한 다른 실시예를 나타낸 모식적인 부분단면도.

제23도는 제2a도~제2g도에 나타낸 장치의 모식적인 평면도.

제24a도 및 제24b도는 제22도 및 제23도에 나타낸 액정표시장치의 동작설명도.

제25a도 및 제25b도는 제22도 및 제23도에 나타낸 액정표시장치의 동작설명도.

제26도는 본 발명에 관한 액티브매트릭스형 액정표시장치의 다른 실시예를 나타낸 모식적인 단면도.

제27도는 액티브매트릭스형 액정표시장치의 참고예를 나타낸 단면도.

제28도는 본 발명에 관한 액티브매트릭스형 액정표시장치의 다른 실시예를 나타낸 모식적인 부분단면도.

제29도는 제28도의 장치의 모식적인 사시도.

제30a도~제30g도는 본 발명의 일실시예의 액정표시장치의 제조 공정도.

제31도는 본 발명에 관한 액티브매트릭스형 액정표시장치의 다른 실시예를 나타낸 모식적인 부분단면도.

제32도는 제31도에 나타낸 장치의 모식적인 사시도.

제33a도~제33f도는 제31도에 나타낸 실시예의 장치를 제조하는 제조공정도.

제34도는 본 발명에 관한 액티브매트릭스형 액정표시장치의 다른 실시예를 나타낸 모식적인 부분단면도.

제35a도~제35d도는 제34도에 나타낸 실시예의 장치를 제조하는 제조공정도.

제36도는 본 발명에 관한 액티브매트릭스형 액정표시장치를 나타낸 모식적인 단면도.

제37도는 본 발명에 관한 액티브매트릭스형 액정표시장치를 나타낸 일실시예의 모식적인 평면도.

제38도는 종래의 액티브매트릭스기판의 일반적인 예를 나타낸 단면도.

제39도는 종래의 액티브매트릭스형 액정표시장치의 구성을 나타낸 모식적인 단면도.

제40도는 종래의 액티브매트릭스형 액정표시장치를 나타낸 모식적인 사시도.

제41도는 종래의 액티브매트릭스형 액정표시장치의 일반적인 구성을 나타낸 사시도.

제42도는 러빙처리를 나타낸 모식도.

제43도는 종래의 액티브매트릭스형 액정표시장치의 화소전극형상 및 배열을 나타낸 모식적인 평면도.

제44도는 종래의 액티브매트릭스형 액정표시장치의 과제를 나타낸 설명도.

본 발명은 액티브매트릭스기판과 그 제조방법 및 액티브매트릭스형 액정표시장치에 관한 것이다. 보다 상세하게는, 화소전극과 스위칭용의 박막(薄膜)트랜지스터(TFT)가 집적적(集積的)으로 형성된 액티브매트릭스기판의 평탄화 기술에 관한 것이다.

제38도를 참조하여, 종래의 액티브매트릭스형 액정표시장치의 일반적인 구조를 간결하게 설명한다. 하측의 기판(3810)표면에는 박막 트랜지스터(3802)가 집적적으로 형성되어 있다. 박막트랜지스터(3802)의 소스영역 S에는 제1층간절연막(3803)을 통해 금속배선패턴(3804)이 전기접속되어 있다. 또, 박막트랜지스터(3802)의 드레인영역 D에는 제1층간절연막(3803) 및 제2층간절연막(3805)을 통해 화소전극(3806)이 전기접속되어 있다. 제1층간절연막(3805)의 표면은 배향막(3807)에 의해 피복되어 있다. 이와 같이, 박막트랜지스터(3802) 및 화소전극(3806)이 집적적으로 형성된 하측의 기판(3801)을 이하 "액티브매트릭스기판" 또는 "TFT 기판"이라고 하기로 한다. 이 액티브매트릭스기판(3801)에는 소정의 간극을 통해 상측의 기판(3808)이 대면배치되어 있다. 상측의 기판(3808)의 내표면에는 대향전극(3809) 및 배향막(3810)이 형성되어 있으며, 이하 "대향기판"이라고 하기로 한다. 양 기판(3801), (3808)의 간극에는 배향막(3807), (3810)에 의해 배향제어된 액정(3811)이 삽입되어 있다. 이러한 구성을 가진 액티브매트릭스형 액정표시장치에 있어서, 박막트랜지스터(3802)의 게이트전극 G에 선택신호를 인가한 상태에서 금속배선패턴(3804)을 통해 화상신호를 공급하면, 화소전극(3806)에 소정의 신호전하가 기입된다. 이 화소전극(3806)과 대향전극(3810)과의 사이에 생긴 전압에 의해 액정(3811)의 분자배열이 변화하여, 원하는 화상표시가 행해진다.

또한, 제41도를 참조하여, 종래의 액티브매트릭스형 액정표시장치의 일반적인 구성을 간결하게 설명한다. 액티브매트릭스형 액정표시장치는 소정의 간극을 통해 서로 대향배치된 1쌍의 기판(4101), (4102)과, 이 간극내에 보유된 액정층(4103)을 구비한 셀구조를 가진다. 한쪽의 기판(4101)에는 상하 및 좌우방향으로 행렬배치된 화소전극(4104)과, 개개의 화소전극(4104)에 접속된 스위칭소자가 형성되어 있다. 본 예에서는, 이 스위칭소자는 박막트랜지스터(TFT)로 구성되얼 있다. TFT의 드레인전극은 대응하는 화소전극(4104)에 접속되어 있으며, 소스전극은 신호선(4105)에 접속되어 있으며, 게이트전극은 게이트선(4106)에 접속되어 있다. 이러한 구성을 가진 기판(4101)을 이하 "TFT 기판"이라고 하기로 한다. 다른 쪽의 기판(4102)은 대향전극(4107)을 구비하고 있으며, 이 액정층(4103)에 종방향의 전계를 인가한다. 이에 더하여, 컬러필터층(4108)을 구비하고 있다. 이 컬러필터층(4108)은 적, 녹, 청의 3원색으로 분할된 세그먼트를 가지고 있으며, 각각 화소전극(4104)에 정합(整合)되어 있다. 이러한 셀구조의 양면에는 1쌍의 편광판(4109), (4110)이 부착되어 있다.

게이트선(4106)을 통해 TFT를 행마다 선순차(線順次) 선택하는 동시에, 신호선(4105)을 통해 TFT에 화상신호를 공급하여, 원하는 풀컬러화상표시를 행하는 것이다. 이 때, 액정층(4103)은 예를 들면 트위스트네마틱배향되어 있으며, 대향전극(4107)과 각 화소전극(4104)과의 사이에 인가되는 종방향의 전계에 응답하여 액정층(4103)의 분자배열이 변화한다. 이 분자배열변화를 1쌍의 편광판(4109), (4110)에서 투과광량변화로서 취출하여 화상표시가 행해진다.

액정층(4103)을 트위스트네마틱배향하기 위하여는, 상하 1쌍의 기판(4101), (4102)의 내표면을 배향처리할 필요가 있다. 이 배향처리는 예를 들면 소정의 배향막을 성막(成膜)한 후 러빙(rubbing)처리를 행함으로써 얻어진다. 제42도는 러빙처리를 나타낸 모식도이다. 이 예에서는, 하측의 TFT 기판(4101)은 화면상 하측에서 상측으로 향해 러빙처리가 행해지고 있으며, 러빙처리방향을 R로 나타내고 있다. 대향기판(4102)의 내표면은 도시한 바와 같이 화면상 우측에서 좌측으로 향해 러빙처리가 행해져 있다. 이러한 배향처리가 행해진 1쌍의 기판(4101), (4102)의 사이에 액정층을 봉입충전하면 액정분자는 90°뒤틀린 트위스트상태로 된다.

제38도에 나타낸 종래 구조에서는, 액티브매트릭스기판(3801)에 박막트랜지스터(3802)나 금속배선패턴(3804)이 집적형성되어 있으며, 그 표면은 기복이 심한 무수한 요철(凹凸)이나 단차(段差)를 포함하고 있다. 그러므로, 액정(3811)의 배향제어가 곤란하며, 균일한 화상표시를 얻을 수 없다는 과제가 있다. 특히, 단차부분에서는 액정의 배향이 산란되어 프레틸트(pretilt)각이 역전한 리버스틸트도메인(reverse tilt domain)이 발생하여 표시품위가 현저하게 손상된다. 종래, 배향이 산란된 영역을 차폐하기 위해, 대향기판측에 블랙마스크패턴을 형성하고 있었다. 이 블랙마스크패턴은 통상의 배향이 산란되기 쉬운 화소전극의 단부와 중첩하도록 배설되어 있으며, 유효표시영역이 희생되게 된다. 매트릭스형 화소전극의 배열피치를 축소하여 고밀도화를 진행시켜 갈 때, 블랙마스크패턴의 폭을 축소할 수 없어서 개구율이 저하된다는 과제가 있다. 또한, 화소피치의 미세화 및 칩사이즈의 소형화에 따라서 제조공정상 여러가지 문제가 나타나고 있다. 예를 들면, 액티브매트릭스기판표면의 요철이 심하므로 배향막의 두께불균일이 생긴다. 또한, 이것과 관련하여 배향막의 균일한 러빙처리가 곤란하다. 이에 더하여, 액티브매트릭스기판과 대향기판을 서로 접착할 때, 요철이 있으므로, 밀착불량이 발생한다. 이에 더하여, 종래의 구조에서는 액티브매트릭스기판표면의 요철의 영향을 받아서, 액정에 인가되는 전계의 방향이 불균일하게 되고, 균일한 투과율제어가 곤란하게 된다는 과제가 있다. 액정은 화소전극과 대향전극과의 사이에 인가되는 전계에 의해 배향상태가 변화하여 온/오프제어가 행해진다. 그러나, 화소전극의 주위에 그속배선패턴이나 게이트라인 등의 융기가 있으면 횡방향의 전계의 영향을 받아서, 프레틸트각의 산란과 상승적(相乘的)으로 작용하여 정상의 동작이 흐트러져 버린다.

액티브매트릭스형 액정표시장치의 고정세화(高精細化)에 따라서 화소피치가 작아지면, 원하는 개구율을 확보하기 위해 화소전극면적을 가능한 한 크게 확보할 필요가 있다. 그러므로, 인접하는 화소전극의 간격이 작아진다. 극단의 경우, 각 화소전극과 대향전극과의 사이의 간격에 비하여, 인접하는 화소전극의 간격이 작아지고, 각 화소전극과 대향전극과의 사이에 인가되는 정규의 종방향전계보다 인접하는 화소전극의 사이에 발생하는 부차적인 횡방향전계의 영향쪽이 커지는 경우가 생긴다. 종래, 횡방향전계의 영향을 받아서, 액정층에 리버스틸트도메인이 발생하거나, 액정분자가 바르게 상승하지 않으므로 광발출 등이 발생하여, 화질의 열화를 초래하고 있었다는 과제가 있다.

제39도는 종래의 액티브매트릭스형 액정표시장치의 구성을 나타낸 단면도이다. 이러한 종래의 구조에서는, 화소전극(3906)은 매트릭스형으로 배설된 배선(3904)등에 의해 주변이 둘러싸인 요부에 설치되어 있다. 따라서, 액정화소 사이의 분리가 유지되고 있다. 그러나, 액정표시장치의 고정세화에 따라서, 화소전극(3906)의 배열피치를 미세화해 가면, 기판표면의 요철에 의해 액정(3903)의 배향불량이 발생한다. 예를 들면, 기판(3901)을 화살표방향으로 러빙처리하면, 화소전극(3906)의 위에 한정하면 액정분자(3908)는 소정의 프레틸트각을 나타내고 있으며, 순(順)틸트상태에 있다. 그러나, 러빙처리방향에 대해 그림자로 되는 경사면(3909)의 근방 영역에 있어서, 액정분자(3908)는 순틸트상태와는 반대방향으로 상승하여 역틸트상태로 된다. 그러므로, 양 상태의 경계에서 디스크리네이션이 발생하여, 표시품질이 악화된다.

제40도는 제39도에 나타낸 종래 구조를 모식적으로 나타낸 것이다. 전술한 바와 같이, 개개의 화소전극(3906)은 배선(3904)에 의해 둘러싸인 요부(4010)에 형성되어 있으므로, 인접하는 액정화소 사이의 분리가 구조적으로 확보되어 있다. 그러나, 이와 같이 요철이 심한 표면에 대해 균일한 러빙처리를 하는 것은 곤란하다. 특히, 고정세화에 따라서 화소전극의 배열피치를 미세화하면 상대적으로 기판표면의 요철이 현저해지고, 전술한 배향불량이 많이 생긴다.

종래부터 역틸트상태의 발생을 방지하기 위해 여러가지 수단이 제안되어 있다. 에를 들면, 일본국 특개평 4(1992)-305625호 공보에는, 기판에 홈을 형성한 박막트랜지스터나 배선을 메우기 위하여 요철을 완화하는 기술이 개시되어 있다. 또, 일본국 특개평 4(1992)-320212호 공보에는 층간절연막에 홈을 형성하여 역틸트상태의 확대를 방지하는 기술이 개시되어 있다. 그러나, 이들의 대책은 완전히 역틸트상태를 방지하기까지에 이르고 있지 않다.

제43도는 TFT 기판의 모식적인 평면도이다. 도시한 바와 같이, 개개의 화소전극(4301)은 행렬형으로 배열되어 있다. 행방향에 따라서 적, 녹, 청의 순으로 반복하여 배열되어 있다. 단, 열방향에 대하여는 일직선형으로 정렬되어 있지 않고, 반(半)피치씩 좌우방향으로 시프트되어 있다. 그 결과, 인접하는 적색화소, 녹색화소 및 청색화소는 3각배치되고, 소위 델타배열로 되어 외관상 해상도를 개선할 수 있다. 개개의 화소전극(4301)은 일반적으로 좌우비대칭의 형상을 가지고 있으며, TFT(도시하지 않음)의 콘택트홀 C과 정합하는 부분이 배설되어 있다.

일반적으로, 액정표시장치에서는 교류반전구동이 행해지고 있으며, 예를 들면 행마다 화소전극에 인가되는 신호전압의 극성이 반전하는 소위 1H 구동이 행해진다. 1H 구동으로 라스터표시를 한 경우, 예를 들면 1행째의 화소전극에는 (신호전압의 중심레벨 + 최대신호전압)이 인가되고, 제2행째의 화소전극에는 (신호전압의 중심레벨 - 최대신호전압)이 인가된다. 따라서, 상하에 인접하는 화소전극(4301)의 사이에는 큰 전위차 △V가 생기고, 최대신호전압의 2배에 달한다. 액티브매트릭스형 액정표시장치의 고정세화에 따라서, 화소전극 사이의 배열피치가 축소됨에 따라서, 전술한 전위차 △V에 의해 생기는 횡방향전계강도는 대향전극과의 종방향 전계강도에 비해 무시할 수 없게 된다. 그리고, 횡방향전계는 도면상 평면방향으로 발생하는 전계이며, 종방향전계는 도면에 대하여 수직방향(액정두께방향)으로 발생하는 것이다.

제43도에 나타낸 델타배열에서는, 개개의 화소전극(4301)은 좌우 비대칭의 형상을 가지고 있다. 따라서, 1행째의 화소전극과 2행째의 화소전극과의 사이에서 가장 횡방향 전계강도가 높아지는 장소는 영역 A으로 되고, 횡방향 전계강도가 약해지는 것은 영역 B이다. 이 영역 A과 영역 B과의 사이의 횡방향 전계강도의 분균형에 의해 1행째의 화소전극의 하부에 위치하는 액정분자 M에 대하여 우측에서 좌측으로 향하는 힘 F이 가해진다. 한편, 2행째와 3행째의 화소전극 사이에 발생하는 횡방향 전계에 대하여는 강한 영역 A과 약한 영역 B이 역전한다. 따라서, 2행째의 화소전극의 하부에 위치하는 액정 분자 M에 대하여는 도면상 좌측에서 우측으로 향하는 힘 F이 가해진다.

한편, 제42도를 참조하여 설명한 바와 같이, TFT 기판의 러빙방향 R을 하측에서 상측으로 하고, 대향기판의 러빙방향을 우측에서 좌측으로 설정하면, 제43도에 나타낸 바와 같이 액정분자 M의 회전방향 T은 대향기판측에서 보면 시계회전방향으로 된다. 1행째에서는 회전방향 T과 역방향의 힘 F이 액정분자 M에 가해지므로, 종방향 전계의 지배력에 향거하여 액정분자 M는 역방향으로 회전하는 경향으로 되어, 소위 리버스틸트도메인의 영역이 확대된다. 한편, 2행째에서는 액정분자 M의 회전방향 T과 동일 방향의 힘 F이 작용하므로, 액정분자 M는 신속히 순방향으로 상승하고, 리버스틸트도메인의 영역은 축소된다. 이상의 설명으로부터 명백한 바와 같이, 화소전극의 형상이 좌우비대칭인 경우에는 실제로 1H 구동을 하면, 1행 걸러 리버스틸트도메인영역의 크기가 달라진다.

제44도는 제43도에 나타낸 액티브매트릭스형 액정표시장치를 Y-Y선에 따라서 절단한 단면형상을 나타내고 있다. 도시한 바와 같이, 도면상 좌에서 우로 향하여, 1행째의 화소전극의 일부, 2행째의 화소 전극 및 3행째의 화소전극의 일부를 나타내고 있다. 전술한 바와 같이, 1행째와 2행째의 화소전극의 사이에는 큰 리버스틸트도메인영역 LRTD이 발생하는 동시에, 2행째의 화소전극과 3행째의 화소전극과의 사이에는 작은 리버스틸트도메인영역 SRTD 밖에 발생하지 않는다. 리버스틸트도메인영역은 표시품위를 저하시키므로, 통상 블랙마스크에 의해 차폐하는 구조가 채용되고 있다. 도시한 바와 같이, 블랙마스크(4411)는 예를 들면 대향기판(4402)의 내표면에 배설되어 있다. 블랙마스크(4411)의 평면치수는 큰 리버스틸트도메인영역 LRTD을 차폐할 수 있도록 설정하지 않으면 안된다. 따라서, 종래와 같이 화소 전극의 좌우비대칭성에 기인하여 리버스틸트도메인 영역에 1행마다 불균일이 생기는 경우에는 필연적으로 블랙마스크(4407)의 치수를 크게 하지 않을 수 없고, 액티브매트릭스형 액정표시장치의 개구율이 희생된다는 과제가 있다.

따라서, 본 발명의 제1의 목적은 액티브매트릭스형 액정표시장치의 배향제어를 균일화하고, 또한 액티브매트릭스형 액정표시장치의 개구율을 개선하는 것이다. 이러한 목적을 달성하기 위해, 다음의 수단을 강구하였다. 즉, 본 발명에 관한 액티브매트릭스기판은 매트릭스형으로 배열한 복수의 화소전극을 포함하는 상측영역과, 개개의 화소전극을 구동하는 복수의 박막트랜지스터를 포함하는 하측영역을 서로 중첩한 적층구조를 가지고, 양 영역의 사이에 평탄화층을 개재시킨 것을 특징으로 한다. 상기 편탄화층은 하측영역표면의 요철을 메워 평탄화하기 위해 충분한 두께를 가진 투명수지막으로 이루어진다.

이와 같이 평탄화된 액티브매트릭스기판은 다음과 같은 방법으로 제조된다. 즉, 기판상에 복수의 박막트랜지스터를 포함하는 제1영역을 집적형성하는 제1공정과, 제1영역표면의 요철을 평탄화층으로 메워서 평탄화하는 제2공정과, 평탄화층의 평탄한 표면상에 복수의 화소전극을 매트릭스형으로 배열한 제2영역을 형성하는 제3공정에 의해 제조된다. 상기 제2공정은 액상의 투명수지를 도포한 후 경화하는 공정으로 이루어진다. 이 제조방법은 평탄화층을 통해 상측의 화소전극과 하측의 박막트랜지스터를 콘택트홀을 통하여 전기접속하는 접속공정으로 이루어진다. 상기 접속공정은 예를 들면 감광성수지로 이루어지는 평탄화층에 대해 포토리소그라피 및 에칭을 하여 콘택트홀을 개구하는 공정을 포함하고 있다.

본 발명에 관한 액티브매트릭스형 액정표시장치는 기본적인 구성 요소로서, 소정의 간극을 통해 서로 대향 배치된 TFT 기판 및 대향기판과, 이 간극에 삽입된 액정을 구비하고 있다. 특징사항으로서, 상기 TFT 기판은 복수의 박막트랜지스터를 포함하는 제1영역과, 제1영역의 표면의 요철을 메우는 평탄화층과, 이 평탄화층의 평탄한 표면에 형성된 메트릭스형의 화소전극을 포함하는 제1영역에 전기접속된 제2영역과, 이 제2영역표면을 피복하여 액정의 배향제어를 행하는 배향층을 가지고 있다.

본 발명의 제2의 목적은 화소전극을 고정세화 및 미세화한 경우에 생기는 횡방향 전게의 악영향을 방지하여, 화질을 유지하는 것이다. 이러한 목적을 달성하기 위해, 다음의 수단을 강구하였다. 즉, 본 발명에 의하면, 소정의 간극을 통해 서로 대면 배치된 주기판 및 대향기판과, 양 기판 사이에 보유된 일정 두께의 액정층을 구비한 액티브매트릭스형 액정표시장치에 있어서, 상기 주기판은 복수의 박막트랜지스터소자 및 배선을 포함하는 소자배선에리어와, 이 소자배선에리어 표면의 요철을 메우는 평탄화층과, 이 평탄화층의 평탄한 표면에 형성된 매트릭스형의 화소전극을 가지고 있다. 이러한 구성에 있어서, 인접하는 화소전극 사이의 간격치수는 이 액정층의 두께 치수보다 크게 설정되어 있다. 바람직하게는, 상기 평탄화층은 투명수지막으로 이루어진다.

본 발명의 제3의 목적은 액티브매트릭스형 액정표시장치의 고정세화 및 미세화를 가능하게 하는 유효한 액정화소 분리구조를 제공하는 것이다. 이러한 목적을 달성하기 위해, 다음의 수단을 강구하였다. 즉, 본 발명에 의하면, 액티브매트릭스형 액정표시장치는 소정의 간극을 통해 서로 대면배치된 1쌍의 기판과, 이 간극내에 보유된 액정층으로 이루어지는 셀구조를 가지며, 한쪽의 기판은 박막트랜지스터 및 배선이 형성된 영역과, 그 위에 성막된 비교적 평탄한 표면을 가진 절연층과, 그 위에 매트릭스배열된 화소전극을 구비하고 있다. 다른 쪽의 기판은 대향전극을 구비하고 있으며, 개개의 화소전극과의 사이에서 액정화소를 구성한다. 이러한 구성에 있어서, 개개의 화소전극의 주위에 따라서 이 절연층의 평탄한 표면에 분리요홈이 형성되어 있으며, 서로 인접하는 액정화소를 기능적으로 분리하는 것을 특징으로 한다. 이 절연층은 예를 들면 수지재료로 이루어지는 평탄화막이다. 또는, 이 절연층은 이 배선과 이 화소전극을 서로 전기적으로 분리하는 층간절연막이다.

본 발명의 제4의 목적은 액티브매트릭스형 액정표시장치의 인접하는 상하 화소전극 사이에 인가된 횡방향 전계를 균일화하여, 리버스틸트도메인의 변화를 억제하는 것이다. 이러한 목적을 달성하기 위해, 다음의 수단을 강구하였다. 즉, 본 발명에 의하면 소정의 간극을 통행 서로 대향 배치된 1쌍의 기판과, 이 간극내에 보유된 액정층을 구비한 셀구조를 가진다. 한쪽의 기판은 상하 및 좌우방향으로 행렬배치한 화소전극과 개개의 화소전극에 접속한 스위칭소자를 구비하고 있다. 다른 쪽의 기판은 대향전극을 구비하고 있으며, 이 액정층에 종방향 전계를 인가한다. 각 행의 스위칭소자를 상하 방향으로 선순차 선택하는 동시에, 각 열의 스위칭소자에 화상신호를 공급하여 화상표시를 행한다. 이러한 구성에 있어서, 개개의 화소전극은 좌우 대칭의 형상을 가지고 있으며, 서로 상하로 이간하는 화소전극 사이에 생기는 횡방향 전계를 균일화하는 것을 특징으로 한다. 바람직하기로는, 상기 화소전극은 평탄화막의 위에 형성되어 있다.

다음에, 도면을 참조하여 본 발명의 적합한 실시예에 대하여 상세히 설명한다.

제1도는 본 발명에 관한 액티브매트릭스기판의 기본적인 구성을 나타낸 단면도이다. 도시한 바와 같이, 액티브매트릭스기판(1)은 석영유리 등으로 이루어지는 절연기판(2)을 사용하여 구성되어 있으며, 그 표면에는 박막트랜지스터(TFT)(3)가 집적적(集積的)으로 형성되어 있다. TFT(3)는 섬모양으로 패터닝된 반도체박막(4)을 활성영역으로서 이용하고 있다. 이 반도체박막(4)은 예를 들면 제1의 폴리실리콘(이하, "1Poly"라고 함)으로 이루어진다. 그리고, 본 발명은 이에 한하는 것은 아니며, 폴리실리콘 대신에 단결정실리콘이나 비정질실리콘을 사용하는 것도 가능하다. 반도체박막(4)의 위에는 3층의 게이트절연막을 통해 게이트전극 G이 패터닝형성되어 있다. 이 게이트전극 G은 예를 들면 제2의 폴리실리콘(이하 "2Poly"라고 함)으로 이루어진다. TFT(3)의 소스영역 S에는 제1층간절연막(5)에 형성된 제1콘택트홀(6)을 통해 금속배선패턴(7)이 전기접속되어 있다. 제1층간절연막(5)은 예를 들면 인이 도핑된 유리로 이루어지고, 이하 "1PSG"라고한다. 금속배선패턴(7)은 예를 들면 알루미늄으로 이루어지고, 화상신호라인 등을 구성한다. 한편, TFT(3)의 드레인영역 D에는 제1층간절연막(5) 및 제2층간절연막(8)을 통해 형성된 제2콘택트홀(9)을 통하여, 화소전극(10)이 전기접속되어 있다. 이 제2층간 절연막(8)은 금속배선패턴(7)을 피복하도록 성막(成膜)되어 있으며, 역시 인을 도핑한 유리 등으로 이루어지고, 이하 "2PSG"라고 한다.

본 발명의 특징사항으로서, 제2층간절연막(8)과 화소전극(10)과의 사이에 평탄화층(11)이 개재되어 있다. 이 평탄화층(11)은 TFT(3)나 금속배선패턴(7)의 요철을 메워 평탄화하기 위해 충분한 두께를 가지고 있다. 따라서, 평탄화층(11)의 표면은 대략 완전한 평면상태에 있으며, 그 위에 화소전극(10)이 패터닝형성된다. 따라서, 화소전극(10)의 레벨에는 전혀 요철이 존재하지 않는다.

개개의 화소전극(10)은 이 평탄화층(11)을 통해 배설된 콘택트홀(9)을 통하여 대응하는 박막트랜지스터(3)의 반도체박막(4)에 전기접속되어 있다. 상기 콘택트홀(9)의 내주벽은 평탄화층(11)에 의해 피복되어 있다. 또는, 상기 콘택트홀(9)의 저부로부터 평탄화층(11)이 제거된 구조로 해도 된다. 또는, 상기 콘택트홀(9)의 내주벽에 평탄화층 단면이 노출된 구조로 해도 된다. 매트릭스형으로 배열한 각 화소전극의 경계에 정합(整合)하여 블랙마스크패턴을 일체적으로 형성해도 된다. 이 블랙마스크패턴은 하측영역에 형성된 금속배선패턴을 겸용한 구조를 채용할 수 있다. 또한, 컬러필터층을 일체적으로 형성해도 된다. 이 컬러필터층은 개개의 화소전극에 대응하여 착색된 평탄화층의 부분으로 이루어진다. 바람직하기로는, 박막트랜지스터를 차폐하도록 평탄화층의 상측 또는 하측에 차광막이 형성되어 있다.

본 발명에 의하면, 복수의 박막트랜지스터를 포함하는 하층영역 또는 제1영역표면의 요철을 메우기 위해 투명수지 등으로 이루어지는 평탄화층을 이용하고 있다. 이 평탄화층의 평탄한 표면에 매트릭스형의 화소전극을 포함하는 상측영역 또는 제2영역을 형성하고 있다. 또한, 매트릭스형의 화소전극을 피복하도록 배향층을 배설하고 있다. 따라서, 이 배향층은 실질적으로 평탄한 표면을 가지고 있으며, 단차부의 영향을 받지 않으므로 리버스틸트도메인(reverse tilt domain)을 저감시키는 것이 가능해진다. 또한, 화소전극 주위에는 융기한 부분이 존재하지 않으므로 횡방향의 전계의 영향을 받는 일이 없고, 안정된 액정의 온/오프제어를 행할 수 있다. 또한, 평탄화층을 이용하여 액티브매트릭스기판상에 블랙마스크패턴이나 컬러필터를 일체적으로 형성할 수 있다. 그러므로, 얼라이먼트오차를 고려할 필요가 없어지고, 종래에 비해 화소전극의 유효표시부분을 확대할 수 있고, 개구율의 개선에 이어진다.

평탄화층(11)은 일반적으로 무색투명한 것이 요구된다. 또, 제2콘택트홀(9)을 형성할 필요가 있으므로, 미세가공이 가능하지 않으면 안된다. 또한, 화소전극(10)의 에칭 등에 약품을 사용하므로, 원하는 내약품성이 요구된다. 이에 더하여, 후공정에서 고온에 노출되므로, 소정의 내열성이 요구된다. 이러한 요구특성을 충족시키기 위해 평탄화층(11)은 원하는 유기재료난 무기재료가 선택된다. 유기재료로서는, 예를 들면 아크릴수지나 폴리이미드수지를 들 수 있다. 폴리이미드수지는 내열성이 우수하지만 약간 착색이 있다. 이에 대해, 아크릴수지는 대략 완전히 무색투명하다. 이들 수지는 예를 들면 스핀코트법이나 전사법 등에 의해 도포된다. 무기재료로서는, 예를 들면 2산화규소를 주성분으로 하는 무기유기를 들 수 있다. 본 실시예에서는, 소정의 점성을 가지고, 요철을 메우는데 적합한 아크릴수지를 사용하고 있다. 이상 설명한 바와 같이, 본 발명은 집적형성된 TFT(3)나 금속배선패턴(7)을 포함하는 하측영역 또는 제1영역과, 매트릭스형으로 배열한 화소전극(10)을 포함하는 상측영역 또는 제2영역과의 사이에 평탄화층(11)을 개재시킨 것을 특징으로 한다. 개개의 화소전극(10)은 평탄화층(11)을 통해 형성된 제2콘택트홀(9)을 통하여 대응하는 TFT(3)의 반도체박막(4)에 전기접속되어 있다.

이러한 구성을 가진 액티브매트릭스기판(1)을 사용하여 액정표시장치를 구성할 수 있다. 즉, 제1도에 나타낸 바와 같이, 액정표시장치는 소정의 간극을 통해 서로 대면배치된 액티브매트릭스기판(1)과 대향기판(12)과의 사이에 액정(13)을 삽입한 구성으로 되어 있다. 대향기판(12)의 내표면에는 대향전극(14) 및 배향막(15)이 성막되어 있다. 액티브매트릭스기판(1)의 표면에도 배향막(16)이 형성되어 있다. 이들 1쌍의 배향막(15), (16)에 의해 액정(13)의 배향제어가 행해지고, 예를 들면 트위스트네마틱모드가 얻어진다. 종래의 구조와 달리, 배향막(16)은 매우 평탄한 면을 가지고 있으며, 단차부(段差部)가 없으므로 균일한 러빙(rubbing)처리를 행할 수 있다. 따라서, 화면전체에 걸쳐서 균일한 배향제어가 가능하게 된다. 또, 화소전극(10)의 주위에는 전혀 융기한 부분이 존재하지 않는다. 따라서, 액정(13)은 대향전극(14)과 화소전극(10)과의 사이에 작용하는 수직방향의 전계에 의해 완전히 구동제어되고, 횡방향의 전계의 영향을 받는 일이 없다. 따라서, 종래 문제로 되어 있던 리버스틸트도메인에 의한 표시 품위의 열화를 유효하게 개선할 수 있다. 또, 대향기판(12)과 액티브매트릭스기판(1)을 서로 정밀도 양호하게 접착할 수 있어서, 시일부로부터의 액정누출 등이 발생하지 않는다.

다음에, 제2a도~제2g도를 참조하여, 제1도에 나타낸 액티브매트릭스기판의 제조방법에 대하여 상세히 설명한다. 먼저, 제2도의 공정 A에 있어서, 수정 등으로 이루어지는 절연기판의 표면에 1Poly(21)를 LPCVD 법에 의해 성막한다. 다음에, Si 이온주입을 행하여 일단 미세화한 후 고상(固相)성장을 행하여 1Poly(21)의 대입경화를 도모한다. 그 후, 1Poly(21)를 섬모양으로 패터닝하여 활성영역을 형성한다. 다시 그 표면을 열산화하여 SiO₂로 하여 게이트산화막을 얻는다. 다시 보론이온을 소정 농도로 주입하고, 미리 한계치전압을 조정한다. 그리고, 도시하지 않으나 동시에 1Poly(21)를 패터닝하여 보조용량을 형성할 수 있도록 한다. 다음에, 공정 B에 있어서, LPCVD 법에 의해 SiN(24)을 성막하여 게이트질화막으로 한다. 이 SiN(24)의 표면을 열산화하여 SiO₂로 전환한다. 이와 같이 하여 SiO₂/SiN/SiO₂의 3층구조로 이루어지는 내압성(耐壓性)이 우수한 게이트절연막이 얻어진다. 다음에, LPCVD 법에 의해 2Poly(25)를 퇴적한다. 2Poly(25)의 저저항화를 도모한 후, 소정의 형상으로 패터닝하여 게이트전극 G을 얻는다. 다음에, 게이트전극 G을 마스크로 하여 셀프얼라인먼트에 의해 As 이온을 주입하여 소위 LDD 구조로 한다. 이어서, SiN(24)을 부분적으로 에칭제거한 후, As 이온을 고농도로 주입하여 1poly(21)에 소스영역 S 및 드레인영역 D을 형성한다. 이와 같이 하여 N 채널형의 TFT(26)가 형성된다. 그리고, P 채널형의 TFT를 형성하는 경우에는 보론이온을 주입한다. 이어서, 공정 C에 있어서 APCVD 법에 의해 1PSG(27)를 퇴적한다. 이 1PSG(27)에 제1콘택트홀(1CON)(29)을 패터닝형성한 후, 스퍼터링에 의해 알루미늄(Al)(28)을 전면적으로 성막한다. 이것을 소정의 형상으로 패터닝하여, TFT(26)의 소스영역 S에 전기접속하는 금속배선패턴으로 가공한다.

제2도의 공정 D에 있어서, APCVD 법에 의해 1PSG(27)에 겹쳐서 2PSG를 퇴적하고, Al(28)로 이루어지는 배선금속패턴을 완전히 피복한다. 이어서, 공정 E에 있어서, 2PSG(28)표면의 요철을 평탄화층으로 매운다. 그러므로, 본 실시예에서는 소정의 점성을 가진 액상(液狀)의 아크릴수지를 스핀코팅으로 도포하였다. 그 후, 가열처리를 하여 아크릴수지를 경화시켜서 평탄화층(30)으로 하였다. 경화된 평탄화층(30)에 대해 포토리소라피 및 에칭을 하여 제2콘택트홀(2CON)(29)을 형성한다. 이 2CON(29)의 저부에는 TFT의 드레인영역 D이 노출되어 있다. 그리고, 평탄화층(30), 2PSG(28), 1PSG(27)를 관통하는 2CON(29)의 형성방법의 구체예에 대하여는 다음에 상세히 설명한다. 다음에, 공정 F에 있어서, 스퍼터링에 의해 투명도전막을 성막한다. 본 실시예에서는, 투명도전막재료로서 ITO(31)를 사용한다. ITO는 2CON(29)의 내부에도 충전되고, TFT(26)의 드레인영역 D과 전기적으로 도통이 취해진다. 끝으로, 공정 G에 있어서, ITO(31)를 소정의 형상으로 패터닝하여, 화소전극으로 한다. 이상의 공정에 의해 평탄화된 액티브매트릭스기판이 얻어진다.

제3a도~제3c도를 참조하여, 제2콘택트홀(2CON)(31)의 구체적 DLS 구성예를 몇가지 들어 설명한다. 이 2CON(31)은 평탄화막(33)을 통해 화소전극을 구성하는 ITO(32)와 박막트랜지스터를 구성하는 1Poly(35)를 서로 전기접속하기 위한 것으로서, 본 발명의 중요한 요소의 하나이다. 제3a도에 도시한 제1구체예에서는, 제2콘택홀 2CON(31)의 내주벽은 평탄화막(33)에 의해 피복되어 있는 것을 특징으로 한다. 이러한 구조를 얻기 위해, 먼저 1PSG + 2PSG(34)의 층을 약간 크게 개구하고, 이어서 평탄화막(33)을 도포한 후 이것을 약간 작게 개구한다. 이러한 구조에서는, 1PSG + 2PSG(34)의 사이드에칭이나 평탄화막(33)의 오버행(overhang)을 방지할 수 있으므로, ITO에 단(段)커트아웃 등의 결함이 발생될 염려가 적다.

제3b도에 나타낸 구체예는 2CON(31)의 저부에서 평탄화막(33)이 제거되어 있는 것을 특징으로 한다. 이러한 구조를 얻기 위해, 먼저 평탄화막(33)을 약간 크게 개구하고, 다음에 (1PSG + 2PSG)(34)를 약간 작게 개구한다. 1Poly(35)상에 평탄화막(33)이 직접 접촉하지 않으므로, TFT 부분에의 오염이 적다. 1Poly(35)상에 평탄화막(33)의 잔사(殘渣)가 남지 않으므로, 콘택트저항에의 악영향이 적다. 또한, 현상황의 프로세스를 최대한으로 적용할 수 있다는 이점이 있다.

제3c도에 나타낸 제3구체예는 2CON(31)의 내주벽에 평탄화막 끝면이 노출되어 있는 것을 특징으로 한다. 이러한 구조를 얻기 위해, 평탄화막(33) 및 (1PSG + 2PSG)(34)를 일괄하여 에칭하든가 또는 셀프얼라인먼트에 의해 에칭한다. 그러므로, 프로세스를 간략화할 수 있다는 이점이 있다. 단, (1PSG + 2PSG)(34)의 층에 사이드에치가 발생한 경우에는 ITO(32)단 커트아웃 등의 결함이 발생할 가능성이 있다.

제4a도 및 제4b도는 제3a도에 나타낸 제1구체예의 응용예를 나타낸 모식도이다. 제4a도에 나타낸 바와 같이, 이 응용예에서는 제1절연막(43) 및 제2절연막(44)의 적층을 통해 형성된 콘택트홀을 통하여, 상측의 전극막(41)과 하측의 반도체층(45)을 서로 전기접속하고 있다. 이 응용예에서는, 제1절연막(43)과 제2절연막(44)은 상이한 재료로 구성되어 있으며, 전자의 에칭레이트는 후자의 에칭레이트에 비해 작다. 따라서, 콘택트홀 개구를 위해 에칭처리를 하면, 제2절연막(44)에 사이드에치가 나타난다. 이 사이드에치를 메우기 위해 평탄화막(42)을 콘택트홀내에 충전한다. 그 후, 비교적 작은 개구경으로 평탄화막(42)을 에칭제거하여 반도체층 표면을 노출시킨다.

계속하여 전극막(41)을 성막하고, 콘택트홀내에서 반도체층(45)과 전기접속시킨다. 도면에서 명백한 바와 같이, 제2절연막(44)의 사이드에치부분은 평탄화막(42)에 의해 완전히 피복되어 있으므로, 콘택트홀 내벽에 단차가 생기지 않고, 전극막(41)에 단 커트아웃 등의 염려가 없다.

이에 대해, 제4b도에 나타낸 참고예는 제2절연막(44)에 사이드에치가 발생한 상태이고, 직접 전극막(41)을 콘택트홀 내벽에 따라서 성막한 경우이다. 이 때에는, 사이드에치부에는 전극막(41)의 단 커트아웃 등의 결함이 발생할 확률이 높아진다.

다음에, 제5a도~제5f도를 참조하여, 제3도에 나타낸 콘택트홀의 제1구체예의 작성방법에 대하여 상세히 설명한다. 그리고, 이 예에서는 평탄화막으로서 비감광성 수지를 사용하고 있다. 비감광성 수지자체에 감광기(感光基)를 포함하지 않으므로 투명성이 우수한 동시에 화학적으로도 안정하다. 단, 가공성에 약간 곤란함이 있고, 공정이 복잡화된다. 먼저, 공정 A에 있어서, Poly(52)의 표면에 PSG(51)를 성막한다. 다음에, 공정 B에 있어서, 레지스트(53)를 도포하여 노광현상한다. 라이트애싱을 행한 후 레지스트(53)를 마스크로 하여 PSG(51)를 에칭한다. 이 때, 사이드에치가 발생하여 PSG(51)의 개구경은 약간 넓어진다. 공정 C에서 레지스트(53)를 박리한다. 공정 D에서 비감광성 수지를 도포/소성하고, 개구를 평탄화막(54)으로 메운다. 공정 E에서 레지스트(55)를 도포하고, 노광형상을 행하여 비교적 작은 개구를 형성한다. 끝으로, 공정 F에서 레지스트(55)를 통해 평탄화막(54)을 에칭하여 Poly(52)의 표면을 노출시킨다. 평탄화막(54)의 제거에는 플라스마에칭 등의 드라이에칭을 이용한다. 그 후, 레지스트(55)를 박리하여 평탄화막(54)의 베이킹을 행한다.

제6a도~제6e도를 참조하여, 역시 제3a도에 나타낸 콘택트홀의 제1구체예의 작성방법에 대하여 설명한다. 본 예에서는, 비감광성 수지대신에 감광성 수지를 이용하여 평탄화막으로 하고 있다. 감광성 수지를 이용하면 프로세스를 간략화할 수 있다. 포토리소그라피공정만으로 콘택트홀을 작성할 수 있으므로, 면내의 균일성이 매우 양호하다. 먼저, 공정 A에서 Poly(62)의 위에 PSG(61)를 성막한다. 공정 B에서 레지스트(63)를 도포하여 노광현상한 후, 이것을 마스크로 하여 PSG(61)를 에칭한다. 사이드에칭을 위해 PSG(61)의 개구부는 약간 확대되어 있다. 공정 C에서 레지스트(63)를 박리한다. 공정 D에서 감광수지로 이루어지는 평탄화막(64)을 도포하여 PSG(61)에 형성된 개구를 메운다. 끝으로, 공정 E에서 평탄화막(64)을 노광현상하여 PSG(61)의 개구내에서 Poly(62)의 저부를 노출시킨다. 그 후, 평탄화막(64)을 베이킹한다.

제7a도~제7f도는 제3b도에 나타낸 콘택트홀의 제2구체예를 비감광성 수지에 의해 형성하는 방법을 나타낸다. 먼저, 공정 A에서 Poly(72)의 위에 PSG(71)를 성막한다. 공정 B에서 비감광성 수지로 이루어지는 평탄화막(73)을 도포하여 소성한다. 공정 C에서 레지스트(74)를 도포하여 노광현상한다. 공정 D에서 레지스트(74)를 통해 평탄화막(73)을 에칭제거한다. 사이드에칭을 위해 평탄화막(73)의 개구경은 확대되어 있다. 공정 E에서 다시 레지스트(75)를 도포하여 평탄화막(73)의 개구를 메운다. 다시 노광현상하여 PSG(71)의 표면을 노출시킨다. 공정 F에서 노출된 부분의 PSG를 에칭제거한다. 다시 레지스트(75)를 박리한 후 평탄화막(73)의 베이킹을 행한다.

제8a도~제8e도는 역시 제3b도에 나타낸 콘택트홀의 제2구체예를 감광수지를 이용하여 형성하는 방법을 나타내고 있다. 공정 A에서 Poly(81)의 위에 PSG(82)를 성막한다. 공정 B에서 PSG(82)의 위에 감광수지로 이루어지는 평탄화막(83)을 도포한다. 공정 C에서 평탄화막의 노광, 현상, 소성을 행하여 비교적 큰 개구를 형성한다. 공정 D에서 레지스트(84)를 도포하여 평탄화막(83)의 개구를 메운다. 다시 레지스트(84)의 노광 및 현상을 행하여 비교적 작은 개구를 형성하여 PSG(82)의 표면을 노출시킨다. 끝으로, 공정 E에서 노출된 PSG(82)를 에칭제거한다. 그 후, 레지스트(84)를 박리하여 평탄화막(83)의 베이킹을 행한다.

제9a도~제9e도는 제3c도에 나타낸 콘택트홀의 제3구체예를 형성하는 방법을 나타내고 있다. 이 예에서는, 비감광성 수지를 평탄화막으로 이용하고 있다. 공정 A에서 Poly(91)위에 PSG(92)를 성막한다. 공정 B에서 비감광성 수지를 도포한 후 소성하여 평탄화막(93)을 성막한다. 공정 C에서 레지스트(94)를 도포하여 노광현상하여 소정의 개구를 형성한다. 공정 D에서 레지스트(94)를 통해 평탄화막(93)을 에칭한다. 라이트애싱을 행한 후, 공정 E에서 계속하여 PSG(92)를 에칭한다. 끝으로, 레지스트(94)를 박리하여 평탄화막(93)의 베이킹을 행한다.

제9도A∼제9도E는 제3도C에 나타낸 콘택트홀의 제3구체예를 형성하는 방법을 나타내고 있다. 이 예에서는, 비감광성 수지를 평탄화막으로 이용하고 있다. 공정 A 에서 Poly(91)의 위에 PSG(92)를 성막한다. 공정 C 에서 레지스트(94)를 도포하여 노광현상하여 소정의 개구를 형성한다. 공정 D 에서 레지스트(94)를 통해 평탄화막(93)을 에칭한다. 라이트애싱을 행한 후, 공정 E 에서 계속하여 PSG(92)를 에칭한다. 끝으로, 레지스트(94)를 박리하여 평탄화막(93)의 베이킹을 행한다.

제10a도~제10d도는 역시 제3c도에 나타낸 콘택트홀의 제3구체예의 작성방법을 나타낸다. 제9a도~제9e도에 나타낸 방법과 달리, 본 예에서는 평탄화막으로서 감광성 수지를 이용하고 있다. 먼저, 공정 A에서 Poly(101)의 위에 PSG(102)를 성막한다. 공정 B에서 감광성 수지를 도포하여 평탄화막(103)으로 한다. 공정 C에서 평탄화막(103)의 노광, 현상, 소성을 행한다. 라이트애싱을 행한 후, 공정 D에서 평탄화막(103)을 마스크로 하여 셀프얼라인먼트에 의해 PSG(102)를 에칭한다. 그 후, 평탄화막(103)의 베이킹을 행한다.

다음에, 본 발명에 관한 개구율의 개선수단에 대하여 상세히 설명한다. 그 전에, 이해를 용이하게 하기 위해 제11도를 참조하여 종래의 블랙마스크구조를 간결하게 설명한다. 도시한 바와 같이, TFT 기판(1121)의 내표면에는 소정의 배열피치(1130)로 화소전극(1122)이 매트릭스형으로 형성되어 있다. 인접하는 화소전극(1122)의 사이에는 금속배선패턴(1123)이 배설되어 있다. 화소전극(1122)과 금속배선패턴(1123)과의 사이에는 소정의 간극이 형성되어 있다. 따라서, 화소전극(1122)의 치수는 배열피치(1130)에 비해 작다. 액정(1124)을 TFT 기판(1121)과 대향기판(1125)과의 사이에 두고 대향기판(1125)이 배치되어 있다. 대향기판(1125)의 내표면에는 대향전극(1126)이 형성되어 있다. 또한, 서로 인접하는 화소전극(1122)의 사이에 정합하도록 블랙마스크(1127)가 패터닝되어 있다. 대향기판(1125)과 TFT 기판(1121)과의 얼라인먼트마진을 확보하기 위해, 블랙마스크(1127)는 평면적으로 보아 화소전극(1122)의 단부와 겹쳐져 있다. 따라서, 블랙마스크(1127)에 의해 에워싸인 개구부(1128)의 치수는 화소전극(1122)의 치수(1129)에 비해 작게 되어 있다. 이러한 구성에 의해, 블랙마스크(1127)는 광의 누출을 방지하여 콘트라스트의 개선을 도모하고 있다. 그러나, 도면에서 이해되는 바와 같이, 배열피치(1130)에 비해 화소전극(1122)의 치수는 작고, 유효화소면적을 규정하는 개구부의 치수는 더욱 작게 되어 있다. 따라서, 개구율은 비교적 작은 값에 머물고 있다.

이에 대해, 제12도는 본 발명에 관한 블랙마스크구조를 나타내고 있다. 그리고, 이해를 용이하게 하기 위해 제11도에 나타낸 부분과 대응하는 부분에는 대응하는 참조번호를 붙인다. 도시한 바와 같이, TFT 기판(1221)의 표면요철을 메우도록 투명평탄화막(1228)이 형성되어 있으며, 다시 그 위에는 매트릭스형으로 소정의 배열피치(1230)로 화소전극(1222)이 형성되어 있다. 본 예에서는, 서로 인접하는 화소전극(1222)의 경계부와 정합하도록 금속배선패턴(1223)이 TFT 기판(1221)상에 패터닝형성되어 있다. 따라서, 이 금속배선패턴(1223)이 블랙마스크로서 기능한다. 그리고, 경사방향에서 관찰한 경우의 시차(視差)를 고려하여, 금속배선패턴(1223)은 약간 화소전극(1222)의 단부와 평면적으로 보아 겹쳐져 있다. 따라서, 화소전극(1222)의 치수는 배열피치(1230)에 비해 약간 짧게 되어 있다. 한편, 액정(1224)을 통해 TFT 기판(1221)에 대면배치한 대향기판(1225)에는 블랙마스크는 형성되어 있지 않다. 도면에서 명백한 바와 같이, 대향기판(1225)측에서 본 개구부치수(1228)는 화소치수(1229)에서 금속배선패턴(1223)이 화소전극(1222)과 중복된 부분을 뺀 것이며, 배열피치(1230)에 비해 약간 작음에 불과하다. 따라서, 종래예에 비해 개구율을 상당정도 개선할 수 있다. 그리고, 본 예에서는, 금속배선패턴(1223)을 블랙마스크로 겸용하고 있으나, 이에 한하는 것은 아니다. 예를 들면, 서로 인접하는 화소전극(1222)의 경계부에 따라서 투명평탄화막(1228)을 선택적으로 흑색으로 착색해도 된다.

제13도는 제11도에 나타낸 종래예의 평면패턴형상을 나타내고 있으며, 구체적인 수치를 부여하여 개구율을 계산하고 있다. 화소전극(1322)은 폭 방향 양측에서 1쌍의 금속배선패턴(1323)에 의해 협지되어 있으며, 상하 양측에서 제2폴리실리콘에 의해 구성되는 보조용량라인(1329)과 게이트라인(1330)에 의해 에워싸여 있다. 본 예에서는, 화소전극(1322)의 폭 방향 배열피치 W는 30㎛로 설정되어 있으며, 길이방향 배열피치 L는 41㎛로 설정되어 있다. 또, 화소전극(1322)의 폭 치수는 22.5㎛로 설정되어 있으며, 길이치쉬는 25.5㎛로 설정되어 있다. 또한, 유효화소영역을 규정하는 개구부 A의 폭 치수는 16.5㎛이며, 그 길이치수는 19.5㎛이다. 따라서, 이 종래예에 있어서의 1화소당 개구율은 다음과 같다.

(16.5㎛ × 19.5㎛) × 100/(30㎛ × 41㎛) = 26.2%

이 종래예에서는, 블랙마스크가 대향기판상에 형성되어 있으므로, 화소전극(1322)과의 얼라인먼트마진을 어느 정도 확보할 필요가 있으며, 그러므로 개구부면적이 현저하게 제한을 받고 있다. 즉, 폭 방향에 관한 금속배선패턴(1323)의 내단으로부터 5㎛의 폭으로 블랙마스크로 덮히고, 보조용량라인(1329)의 내단으로부터 3.0㎛의 폭 부분이 차폐되고, 게이트라인(1330)의 내단으로부터 1.5㎛의 폭 부분이 차폐되어 있다.

제14도는 제12도에 나타낸 본 발명에 관한 블랙마스크구조의 평면패턴형상을 나타낸다. 구체적인 수치를 넣어서 개구율을 계산하고 있다. 제13도에 나타낸 종래예와의 비교를 용이하게 하기 위해, 마찬가지로 화소의 폭 방향배열피치 W를 30㎛로 설정하고, 길이방향 배열피치 L를 41㎛로 설정하고 있다. 본 실시예에서는, 화소개구부의 폭 치수가 종래의 16.5㎛에 비해, 25.0㎛까지 확대되어 있다. 즉, 금속배선패턴(1423)을 블랙마스크로서 겸용함으로써, 개구부 폭 치수의 대폭적인 확대가 가능하게 된다. 실질적으로 화소전극(1422) 단부와 각 금속배선패턴(1423)의 겹친 부분만이 개구부에서 제외된다. 또, 개구부의 길이방향 치수 L에 대하여는, 종래의 19.5㎛에 비해, 21.0㎛까지 약간 확대되어 있다. 종래, 보조용량라인(1429)의 내단부로부터 3㎛의 폭을 차폐할 필요가 있는데 대하여, 본 발명에서는 1.5㎛의 폭만을 차폐하면 충분하다. 즉, 본 발명에서는 보조용량라인(1429)은 평탄화막으로 매설되어 있으며, 화소전극레벨까지 돌출되어 있지 않다. 따라서, 횡방향전계의 영향을 받지 않아도 되므로, 종래에 비해 개구부 단부를 1.5㎛ 정도 외측으로 확대가능하다. 그 결과, 1화소 당의 개구율은 다음과 같이 계산된다.

(16.5㎛ + 2×(3.0㎛ + 1.25㎛))×

(19.5㎛ + 1.5㎛)× 100 / (30㎛ × 41㎛) = 42.6%

종래의 개구율 26.2%에 비해 대폭적인 개선을 달성할 수 있다.

제15도는 본 발명에 관한 액티브매트릭스기판의 차광구조의 일예를 나타낸 모식적인 단면도이다. 전술한 바와 같이, 서로 인접하는 화소전극의 경계부분에 대하여는, 금속배선패턴을 블랙마스크로서 이용함으로써, 최소한 부분적으로 차페할 수 있다. 그러나, TFT(1559)의 부분에 대하여는 이 차광구조를 채용할 수 없다. 그래서, 제15도의 구조에서는, TFT 부를 선택적으로 차폐하기 위하여, 금속 등으로 이루어지는 차광층(1551)을 사용하고 있다. 도시한 바와 같디, 기판(1552)의 표면에는 TFT가 집적적으로 형성되어 있다. 이 TFT를 피복하도록 층간절연막(1553)이 성막되어 있다. 이 층간절연막(1553)을 통해 제1콘택트홀(1554)을 통하여 금속배선패턴(1555)이 TFT의 소스영역 S에 전기접속되어 있다. 이 TFT(1559)는 소정의 형상으로 패터닝된 차광층(1551)에 의해 차폐되어 있다. 또한, TFT의 위에는 그 요철을 메우기 위해 평탄화층(1556)이 성막되어 있다. 평탄화층(1556), 차광층(1551), 층간절연막(1553)을 삽통하는 제1콘택트홀(1557)을 통하여, 화소전극(1558)이 TFT의 드레인영역 D에 전기접속되어 있다. 본 예에서는, 차광층(1551)을 사용함으로써, TFT를 대략 완전히 차폐할 수 있다. 그러나, 제2콘택트홀(1557)부분에 대하여는 차광층(1551)이 제거되므로, 약간의 광누출이 생기니다.

제16도는 제15도에 나타낸 차광구조의 개량예를 나타낸 모식적인 단면도이다. 이해를 용이하게 하기 위해, 대응하는 부분에는 대응하는 참조번호를 붙인다. 제15도에 나타낸 구조와 다른 점은 차광층(1659)이 평탄화층(1656)의 상측에 형성되어 있는 것이다. 이러한 구성에 의해 제2콘택트홀(1657)을 포함하여 TFT(1659) 전체를 완전히 차폐할 수 있다. 그러나, 차광층(1659)이 화소전극(1658)의 위에 부분적으로 겹치므로, 제15도에 나타낸 구조에 비해 단차가 생겨서 약간 평탄성이 희생된다.

끝으로, 제17도는 본 발명에 관한 평탄화막이 액티브매트릭스형 컬러액정표시장치에 이용된 실시예를 나타낸 모식적인 단면도이다. 도시한 바와 같이, 이 컬러액정표시장치는 소정의 간극을 통해 대면 배치된 액티브매트릭스기판(1771), 대향기판(1772)과 양기판의 간극내에 삽입된 액정(1773)으로 구성되어 있다. 절연기판(1774)의 표면에는 TFT(1700)가 집적적으로 형성되어 있다. TFT(1700)는 섬모양으로 패터닝된 제1폴리실리콘(1775)과, 게이트절연막(1776)을 통해 패터닝형성된 게이트전극(1777)으로 구성되어 있다. 이 게이트전극(1777)은 예를 들면 제2폴리실리콘으로 이루어진다. 이 TFT(1700)는 제1층간절연막(1778)에 의해 피복되어 있다. TFT의 소스영역 S에는 제1층간절연막(1778)에 형성된 제1콘택트홀(1779)을 통하여 금속배선패턴(1780)이 전기접속되어 있다. 이 금속배선패턴(1780)은 제2층간절연막(1781)에 의해 피복되어 있다. 또한, 그 위에는 패시베이션막(1782)이 패터닝형성되어 있다. 이 패시베이션막(1782)은 예를 들면 플라스마 CVD 법에 의해 성막된 p-SiN으로 이루어진다. 패시베니션막(1782)의 위에는 차광막(1783)이 형성되어 있으며, TFT를 차폐한다. TFT나 금속배선막(1780)의 요철을 메우도록 평탄화막(1784)이 퇴적되어 있다. 이 평탄화막(1884)은 1㎛~2㎛ 정도의 요철을 메우기 위하여, 최소한 2.0㎛ 정도의 막두께를 가진다. 평탄화막(1784), 제2층간절연막(1781), 제1층간절연막(1778)을 삽통하여 제2콘택트홀(1785)이 형성되어 있다. 제2콘택트홀(1785)의 내부 및 그 주변은 금속으로 이루어지는 차광층(1786)에 의해 피복되어 있다. 이 제2콘택트홀(1785)을 통해 화소전극(1887)이 TFT의 드레인 영역 D에 전기접속되어 있다. 본 실시예의 특징사항으로서, 화소전극(1787)에 정합하는 평탄화층(1784)의 부분은 소정의 색상으로 착색처리되어 있으며, 컬러필터를 구성한다. 평탄화층(1784)의 선택적인 착색처리는 예를 들면 안료분산법 등을 이용할 수 있다. 종래와 달리, 컬러필터를 액티브매트릭스기판(1771)측에 일체적으로 배설함으로써, 화소전극과 컬러필터의 얼라인먼트마진을 고려할 필요가 없어진다. 그리고, 화소전극(1787)의 표면은 배향막(1788)에 의해 피복되어 있다.

한편, 대향전극(1772)의 내표면에는 대향전극(1789) 및 배향막(1790)이 겹쳐져 성막되어 있다. 상하 1쌍의 배향막(1790), (1788)에 의해 협지된 액정(1773)은 원하는 배향상태로 균일제어된다.

제18도는 제17도에 나타낸 실시예와 마찬가지로 TFT 기판에 컬러필터가 집적적으로 형성된 실시예의 단면도이고, 제19도는 그 평면도이다.

제18도에 있어서, (1801), (1802), (1803), (1804), (1805), (1806), (1807), (1808), 및 (1809)는 각각 화소트랜지스터, 화소전극, 컬러필터, 층간절연막, 게이트 배선, 접촉부, 신호선, 개구부 (투광부) 및 Cs 배선을 나타낸다. 또한, (1801) 및 (1811)은 각각 컬러필터(1803)와는 다른 색을 가지는 컬러필터를 나타낸다. 본 실시예에 있어서, 화소전극을 화소트랜지스터에 접속하기 위하여 컬러필터에 콘택트홀을 형성한다.

제20도 및 제21도는 상기 실시예와는 다른 실시예를 나타낸다. 본 실시예에 있어서, 제18도에 나타낸 실시예와 마찬가지로 컬러필터는 TFT 기판에 집적적으로 형성되지만, 이것은 개구부에만 형성된다. 제20도에 있어서, 제18도에 나타낸 부분과 대응하는 부분에는 대응하는 참조번호를 붙인다. 도시한 바와 같이, 개구부에 컬러층이 형성되고, 그 후 평탄화제를 가하여 평탄화막(2004)을 형성한다. 이 구성에 의하면, 미세화처리를 요하는 콘택트홀부가 평탄화층의 처리에 의해 형성된다. 평탄화제는 안료와 같이 입경이 큰 입자는 포함하지 않고, 이에 따라서 미세화처리를 용이하게 행할 수 있다. 평탄화제는 컬러필터를 위한 안료를 포함하지 않으므로, 화소트랜지스터부는 안료에 의해 발생되는 금속이온에 의해 오염되는 것이 방지된다. 이상 설명한 바와 같이, 본 실시예에 따르면 TFT 기판에 컬러필터를 용이하게 행성할 수 있다.

이상 설명한 바와 같이, 본 발명에 의하면, 액티브매트릭스기판에 평탄화막을 적용하여 표면의 기복을 흡수하여 단차를 없애고 있다. 따라서, 액정분자의 프레틸트각을 균일화할 수 있고, 리버스틸트도메인을 억제하여, 표시품위를 개선할 수 있다는 효과가 있다. 이에 관련하여, 배향불량부를 차폐하기 위한 블랙마스크의 폭을 삭감하는 것이 가능하게 되고, 개구율의 개선에 이어진다는 효과를 얻을 수 있다. 평탄화막을 개재시킴으로써 액정에 인가되는 전계방향을 프레틸트각에 대하여 균일화할 수 있고, 리버스틸트도메인의 억제를 도모할 수 있다는 효과가 있다. TFT 기판의 표면기복이 감소함으로써, 배향막의 두께 분균일이 없어진다는 효과가 있다. 같은 이유에 의해, 러빙처리에 있어서의 배향불량이 감소한다는 효과가 있다. 또한, 시일부의 기복이 감소함으로써, 상하 1쌍의 기판의 밀착강도가 증가하여, 액정누설을 방지할 수 있는 효과가 있다. 평탄화막 자체를 소전극에 정합하여 TFT 기판상에 일체적으로 형성할 수 있고, 상하 1쌍의 기판의 얼라인먼트 정밀도를 완화할 수 있다는 효과가 있다. 또, TFT 기판측에 최소한 부분적으로 블랙마스크패턴을 형성하는 것이 가능하게 되고, 마찬가지로 상하 한 1쌍의 기판의 얼라인먼트 정밀도를 완화할 수 있다는 효과가 있다.

다음에, 인접하는 화소전극 사이에 발생하는 횡방향 전계효과를 억제하는 실시예에 대하여 설명한다.

본 실시예에 있어서, 박막트랜지스터 소자 및 배선을 포함하는 소자배선 영역이 전체표면에 걸쳐 투명수지 등으로 이루어지는 평탄화층으로 피복된다. 평탄화층은 소자배선 영역의 표면의 불균일을 충분히 메울수 있는 두께를 가지므로, 실질적으로 평탄한 표면을 얻을 수 있다. 따라서, 이론적으로 화소전극은 소자배선 영역의 불균일의 영향을 받지 않고 평탄화층의 표면에 형성될 수 있으므로, 평면적으로 보면 하층 배선상에 중첩되어도 전혀 문제가 없다. 따라서, 액정화소의 고정세화 및 미세화를 도모하는 경우에도 개구율에 악영향을 미치지 않고 각 화소전극에 대하여 충분한 영역을 확보할 수 있다. 그러나, 인접하는 화소전극 사이의 간격이 무제한으로 감소되는 경우에는, 부차적인 횡방향전계는 정규의 종방향전계에 비해 상대적으로 커진다. 그 결과, 인접하는 화소전극 사이의 간격치수를 액정층의 두께치수보다 크게 설정함으로써, 횡방향전계의 영향을 실질적으로 제거하여 리버스틸트도메인이나 광발출 등을 방지할 수 있다.

다음에, 도면을 참조하여 본 발명의 적절한 실시예에 대하여 상세히 설명한다. 제22도는 본 발명에 관한 액티브매트릭스형 액정표시장치의 실시예를 나타낸 모식적인 단면도이다. 도시한 바와 같이, 본 액티브매트릭스형 액정표시장치는 소정의 간극을 통해 서로 대면 배치된 주기판(2201) 및 대향기판(2202)을 구비하고 있다. 양 기판(2201), (2202)의 사이에는 액정층(2203)이 보유되어 있으며, 일정한 두께 B를 가진다. 주기판(2201)의 표면에는, 복수의 박막트랜지스터소자(도시하지 않음) 및 배선(2204)을 포함하는 소자배선에리어가 형성되어 있다. 또한, 이 배선(2204)은 박막트랜지스터의 소스영역에 전기접속되는 신호배선이나, 마찬가지로 게이트전극에 전기접속하는 게이트배선 등이 포함된다. 이 소자배선에리어 표면에 요철을 메우기 위해 평탄화층(2205)이 형성되어 있다. 평탄화층(2205)은 투명 수지막 등으로 이루어지며, 배선(2204)의 단차치수 등에 비해 충분히 큰 막두께를 가지므로, 그 표면은 실질적으로 평탄하다. 평탄화층(2205)의 평탄한 표면에는, 매트릭스형으로 화소전극(2206)이 형성되어 있다. 본 발명의 특징사항으로서, 인접하는 화소전극(2206)의 간격치수 A는 이 액정층(2203)의 두께치수 B보다 크게 설정되어 있다.

또한, 본 실시예에서는, 인접한 화소전극(2206)의 간극에 정합하여 배선(2204)이 패터닝이 형성되어 있다. 이 경우, 배선(2204)의 단차가 평탄화층(2205)에 의해 완전히 흡수되어 있으므로, 평면적으로 보다 화소전극(2206)의 단부를 배선(2204)과 중복시켜도 전혀 요철이 생기지 않으므로, 액정층(2203)의 배향제어를 하는데 지장이 생기지 않는다.

한편, 대향기판(2202)의 내표면에는 대향전극(2207)이 형성되어 있다. 도면에서 이해되는 바와 같이, 액정층(2203)의 두께 B는 대향전극(2207)과 화소전극(2206)의 사이의 간격치수와 같다. 대향전극(2207)과 화소전극(2206)과의 사이에 소정의 전압이 인가되면 액정층(2203)의 분자배열이 변화되어 투과율이 변화하여 원하는 화상표시가 행해진다. 이 때, 인접하는 화소전극(2206)의 간격치수 A는 각 화소전극(2206)과 대향전극(2207)의 간격치수 B에 비해 크게 설정하고 있으므로, 화소전극(2206)사이에 인가되는 부차적인 횡방향전계는 정규의 종방향전계에 비해 상대적으로 작게 억제된다. 그 결과, 액정층(2203)의 리버스틸트도메인이나 광발출을 억제할 수 있다. 또한, 매트릭스형으로 배열한 화소전극(2206)의 간격과 정합하여, 대향기판(2202)의 내표면에는 블랙마스크(2208)가 형성되어 있다. 이 블랙마스크(2208)는 화소표시에 기여하지 않는 액정층(2203)의 부분을 마스크함으로서, 실효적인 표시콘트라스트를 높이기 위해 설치된 것다. 또한, 도면에서는 명시되어 있지 않으나, 주기판(2201) 및 대향기판(2202)의 내표면은 각각 소정의 배향처리가 되어 있으며, 액정층(2203)은 예를 들면 트위스트네마틱 배향상태로 되어 있다.

제23도는 제22도에 나타낸 액티브매트릭스형 액정표시장치를 모식화하여 나타낸 평면도이다. 화소전극(2206)은 매트릭스형으로 배열되어 있다. 각 화소전극(2206)의 행 사이에 따라서 X 방향으로 게이트배선(4G)이 배설되어 있다. 또, 화소전극(2206)의 열 사이에 따라서 Y 방향으로 신호배선(4S)이 배설되어 있다. 각 화소전극(2206)과 대응하여 스위칭용의 박막트랜지스터(TFT)(2209)가 형성되어 있다. TFT(2209)의 게이트전극은 대응하는 게이트배선(4G)에 접속되어 있으며, 소스전극은 대응하는 신호배선(4S)에 접속되어 있으며, 드레인전극은 대응하는 화소전극(2206)에 접속되어 있다. 게이트배선(4G)에 선순차로 선택펄스를 공급하고, 각 행마다 화소전극(2206)을 도통상태로 한다. 이와 동기하여, 신호배선(4S)에 화상신호를 공급하고, 도통상태에 있는 TFT(2209)를 통해 화소전극(2206)에 화상신호를 기입하고, 원하는 화상표시를 행하는 것이다. 또한, 액정표시장치의 경우 교류구동이 행해지고 있으며, 1행마다 화소신호의 극성을 반전하고 있다. 경우에 따라서는, 1필드마다 화상신호의 극성반전을 행하는 일도 있다.

다음에, 제24a도, 제24b도 및 제25a도, 제25b도를 참조하여, 제22도 및 제23도에 나타낸 액티브매트릭스형 액정표시장치의 동작에 대하여 상세히 설명한다. 제24a도, 제24b도는 제23도에 나타낸 X-X선에 따라서 절단한 모식적인 단면도이며, 제24a도는 인접하는 화소전극(2406)의 간격 A이 대향전극(2407)과 화소전극(2406)의 간격 B에 비해 작게 설정한 경우를 나타내고 있으며, 제24b도는 본 발명에 따라서 간격 A을 간격 B에 비해 크게 설정한 경우를 나타내고 있다. 제24a도의 전극배치구조로 화소전극(2406) 및 대향전극(2407)에 전압을 인가하면, 인접화소전극사이에 발생하는 횡방향전계 EH 쪽이 정규의 종방향전계 EV보다 강해져 버리므로, 화소전극(2406)의 단부근방에 위치하는 액정분자(3M)가 본래 향해야 할 수직방향과 달리, 경사방향으로 향해 버린다. 이로써, 리버스틸트도메인이 발생하거나, 광발출의 원인으로 되어 화질의 열화로 이어진다. 한편, 제24b도의 전극배치구조에서는, 화소전극(2406) 및 대향전극(2407)에 전압을 인가해도, 횡방향전계는 종방향전계에 비해 충분히 작으므로, 액정분자(3M)는 인접화소전극의 영향을 받지 않고 본래 향해야 할 방향으로 상승할 수 있다.

제25a도, 제25b도는 역시 제23도에 나타낸 Y-Y선에 따라서 절단면 단면되며, 제25a도는 개구율확보를 위해 인접하는 화소전극(2406)의 간격 A을 대향전극(2407)과 화소전극(2406)의 간격 B에 비해 작게 설정한 경우이며, 제25B도는 본 발명에 따라서 간격A을 간격B에 비해 크게 설정한 경우이다. 제25a도로 나타낸 전극배치 구조에서는, 특히 행마다 극성반전을 행하여 구동을 행하였을 때, 인접하는 화소전극(2406)사이에서 정부(正負)반대의 전압이 걸리게 되므로, 보다 큰 횡방향전계 EH의 영향을 받아 액정부자(3M)의 산란이 커져버린다. 즉, 행마다의 극성반전구동을 하면, 제24a도에 나타낸 좌우 화소전극사이의 전위차에 비하여, 제25a도에 나타낸 상하 화소전극사이의 전위차가 현저하게 커진다. 따라서, 본 발명에 의해 규정되는 A＞B의 관계는 특히 상하에 인접하는 화소전극간에서 만족시키는 것이 중요하다. 제25b도로 나타낸 바와 같이, A＞B의 관계를 만족시키도록 화소전극(2406) 및 대향전극(2407)을 배치하면, 횡방향전계에 의한 악영향을 제거할 수 있어서 액정분자(3M)를 본래의 수직방향으로 상승시킬 수 있다.

본 발명에 따라서 규정되는 A＞B의 관계는 특히 평탄화층을 채용한 액티브매트릭스형 액정표시장치에 있어서 중요한 의미를 가진다. 왜냐하면, 고개율화가 가능한 평탄화층을 가진 액티브매트릭스형 액정표시장치에서는, 화소전극의 면적을 종래에 비해 넓게 취할 수 있다. 또한, 이론적으로는 패터닝정밀도의 한계까지 인접 화소전극 사이의 거리를 축소하는 것이 가능하므로, A＞B의 관계를 만족시키지 않는 상황이 다분히 일어날 수 있기 때문이다. A＞B의 관계를 항상 안정되게 만족시키는 제조방법상의 수단으로서, 화소전극 사이의 거리보다 작은 입경을 가진 갭스페이서를 기판상에 산포하여 주기판 및 대향기판을 맞붙이면 된다. 이 방법에 의하면, 인접전극 사이의 거리가 상당정도 축소되어도, 물리적으로 안정되어 A＞B의 관계를 보증하는 것이 가능하다. 단, 액정화소의 고정세화 및 고개구율화가 진행됨에 따라서, 액정층의 두께도 작아지므로, 소정의 전기광학특성을 만족시키는 액정재료를 적절히 선택할 필요가 생긴다.

전술한 실시예는 평탄화층이 형성된 액티브매트릭스형 액정표시장치이지만, 본 발명은 이에 한정되는 것은 아니다. 평탄화층을 가지지 않은 액티브매트릭스형 액정표시장치라도, 고정세화에 따라서 신호배선이나 게이트배선의 미세화가 행해지는 경우에 본 발명은 마찬가지로 유효하다. 이 점을 감안하여, 제26도를 참조하여 본 발명의 다른 실시예에 대하여 상세히 설명한다. 도시한 바와 같이, 액티브매트릭스형 액정표시장치는 소정의 간극을 통해 서로 대면배치된 주기판(2601) 및 대향기판(2602)을 가지고 있다. 양 기판(2601), (2602)의 사이에는 일정한 두께 B를 가진 액정층(2603)이 보유되어 있다. 주기판(2601)의 표면에는 소정의 간격 A을 통해 화소전극(2606)이 매트릭스형으로 배열되어 있다. 또, 개개의 화소전극(2606)에 대응하여 박막트랜지스터소자(도시하지 않음)가 형성되어 있다. 또한, 매트릭스형으로 배열한 화소전극(2606)의 간격에 따라서 배선(2604)이 배설되어 있다. 이 배선(2604)의 폭치수 C는 액정층의 두께치수 B에 비해 미세화되어 있는 한편, 인접하는 화소전극(2606)의 간격치수 A는 액정층(2603)의 두께치수 B보다 크게 설정되어 있다. 예를 들면, 액정층(2603)의 두께치수 B는 3~4㎛ 정도이다. 한편, 초(超) LSI 기술을 적용하고 또하 저저항화를 도모함으로써, 배선(2604)의 폭치수 C는 1㎛ 정도까지 미세화가능하다. 이 경우, 제조 기술적으로는 화소전극(2606)의 간격치수 A를 액정층(2603)의 두께 치수 B보다 작게 하는 것이 가능하다. 그러나, 이 경우에는, 전술한 바와 같이 리버스틸트도메인이나 광발출이 발생할 염려가 있다. 그래서, 본 발명에 따라서 화소전극(2606)의 간격 치수 A를 액정층(2603)의 두께치수 B보다 크게 설정하고 있다.

참고를 위해, 제27도에 일반적인 액티브매트릭스형 액정표시장치에 있어서의 화소전극(2706) 및 대향전극(2707)의 배치구조를 나타낸다. 전술한 바와같이, 액정층(2703)의 두께치수 B는 3~4㎛로 설정되어 있다. 한편, 배선(2704)의 폭치수 C는 통상의 가공기술의 레벨에서는 2.5㎛ 정도가 한계이다. 또, 배선(2704)과 화소전극(2706)의 거리는 1.5㎛ 정도이다. 따라서, 인접하는 화소전극(2706)의 간격치수 A는 5.5㎛ 정도로 되어, 액정층(2703)의 두께치수 B보다 크다. 따라서, 일반적인 액티브매트릭스형 액정표시장치에서는 특히 A와 B의 관계에 배려할 필요가 없다. 그러나, 배선(2704)의 미세화를 도모하여 액티브매트릭스형 액정표시장치의 고정세화를 실현할 경우에는, 본 발명에 의해 규정되는 관계 A＞B를 중요시할 필요가 있다.

전술한 바와 같이, 평탄화층이 없이 고정세화를 진행시키는 액티브매트릭스형 액정표시장치에 있어서, 배선의 폭치수는 액정의 두께치수보다 작게 축소되고, 인접하는 화소전극 사이의 간격치수도 액정층의 두께치수보다 크게 설정되어 있다. 즉, 신호배선 및 게이트배선이 매트리스형으로 배열된 화소전극 사이의 각각의 간격에 따라서 배설된 평면구조에 있어서, 고정세화를 위하여 배선의 폭치수는 액정층의 두께치수보다 축소된다. 이 경우에, 인접하는 화소전극 사이의 간격치수를 무제한으로 축소하면, 정규의 종방향전계에 비해 부차적인 횡방향 전계가 크게 되어 버린다. 그래서, 이러한 경우에도, 화소전극 사이의 간격치수를 액정층의 두께치수보다 크게 설정함으로써, 횡방향 전계의 영향을 실질적으로 제거하여 리버스틸트도메인이나 광발출 등을 방지할 수 있다.

이상 설명한 바와 같이, 본 발명에 의하면 액티브매트릭스형 액정표시장치의 고정세화 및 고개구율화를 도모할 경우, 인접하는 화소전극의 간격을 A로 하고, 화소전극과 대향전극의 간격을 B로 하였을 때, A＞B의 관계를 만족시킴으로써, 리버스틸트도메인이나 광발출을 억제할 수 있다. 그 결과, 고화질 및 고콘트라스트의 액티브매트릭스형 액정표시장치를 얻을 수 있다는 효과가 있다.

다음에, 액티브매트릭스형 액정표시장치의 고정세화를 도모할 수 있는 액정화소분리구조에 대하여 설명한다.

도면을 참조하여 본 발명의 적절한 실시예에 대하여 상세히 설명한다. 제28도는 본 발명에 관한 액티브매트릭스형 액정표시장치의 실시예를 나타낸 모식적인 단면도이다. 도시한 바와 같이, 액티브매트릭스형 액정표시장치는 소정의 간극을 통해 서로 대면배치된 1쌍의 기판(2801), (2802)과 이 간극내에 보유된 액정층(2803)으로 이루어지는 셀구조를 가지고 있다. 한쪽의 기판(2801)은 박막트랜지스터(도시하지 않음) 및 배선(2804)이 형성된 영역과, 그 위에 성막된 비교적 평탄한 표면을 가진 절연층(280)과, 그 위에 매트릭스배열된 화소전극(2806)을 구비하고 있다. 본 예에서는, 절연층(2805)은 수지재료로 이루어지는 평탄화막으로 구성되어 있으며, 배선(2804)등 기판(2801) 표면의 요철이 완전히 평탄화되어 있다. 또한, 배선(2804)과, 평탄화막으로 이루어지는 절연층(2805)과의 사이에는 층간절연막(2807)이 개재되어 있다. 이에 대해, 다른 쪽의 기판(2802)은 대향전극(2808)을 구비하고 있으며, 개재의 화소전극(2806)과의 사이에서 액정화소를 구성한다. 본 발명의 특징사항으로서, 개개의 화소전극(2806)의 주위에 따라서, 이 절연층(2805)의 평탄한 표면에 분리요홈(2809)이 형성되어 있으며, 서로 인접하는 액정화소를 기능적으로 분리하고 있다.

이 분리요홈(2809)을 형성함으로써, 액정층(2803)의 액정분자(2810)는 다음과 같은 거동을 나타내게 된다. 또한, 설명의 편의상, 기판(2801)표면의 러빙방향은 도면의 우에서 좌방향으로 한다. 도시한 바와 같이, 소정의 러빙처리 R를 행하면, 분리요홈(2809)의 한쪽의 경사면(9A)에 따라서, 액정분자(2810)는 순(順)틸트상태로 배향된다. 다른 쪽의 경사면(9B)에 따라서, 액정분자(2810)은 역(逆)틸드상태로 배향된다. 그러나, 이 역틸트상태에 있는 액정분자(2810)는 순틸트상태에 있는 액정분자(2810)에 의해 강한 규제가 작용한다. 이 결과, 분리요홈(2809)의 경사면(9B)에 발생한 리버스틸트도메인은 횡방향에 따라서 확대되는 일이 없으므로, 실효적으로 인접하는 액정화소 사이의 분리를 실현할 수 있다.

제29도는 기판(2801)의 표면형상을 모식적으로 나타낸 사시도이다. 도시한 바와 같이, 평탄화막이 표면에는 분리요홈(2809)이 행렬형으로 형성되어 있으므로, 개개의 화소전극(2806)은 대부(臺部)(2811)의 위에 위치하게 된다. 즉, 각 화소전극(2806)은 기판표면으로부터 돌기된 구조로 되므로, 배향처리를 균일하게 할 수 있다. 즉, 유효표시영역을 형성하는 화소전극(2806)의 표면에 대해 균일한 두께로 폴리이미드 등의 배향막을 피복할 수 있으며, 또한 러빙처리도 균일하게 행할 수 있다.

다음에, 제30a도~제30g도를 참조하여, 제28도에 나타낸 실시예에 관한 액티브매트릭스형 액정표시장치의 구체적인 제조방법에 대하여 상세히 설명한다. 먼저, 제30도의 공정 A에 있어서, 석영 등으로 이루어지는 절연기판(3001)의 표면에 다결정실리콘박막(1Poly)(3002)을 LPCVD 법에 의해 성막한다. 다음에, Si 이온주입을 행하여, 일단 미세화한 후 고상성장을 하여 1Poly(3002)의 대입경화를 도모한다. 그 후, 1Poly(3002)를 패터닝하여 소자영역을 형성한다. 또한, 그 표면을 열산화하여 SiO₂(3003)로서 게이트산화막을 얻는다. 또한, 보론이온을 소정농도로 주입하여, 미리 한계치전압을 조정한다. 다음에, 공정 B에 있어서, LPCVD 법에 의해 SiN(3004)을 성막하여 게이트질화막으로 한다. 이 SiN(3004)의 표면을 열산화하여 SiO₂(3005)로 전환한다. 이와 같이 하여 SiO₂/SiN/SiO₂의 3층 구조로 이루어지는 내압성이 우수한 게이트절연막이 얻어진다. 다음에, LPCVD 법에 의해 다른 다결정실리콘박막(2Poly)(3006)을 퇴적한다. 2Poly(3006)의 저저항화를 도모한 후, 소정의 형상으로 패터닝하여 게이트전극 G을 얻는다. 다음에, 게이트전극 G을 마스크로 하여 셀프얼라인먼트에 의해 As 이온을 주입하여, 이른바 LDD 구조로 한다. 이어서, SiN을 부분적으로 에칭하여 제거한 후, As 이온을 고농도로 주입하여 1Poly(3002)에 소스영역 S 및 드레인영역 D을 배설한다. 이와 같이하여 N채널형의 박막트랜지스터(TFT)(3007)가 형성된다. 이어서, 공정 C에 있어서, APCVD법에 의해 제1층간절연막(1PSG)(3008)을 퇴적한다. 이 1PSG(3008)에 제1콘택트홀(1CON)(3010)을 패터닝 형성한 후, 스퍼터링에 의해 알루미늄(Al)(3009)을 전면적으로 성막한다. 이것을 소정의 형상으로 패터닝하여 TFT의 소스영역 S에 전기접속하는 금속배선으로 가공한다.

제30도의 공정 D에 있어서, APCVD 법에 의해 1PSG(3001)에 중첩하여 2PSG(3012)를 퇴적하고, Al(3009)로 이루어지는 금속배선을 완전히 피복한다. 이어서, 1PSG(3001) 및 2PSG(3012)를 연속적으로 에칭하고, TFT(3007)의 드레인영역 D에 연통하는 제2콘택트홀(2CON)(3011)을 형성한다. 이어서, 공정 E에 있어서, 2PSG(3012)표면의 요철을 평탄화막(3014)으로 메운다. 그러므로, 본 실시예에서는, 소정의 점성을 가진 액상의 아크릴수지를 스핀코팅으로 도포하였다. 그 후, 가열처리를 하여 아크릴수지를 경화시켜서 평탄화막으로 한다. 경화된 평탄화막에 대해 포토리소그라피 및 에칭을 하여 제2콘택트홀(2CON)(3011)에 정합하는 개구를 형성한다. 이 때 동시에, 소정의 패턴에 따라서 분리요홈(3015)도 에칭형성해 둔다. 다음에, 공정 F에 있어서, 스퍼터링에 의해 투명도전막을 성막한다. 본 실시예에서는, 투명도전전막재료로서 ITO(3017)를 사용한다. ITO(3017)는 2CON(3011)의 내부에도 충전되어, TFT(3007)의 드레인영역 D과 전기적인 도통이 취해진다. 끝으로, 공정 G에 있어서, ITO(3017)를 소정의 형상으로 패터닝하여 화소전극으로 한다. 그 결과, 개개의 화소전극은 분리요홈에 에워싸이게 된다. 이상의 공정에 의해, 평탄화된 액티브매트릭스형 액정표시장치용 구동기판이 얻어진다. 그 후, 구동기판을 대향기판에 접합하여, 액정층을 충전함으로써, 액티브매트릭스형 액정표시장치가 완성된다.

전술한 바와 같이, 본 실시예에 의하면, 개개의 화소전극은 절연층의 평탄화된 표면에 형성되어 있다. 개개의 화소전극의 주위에 따라서 평탄화된 표면에 분리요홈을 형성하고, 강제적으로 액정분자의 프레틸트각을 제어하여 화소전극의 분리를 도모하고 있다. 또, 이와 같이 하여 분리된 화소전극은 평탄화된 표면의 대부에 위치하게 되므로, 배향처리를 균일하게 하는 것이 가능하다.

다음에, 상기 실시예에 관련된 다른 실시예에 대하여 설명한다.

제31도는 본 발명에 관한 액티브매트릭스 액정표시장치를 나타낸 모식적인 단면도이다. 기본적으로, 제28도에 나타낸 실시예와 동일한 구성을 가지고 있으며, 대응하는 부분에는 대응하는 참조번호를 붙인다. 또한, 도시를 용이하게 하기 위해 다른 쪽의 기판측은 생략되어 있다. 본 실시예에서는, 배선(2804)이나 박막트랜지스터(도시하지 않음)를 피복하는 층간절연막(2807)을 충분히 두껍게 퇴적함으로써, 평탄화 구조를 얻고 있다. 즉, 층간절연막(2807)의 두께는 배선(2804)의 단차치수 등에 비해 충분히 커서 기판(2801)표면의 요철을 완전히 메우고 있다. 이러한 구성에 있어서, 개개의 화소전극(2806)의 주위에 따라서 층간절연막(2807)의 평탄한 표면에 분리요홈(2809)이 형성되어 있으며, 서로 인접하는 액정화소를 기능적으로 분리하고 있다.

제32도는 제31도에 나타낸 실시예의 기판표면형상을 모식적으로 나타낸 사시도이다. 이 실시예와 같이, 층간절연막은 분리요홈(2809)에 의해 구획되어 있으며, 개개의 화소전극(2806)은 대부(2811)의 위에 돌출되어 있다. 따라서, 배향처리를 균일하게 행할 수 있다.

다음에, 제33a도~제33f도를 참조하여, 제31도에 나타낸 실시예에 관한 액티브매트릭스형 액정표시장치의 제조방법의 구체예에 대하여 상세히 설명한다. 제33도의 공정 A, 공정 B, 공정 C는 금속배선패터닝 가공까지를 나타내고 있으며, 그 후 제33도의 공정 D로 이행하여, APCVD 법에 의해 1PSG(3308)에 중첩하여 2PSG(3312)를 퇴적하고, Al(3309)로 이루어지는 금속배선을 완전히 피복한다. 이 때, 2PSG(3312)의 두께를 종래보다 크게 설정하고, TFT(3307)나 금속배선의 단차를 대략 흡수하도록 하여, 표면을 평탄화한다. 이어서, 공정 E에 있어서, 1PSG(3308) 및 2PSG(3312)에 대해 포토리소그래피 및 에칭을 하여 2CON(3311)을 형성한다. 이 2CON(3311)의 저부에는 TFT(3307)의 드레인영역 D이 노출되어 있다. 이 때 동시에, 분리요홈(3315)도 에칭형성해 둔다. 끝으로, 공정 F에 있어서 스퍼터링에 의해 ITO(3317)를 성막한다. ITO(3317)는 2CON(3311)의 내부에도 충전되어, TFT(3307)의 드레인영역 D과 전기적인 도통이 취해진다. 그 후, ITO(3317)를 소정의 형상으로 패터닝하여 화소전극으로 한다. 그 결과, 화소전극은 분리요홈에 의해 에워싸이게 되어, 화소전극의 효과적인 분리를 실현할 수 있다.

다음에, 다른 실시예에 대하여 설명한다.

제34도는 본 발명에 관한 액티브매트릭스형 액정표시장치를 나타낸 모식적인 단면도이다. 한쪽의 기판(3401)은 박막트랜지스터(도시하지 않음) 및 배선(3404)이 형성된 영역과, 그 위에 성막된 절연층(3405)과, 그 위에 매트릭스배열된 화소전극(3406)을 구비하고 있다. 다른 쪽의 기판(3402)은 대향전극(3408)을 구비하고 있으며, 개개의 화소전극(3406)과의 사이에서 액정화소를 구성한다. 본 실시예의 특정사항으로서, 인접하는 화소전극(3406)의 사이에 따라서 분리철조(凸條)(3412)가 형성되어 있다. 각 화소전극(3406)의 단부는 이 분리철조(3412)의 정상부(3413)에 걸리도록 연설되어 있으며, 서로 인접하는 액정화소를 기능적으로 분리하고 있다. 본 예에서는, 절연층(3405)은 수지재료로 이루어지는 평탄화막이며, 그 평탄한 표면을 매트릭스형으로 에칭제거하여, 잔부를 이 분리철조(3412)로 하고 있다. 이러한 구성에 의하면, 화소전극(3406)의 단부와 대향전극(3408) 사이의 거리 A는 인접하는 화소전극(3406)의 단부 사이의 거리 B에 비해 작게 할 수 있다. 따라서, 각 액정화소의 경계영역에 있어서, 정규의 종방향 전계가 부차적인 횡방향전계에 비해 커져서, 실효적으로 액정화소의 분리가 가능해진다.

제35a도~제35d도는 제34도에 나타낸 액티브매트릭스형 액정표시장치의 구체적인 제조방법을 나타낸 공정도이다. 공정 A에서 TFT(3501)의 드레인영역 D에 연통되는 2CON(3505)이 형성된다. 여기까지의 공정은 제30도의 공정 D까지와 같다. 다음에, 공정 B으로 이행하여, 2PSG(3503) 표면의 요철을 평탄화막(3507)으로 메운다. 그러므로, 본 실시예에서는, 소정의 점성을 가진 액상의 아크릴수지를 스핀코팅으로 도포하였다. 그 후, 가열처리를 하여 아크릴수지를 경화시켜 평탄화막으로 한다. 경화된 평탄화막(3507)에 대해 포토리소그라피 및 에칭을 하여, 매트릭스형으로 요부평탄부(3509)를 형성한다. 이 플래트닝가공에 의해 남겨진 평탄화막(3057)의 잔부를 분리철조(3508)로 한다. 계속하여 평탄화막(3507)의 국부적인 에칭을 하고, 2CON(3505)에 정합하는 개구(3506)를 형성한다. 다음에, 공정 C에 있어서, 스퍼터링에 의해 ITO(3510)를 전면적으로 성막한다. ITO(3510)는 2CON(3505)의 내부에도 충전되고, TFT(3501)의 드레인영역 D과 전기적인 도통이 취해진다. 끝으로, 공정 D에 있어서, ITO(3510)를 소정의 형상으로 패터닝하여, 화소전극으로 한다. 이 때, 각 화소전극의 단부는 분리철조(3508)의 정상부에 걸리도록 연설되어 있으며, 서로 인접하는 화소전극을 기능적으로 분리가능하게 한다.

또한, 참고로 분리철조가 전혀 없는 평탄화막을 이용한 구조에 대하여 제36도에 나타낸다.

하측의 기판(3601)은 박막트랜지스터(도시하지 않음) 및 배선(3604)이 형성된 영역과, 그 위에 성막된 평탄화층(3611)을 구비하고 있다. 이 평탄화층(3611)은 대략 완전하게 평탄한 표면을 가지고 있으며, 그 위에 매트릭스배열된 화소전극(3606)이 형성되어 있다. 따라서, 화소전극(3606)에 대한 러빙처리를 균일하게 하는 것이 가능하다. 또한, 하부영역의 요철의 영향을 받지 않고 화소전극(3606)을 패터닝할 수 있으므로, 미세화가 가능해진다. 그러나, 미세화를 진행시키면, 액정층(3603)의 두께 A보다 인접하는 화소전극(3606)의 간격 B이 작아지는 경우가 생긴다. 이 때에는, 화소전극(3606)과 대향전극(3607)의 사이에 작용하는 정규의 종방향전계에 비해, 인접하는 화소전극(3606) 사이에 발생하는 부차적인 횡방향전계가 커져서, 정상의 화상표시가 손상된다는 과제가 있다. 환언하면, 평탄화 기술의 채용에 따라서, 개개의 액정화소 사이의 분리가 곤란해지며, 액티브매트릭스형 액정표시장치의 고정세화의 방해가 된다는 과제가 있다.

이상 설명한 바와 같이, 본 발명에 의하면, 개개의 화소전극의 주위에 따라서 절연층의 평탄한 표면에 분리요홈이 형성되어 있다. 이 분리요홈에 의해 액정분자의 프레틸트각을 강제적으로 제어할 수 있고, 서로 인접하는 액정화소의 기능적인 분리가 가능하게 되다. 또는, 인접하는 화소전극 사이에 따라서 분리철조를 형성하는 동시에, 각 화소전극의 단부를 이 분리철조의 정상부에 걸리도록 연설함으로써, 종방향전계 강도를 높이고, 인접하는 액정화소를 기능적으로 분리하고 있다. 이와 같은 분리요홈이나 분리철조를 채용함으로써, 액티브매트릭스형 액정표시장치의 고정세화 및 미세화를 실현할 수 있다는 효과가 얻어진다. 특히, 분리요홈에 의해 각 화소전극을 구획한 경우에는, 그 표면이 기판으로부터 돌기되어 있으므로, 배향처리를 균일하게 행할 수 있는 효과를 얻을 수 있다.

또한, 액티브매트릭스형 액정표시장치의 상하전극 사이에 인가된 횡방향전계가 균일화되어 리버스틸트도메인에서의 변화를 억제하는 실시예에 대하여 설명한다.

다음에, 도면을 참조하여 본 발명의 적합한 실시예에 대하여 상세히 설명한다. 제37도는 본 발명에 관한 액티브매트릭스형 액정표시장치의 구성을 나타낸 모식적인 평면도이다. 본 액티브매트릭스형 액정표시장치는 소정의 간극을 통해 서로 대향배치된 TFT 기판 및 대향기판과, 이 간극내에 보유된 액정층을 구비한 셀구조를 가지고 있다. 도시한 바와 같이, TFT 기판의 표면에는 상하 및 좌우방향으로 행렬배치한 화소전극(3701)과, 개개의 화소전극(3701)에 접속한 스위칭소자를 구비하고 있다. 본 예에서는, 이 스위칭소자는 TFT로 이루어진다. 다른 쪽의 기판(도시하지 않음)은 대향전극을 구비하고 있으며, 화소전극(3701)과의 사이에서 액정층(도시하지 않음)에 종방향의 전계를 인가한다. 그리고, 이 종방향전계는 지면(紙面)에 대해 수직방향으로 작용한다. 본 예는 풀컬러표시이며, 개개의 화소전극(3701)에는 적 R, 청 B, 녹 G의 3원색이 각각 할당되어 있다. 이들 3원색 화소전극은 3각배치되어 있으며, 소위 델타배열이다. TFT의 드레인전극은 콘택트 C를 통해 대응하는 화소전극(3701)에 접속되어 있다. TFT의 소스전극은 대응하는 신호선 Y에 접속되어 있다. TFT의 게이트전극은 대응하는 게이트 X에 접속되어 있다. 게이트선 X을 통해 각 행의 TFT를 상하방향으로 선순차 선택하는 동시에, 신호전극 Y을 통해 각 열의 TFT에 화상신호를 공급하여 원하는 풀컬러화상표시를 행한다. 본 예에서는, 소위 1H 반전구동이 행해지고 있으며, 각 화소전극(3701)에 기입되는 화상신호전압의 극성은 행마다 반전한다. 따라서, 상하에 인접하는 화소전극(3701)의 사이에는 큰 전위가 △V가 발생한다. 이 전위차 △V는 최대화상신호전압의 2배에 달한다.

본 발명의 특징사항으로서, 개개의 화소전극(3701)은 좌우대칭의 형상을 가지고 있으며, 서로 상하로 이간하는 화소전극(3701) 사이에 발생하는 횡방향 전계를 균일화하고 있다. 그리고, 이 횡방향 전계는 지면에 대하여 평행한 방향이다. 도시한 바와 같이, 횡방향 전계는 좌영역 A 및 우영역 B에 대하여 대략 동일한 강도를 가지고 있으며 균일화되어 있다. 따라서, 횡방향 전계에 의해 액정부자 M에 인가되는 힘 F은 상하방향이다. 한편, 도시한 바와 같이 TFT 기판의 러빙방향 R을 하측에서 상측으로 하고, 대향기판의 러빙방향을 우측에서 좌측으로 하면, 액정분자 M의 회전방향 T은 대향기판측에서 보다 시계회전방향으로 된다. 이 회전방향 T에 대하여, 횡방향 전계에 의해 발생한 힘 F은 불필요한 영향을 미치지 않는다. 화소전극(3701)은 좌우대칭의 형상을 가지고 있으므로, 각 행간에 있어서 힘 F은 항상 상하방향으로 작용한다. 따라서, 액정분자 M의 회전방향 T에 불균일한 영향을 주지 않고, 리버스틸트도메인영역의 확산은 모든 행간에 있어서 대략 일정하다. 따라서, 종래에 비하면 리버스틸트도메인영역을 차폐하기 위한 블랙마스크는 그 치수를 축소화할 수 있고, 개구율의 개선에 이어진다.

이러한 화소전극의 형상은 특히 TFT 기판의 평탄화를 도모하고, 베이스의 신호선이나 게이트선의 전계의 영향을 받지 않는 구조로 했을 때에 유효하다.

이러한 평탄화구조의 도입에 의하여, 배향막은 매우 평탄한 표면을 가지고 있으며, 단차부가 없으므로 균일한 러빙처리를 행할 수 있다. 또, 화소전극(1)의 주위에는 전혀 융기한 부분이 존재하지 않는다. 따라서, 화면전체에 걸쳐 균일한 배향제어가 가능하게 된다. 따라서, 액정층은 대향전극과 화소전극과의 사이에 작용하는 종방향 전계에 의해 완전히 구동제어되고, 게이트전극 G이나 신호선 Y에 기인하는 횡방향전계의 영향을 받는 일이 없다. 그러므로, 전술한 좌우대칭의 형상을 가진 화소전극과 조합함으로써, 매우 유효하게 리버스틸트도메인에 의한 표시품위의 열화를 방지할 수 있다.

이상 설명한 바와 같이, 본 발명에 의하면, 화소전극을 좌우대칭 형상으로 함으로써, 상하로 이간하는 화소전극 사이에 생기는 횡방향 전계를 균일화할 수 있고, 액정분자의 회전방향으로의 힘의 작용을 방지할 수 있다. 이로써, 1H 반전구동을 행한 경우에도 각 행간에 발생하는 리버스틸트도메인의 크기가 균일화된다. 따라서, 종래에 비해 블랙마스크와 같은 차광영역의 치수를 축소할 수 있으므로, 화소전극의 개구율을 개선할 수 있다. 상기 구조는 특히 TFT 기판의 평탄화를 도모하고, 베이스의 신호선이나 게이트선의 전계의 영향을 반지 않는 경우에 유효하다.

Claims (18)

1. 매트릭스형으로 배열한 복수의 화소전극을 포함하는 상측영역과, 개개의 화소전극과 결합하는 복수의 박막트랜지스터를 포함하는 하측영역과, 상측영역과 하측영역의 사이에 배열되어 하측영역의 표면을 평탄화하는 평탄화층으로 이루어지는 것을 특징으로 하는 액티브매트릭스기판.
2. 제1항에 있어서, 상기 평탄화층은 투명수지막으로 이루어지는 것을 특징으로 하는 액티브매트릭스기판.
3. 제1항에 있어서, 또한 인접화소전극 사이의 경계에 형성된 블랙마스크로 이루어지는 것을 특징으로 하는 액티브매트릭스기판.
4. 제3항에 있어서, 상기 블랙마스크는 하측영역에 형성된 배선으로 이루어지는 것을 특징으로 하는 액티브매트릭스기판.
5. 제1항에 있어서, 또한 각각 대응하는 화소전극에 결합되는 복수의 컬러필터로 이루어지는 것을 특징으로 하는 액티브매트릭스기판.
6. 제5항에 있어서, 상기 컬러필터는 평탄화층으로 이루어지는 것을 특징으로 하는 액티브매트릭스기판.
7. 제5항에 있어서, 상기 컬러필터는 광투과영역에만 형성되는 것을 특징으로 하는 액티브매트릭스기판.
8. 제7항에 있어서, 상기 평탄화층은 광투과영역상에 형성되는 것을 특징으로 하는 액티브매트릭스기판.
9. 서로 평행으로 대면배치된 제1기판 및 제2기판과, 제1기판과 제2기판의 사이에 삽입된 액정층으로 이루어지는 액티브매트릭스형 액정표시장치에 있어서, 상기 제1기판은 매트릭스형으로 배열한 복수의 화소전극을 포함하는 상측영역과, 개개의 화소전극과 결합하는 복수의 박막트랜지스터를 포함하는 하측영역과, 상측영역과 하측영역의 사이에 배열되어 하측영역의 표면을 평탄화하는 평탄화층으로 이루어지는 것을 특징으로 하는 액티브매트릭스형 액정표시장치.
10. 제9항에 있어서, 상기 인접화소전극 사이의 간격치수는 액정층의 두께치수보다 크게 설정한 것을 특징으로 하는 액티브매트릭스형 액정표시장치.
11. 제9항에 있어서, 또한 인접하는 화소전극을 서로 분리하는 분리수단으로 이루어지는 것을 특징으로 하는 액티브매트릭스형 액정표시장치.
12. 제11항에 있어서, 상기 분리수단은 화소전극의 주위에 따라서 형성된 홈으로 이루어지는 것을 특징으로 하는 액티브매트릭스형 액정표시장치.
13. 제12항에 있어서, 상기 홈은 평탄화층에 형성되는 것을 특징으로 하는 액티브매트릭스형 액정표시장치.
14. 제9항에 있어서, 개개의 상기 화소전극이 좌우 대칭으로 형성되어 인접하는 화소전극 사이에서 매트릭스의 수직방향으로 발생한 횡방향 전계가 균일화되는 것을 특징으로 하는 액티브매트릭스형 액정표시장치.
15. 기판상에 복수의 박막트랜지스터를 포함하는 제1영역을 형성하는 제1공정과, 제1영역표면의 요철을 평탄화층으로 메워서 평탄화하는 제2공정과, 평탄화층의 표면상에 복수의 화소전극을 포함하는 제2영역을 형성하는 제3공정으로 이루어지는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
16. 제15항에 있어서, 상기 제2공정은 액상의 투명수지를 도포한 후 경화하는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
17. 제15항에 있어서, 또한 화소전극과 대응하는 박막트랜지스터를 콘택트홀을 통하여 전기접속하는 접속공정으로 이루어지는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
18. 제17항에 있어서, 상기 접속공정은 감광성수지로 이루어지는 평탄화층에 대해 포토리소그라피 및 에칭을 하여 콘택트홀을 개구하는 공정으로 이루어지는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.