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KR0154799B1 - 킥백전압을 감소시킨 박막 트랜지스터 액정 표시장치의 구동장치 - Google Patents

킥백전압을 감소시킨 박막 트랜지스터 액정 표시장치의 구동장치 Download PDF

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KR0154799B1
KR0154799B1 KR1019950033018A KR19950033018A KR0154799B1 KR 0154799 B1 KR0154799 B1 KR 0154799B1 KR 1019950033018 A KR1019950033018 A KR 1019950033018A KR 19950033018 A KR19950033018 A KR 19950033018A KR 0154799 B1 KR0154799 B1 KR 0154799B1
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signal generating
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문승환
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김광호
삼성전자주식회사
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Abstract

이 발명은 킥백전압을 감소시킨 박막 트랜지스터 액정 표시장치의 구동장치에 관한 것으로, 공통전극전압과 반전 공통전극전압을 입력받아, 두 신호의 위상차에 따라 단계별로 승압된 전압신호를 생성하여 출력하는 제1신호 생성부(10)와, 상기 제1신호 생성부(10)로부터 출력되는 각각의 전압신호를 입력받아, 일정한 크기의 진폭을 가지고 입력되는 주기 제어신호에 따라 해당되는 주기의 전압신호를 생성하여 출력하는 제2신호 생성부(20)와, 상기 제1신호 생성부(10)와 제2신호 생성부(20)로부터 출력되는 각각의 전압신호를 입력받아 합성하여, 일정한 주기에 따라 여러 단계의 전압 크기로 전환되는 전압신호를 출력하는 신호합성부(30)로 이루어져 있으며, 박막 트랜지스터 액정표시장치로 인가되는 게이트 전압의 킥백전압을 감소시켜 낮은 계조 전압으로써도 충분히 액정용량이 계조를 표현할 수 있어 회로소비전력을 줄이고, 깜빡임이나 스티처 등의 화질이상 현상을 방지할 수 있는 킥백전압을 감소시킨 박막 트랜지스터 액정 표시장치의 구동장치에 관한 것이다.

Description

킥백전압을 감소시킨 박막 트랜지스터의 액정표시장치의 구동장치
제1도는 전단 게이트 방식의 박막 트랜지스터 액정표시장치의 화소회로의 구조를 적용한 회로도.
제2도는 일반적이 박막 트랜지스터 액정표시장치의 전압-전류 특성을 나타낸 파형도.
제3도의 (a), (b)는 종래의 제1도의 박막 트랜지스터 액정표시장치의 게이트로 인가되는 구동신호의 파형도.
제4도는 이 발명의 실시예에 따른 킥백전압을 감소시킨 박막 트랜지스터 액정표시장치의 구동장치의 게이트 온전압 발생부를 적용한 회로도.
제5도의 (a)~(c)는 제4도의 각 입력신호의 파형도.
제6도의 (a)~(d)는 제4도의 제1신호 생성부의 각 지점에서의 파형도.
제7도의 (a)~(d)는 제4도의 제2신호 생성부의 각 지점에서의 파형도.
제8도는 제5도의 신호합성부와 각 트랜지스터의 온/오프를 나타낸 파형도.
제9도는 제5도의 신호합성부의 출력신호를 나타낸 파형도.
제10도는 전체 게이트 전압 파형을 나타낸 파형도.
이 발명은 킥백(kick-back)전압이 감소되는 박막 트랜지스터(Thin Film Transistor, TFT) 액정표시장치(Liquid Crystal Display, LCD)의 구동장치에 관한 것으로서, 더 상세히 말하자면, 박막 트랜지스터 액정표시장치로 인가되는 게이트(gate) 전압의 킥백전압을 감소시켜 낮은 계조 전압으로써도 충분히 액정용량이 계조를 표현할 수 있어 회로 소비전력을 줄일 수 있는 킥백전압을 감소시킨 박막 트랜지스터 액정표시장치의 구동장치에 관한 것이다.
전자제품의 경박단소화 추세에 부응하기 위하여, 음극선관(Cathode Ray Tube, CRT)을 대체할 수 있는 평균 표시장치에 대한 연구와 개발이 상당한 수준에 이르고 있는 실정이다.
상기 평판 표시장치 중에서도 액정표시장치는 저전압, 저전력으로 구동이 가능함으로써 LSI 드라이버(driver)를 사용해서 구동시킬 수가 있고, 또한 박형, 경량이기 때문에 많은 제조회사에서 그 실용화와 기술개발에 힘을 쏟아왔다.
박막 트랜지스터 액정표시장치는 액정 디스플레이 각 화소에 트랜지스터를 배합한 액정으로, 상기한 트랜지스터는 유리 기판상에 비정질 실리콘(silicon) 등을 박막으로 형성하고, 액정 재료로서는 TN(Twisted Nematic)액정을 사용한다.
박막 트랜지스터 액정표시장치는 각 화소의 트랜지스터를 동작시켜 신호를 입력하는 화소만을 온(on)시킬 수가 있기 때문에 크로스토크(crosstalk)가 발생하지 않으며, 또한, 각 화소에는 박막으로 제작된 저장용량을 두고 있기 때문에, 여기에 전하를 축적하는 것으로 비선택기간에도 표시상태를 보존할 수 있는 장점이 있다.
이하, 첨부된 도면을 참고로하여 종래 기술의 박막 트랜지스터 액정표시장치의 구동장치에 대하여 설명하기로 한다.
제1도는 전단 게이트 방식의 박막 트랜지스터 액정표시장치의 화소회로의 구조를 적용한 회로도이고, 제2도는 일반적인 박막 트랜지스터 액정표시장치의 전압-전류 특성을 나타낸 파형도이고, 제3도의 (a), (b)는 종래의 제1도의 박막 트랜지스터 액정표시장치의 게이트로 인가되는 구동신호의 파형도이다.
제1도에 도시되어 있듯이, 전단 게이트 방식의 박막 트랜지스터 액정표시장치 화소회로의 구성은, 스위칭(switching) 트랜지스터(TFT2)의 드레인(drain) 단자와 공통전극의 사이에 연결되어 있는 액정(Clc2)과, 상기 스위칭 트랜지스터(TFT1)의 드레인 단자와 전단 스위칭 트랜지스터(TFT2)의 게이트 단자의 사이에 연결되어 있는 저장 커패시터(Cst2)로 구성된 각각의 화소회로의 집합으로 이루어져 있다.
상기와 같이 이루어져 있는 전단 게이트 방식의 박막 트랜지스터 액정표시장치의 화소회로의 동작은 다음과 같다.
상기 액정(Clc1, Clc2)은 스위칭 트랜지스터(TFT1, TFT2)가 턴온(turn on)되었을 때, 상기 스위칭 트랜지스터(TFT1, TFT2)의 소스(source) 단자에 이미 인가되어 있는 전압을 받아 계조를 표현하게 된다.
그리고, 액정(Clc)에 원하는 전압이 인가된 후에 1프레임(frame)동안 스위칭 트랜지스터(TFT1, TFT2)를 턴오프(turn off)시켜 액정에 충전되어 있던 전하가 스위칭 트랜지스터(TFT1, TFT2)를 통해 빠져나가지 않도록 함으로써 계조표시가 유지되도록 한다.
이때 커패시터(Clc1, Clc2)는 보조용량으로서, 액정(Clc1, Clc2)과 같이 전하를 충전하여 상기 스위칭 트랜지스터(TFT1, TFT2)가 턴오프되었을 때 누설되는 전하량의 일부를 공급하여 액정(Clc1, Clc2)에서 과도한 전하량이 방출되지 않게하여 1프레임동안 안정된 계조표현이 될 수 있도록 한다.
이를 위한 스위칭 트랜지스터(TFT1, TFT2)의 전압-전류 특성을 제2도와 같이 나타난다.
상기 전단 게이트 방식의 박막 트랜지스터 액정표시장치 화소회로의 특징은, 저장 커패시터(Cst2)의 한쪽 전극이 전단의 스위칭 트랜지스터(TFT1)의 게이트 단자에 연결된다는 점이다.
상기한 구성에 의한 전단 게이트 방식의 박막 트랜지스터 액정표시장치의 화소회로를 구동하기 위해서는 에이씨(AC, Alternating Current, 교류) 공통 구동방법이 일반적으로 사용된다.
에이씨 공통 구동방법은 최소 전압 진폭으로 액정을 구동시키기 위하여 공통전극에 2가지 전위의 구형파를 인가하는 방법으로서 예를 들어 5볼트(volt, V)와 0볼트의 2가지 전위의 구형파를 공통전극에 인가한다.
이러한 방법으로 박막 트랜지스터 액정표시장치를 구동할 때, 박막 트랜지스터 액정표시장치의 각 게이트 라인(line)에 실리는 스위칭 트랜지스터 온/오프 파형은, 제3도의 (a), (b)에서 보는 바와 같이, 게이트 라인에 제1온전압(Von1)과 제2온전압(Von2)이 프레임 주기로 인가되고, 이외의 시간에서는 제1오프전압(Voff1)과 제2오프전압(Voff2)이 번갈아서 인가된다.
그런데, 상기와 같이 종래 기술에 의하여 박막 트랜지스터 액정표시장치를 구동하였을 때, 킥백전압이 크다는 문제점이 있다.
킥백전압(Vk)은, 박막 트랜지스터 액정표시장치의 게이트 전위가 온전압(Von) 상태에서 오프전압(Voff) 상태로 전환될 때 기생용량(Cgs)에 전하량이 급하게 필요하게 됨에 따라, 액정(Clc1, Clc2) 또는 커패시터(Cst1, Cst2)에 충전되어 있던 전하량이 일부 기생용량(Cgs)으로 넘어감으로써 발생되는 계조전압 감소폭을 말하는 것으로, 그 크기는 아래의 식 (1)에 의해 계산된다.
그런데, 상기에서 계산된 킥백전압(Vk)이 크게 되면, 킥백을 감안한 높은 계조전압을 인가하게 되어 소비전력이 증가되고, 깜빡임(flicker) 현상과 스티치(stitch)등 이상화질이 심해지는 문제점이 있다.
따라서 이 발명의 목적은 상기와 같은 종래의 문제점을 해결하기 위한 것으로서, 박막 트랜지스터 액정표시장치로 인가되는 게이트 전압의 킥백전압을 감소시켜 낮은 계조 전압으로써도 충분히 액정용량이 계조를 표현할 수 있어 회로 소비전력을 줄이고, 깜빡임이나 스티처 등의 화질이상 현상을 방지할 수 있는 킥백전압을 감소시킨 박막 트랜지스터 액정표시장치의 구동장치를 제공하는 데에 있다.
상기의 목적을 달성하기 위한 이 발명의 구성은, 공통전극전압과 반전 공통전극전압을 입력받아, 두 신호의 위상차에 따라 단계별로 승압된 전압신호를 생성하여 출력하는 제1신호 생성수단과; 상기 전압신호 생성수단으로부터 출력되는 각각의 전압신호를 입력받아, 일정한 크기의 진폭을 가지고 입력되는 주기 제어신호에 따라 해당하는 주기의 전압 신호를 생성하여 출력하는 제2신호 생성수단과; 상기 제1신호 생성수단과 제2신호 생성수단으로부터 출력되는 각각의 전압신호를 출력하는 신호합성수단으로 이루어져 있다.
이하, 첨부된 도면을 참고로하여 이 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 설명한다.
제4도는 이 발명의 실시예에 따른 킥백전압을 감소시킨 박막 트랜지스터 액정표시장치의 구동장치의 게이트 온전압 발생부를 적용한 회로도이고, 제5도의 (a)~(c)는 제4도의 각 입력신호의 파형도이고, 제6도의 (a)~(d)는 제4도의 제1신호 생성부의 각 지점에서의 파형도이고, 제7도의 (a)~(d)는 제4도의 제2신호 생성부의 각 지점에서의 파형도이고, 제8도는 제5도의 신호합성부의 각 트랜지스터의 온/오프를 나타낸 파형도이고, 제9도는 제5도의 신호합성부의 출력신호를 나타낸 파형도이고, 제10도는 전체 게이트 전압 파형을 나타낸 파형도이다.
제4도에 도시되어 있듯이, 이 발명의 실시예에 따른 킥백전압을 감소시킨 박막 트랜지스터 액정표시장치의 구동장치의 구성은, 공통전극전압(Vcom)과 반전 공통전극전압(Vcomb)을 입력받아, 두 신호의 위상차에 따라 단계별로 승압된 전압신호를 생성하여 출력하는 제1신호 생성부(10)와; 상기 제1신호 생성부(10)로부터 출력되는 각각이 전압신호를 입력받아, 일정한 크기의 진폭을 가지고 입력되는 주기 제어신호(OE)에 따라 해당하는 주기의 전압신호를 생성하여 출력하는 제2신호 생성부(20)와; 상기 제1신호 생성부(10)와 제2신호 생성부(20)로부터 출력되는 각각의 전압신호를 입력받아 합성하여, 일정한 주기에 따라 여러 단계의 전압 크기로 전환되는 전압신호를 출력하는 신호합성부(30)로 이루어져 있다.
상기 제1신호 생성부(10)의 구성은, 구동전원(VCC)이 애노드(anode)로 입력되는 제1다이오드(D11)와, 상기 제1다이오드(D11)의 캐소드(cathode)가 애노드로 연결되어 있는 제2다이오드(D12)와, 상기 제2다이오드(D12)의 캐소드가 애노드로 연결되어 있는 제3다이오드(D13)와, 상기 제3다이오드(D13)의 캐소드가 애노드로 연결되어 있는 제4다이오드(D14)와, 상기 제1다이오드(D11)의 캐소드가 일측단자로 연결되고 반전 공통전극전압(Vcomb)이 타측단자로 입력되는 제1커패시터(capacitor, C11)와, 상기 제2다이오드(D12)의 캐소드가 일측단자로 연결되고 공통전극전압(Vcom)이 타측단자로 입력되는 제2커패시터(C12)와, 상기 제3다이오드(D13)의 캐소드가 일측단자로 연결되고 반전 공통전극전압(Vcomb)이 타측단자로 입력되는 제3커패시터(C13)와, 상기 제4다이오드(D14)의 캐소드가 일측단자로 연결되고 공통전극전압(Vcom)이 타측단자로 입력되는 제4커패시터(C12)로 이루어져 있다.
상기 제2신호 생성부(20)의 구성은, 상기 제1신호 생성부(10)의 제1다이오드(D11)의 캐소드가 애노드로 연결되어 있는 제1다이오드(D21)와, 상기 제1신호 생성부(10)의 제2다이오드(D12)의 캐소드가 애노드로 연결되어 있는 제2다이오드(D22)와, 상기 제1신호 생성부(10)의 제3다이오드(D13)의 캐소드가 애노드로 연결되어 있는 제3다이오드(D23)와, 상기 제1다이오드(D21)의 캐소드가 일측단자로 연결되고 주기 제어신호(OE)가 타측단자로 입력되는 제1커패시터(C21)와, 상기 제2다이오드(D22)의 캐소드가 일측단자로 연결되고 주기 제어신호(OE)가 타측단자로 입력되는 제2커패시터(C22)와, 상기 제3다이오드(D23)의 캐소드가 일측단자로 연결되고 주기 제어신호(OE)가 타측단자로 입력되는 제3커패시터(C23)로 이루어져 있다.
상기 신호합성부(30)의 구성은, 상기 제1신호 생성부(10)의 제2다이오드(D12)의 캐소드가 소스로 연결되고 상기 제2신호 생성부(20)의 제1다이오드(D21)의 캐소드가 게이트로 연결되어 있는 제1엔모스 트랜지스터(N-type Metal Oxide Semiconductor transistor, MN31)와, 상기 제1신호 생성부(10)의 제4다이오드(D14)의 캐소드가 소스로 연결되고 상기 제2신호 생성부(20)의 제3다이오드(D23)의 캐소드가 게이트로 연결되고 상기 제1엔모스 트랜지스터(MN31)의 드레인이 드레인으로 연결되어 있는 제1피모스 트랜지스터(P-type Metal Oxide Semiconductor transistor, MP31)와, 상기 제1신호 생성부(10)의 제3다이오드(D13)의 캐소드가 소스로 연결되고 상기 제2신호 생성부(20)의 제2다이오드(D22)의 캐소드가 게이트로 연결되어 있는 제2엔모스 트랜지스터(MN32)와, 상기 제1신호 생성부(10)의 제3다이오드(D13)의 캐소드가 소스로 연결되고 상기 제2신호 생성부(20)의 제2다이오드(D22)의 캐소드가 게이트로 연결되어 있는 제2피모스 트랜지스터(MP32)와, 상기 제1엔모스 트랜지스터(MN31)의 드레인이 애노드로 연결되고 상기 제2엔모스 트랜지스터(MN32)의 드레인이 캐소드로 연결되어 있는 제1다이오드(D31)와, 상기 제2피모스 트랜지스터(MP32)의 드레인이 애노드로 연결되고 상기 제1피모스 트랜지스터(MP31)의 드레인이 캐소드로 연결되어 있는 제2다이오드(D32)로 이루어져 있다.
상기와 같이 이루어져 있는 이 발명의 동작은 다음과 같다.
일정한 전압을 가지는 구동전원(VCC)이 인가되고 있는 상태에서, 공통전극전압(Vcom)과 반전 공통전극전압(Vcomb)이 각각 제5도의 (a), (b)에 도시된 바와 같이 구동전원(VCC)과 같은 크기의 전압을 가지고 일정한 주파수를 가진 펄스(pulse)신호로 입력되면, 제1신호 생성부(10)는, 각각의 커패시터(C11, C12, C13, C14)의 용량을 이용하여 두 신호의 위상차에 따라 단계별로 승압된 전압신호를 생성하여 출력한다.
즉, 제1다이오드(D11)의 캐소드에서는 제6도의 (a)와 같이 반전 공통전극전압(Vcomb)의 신호가 구동전원(VCC)의 전압만큼 승압되어 나타나고, 제2다이오드(D12)의 캐소드에서는 제6도의 (b)와 같이 공통전극전압(Vcom)의 신호가 구동전원(VCC)의 2배의 전압만큼 승압되어 나타나며, 마찬가지로 제3다이오드(D13)의 캐소드에서는 제6도의 (c)와 같이 반전 공통전극전압(Vcomb)의 신호가 구동전원(VCC)의 3배의 전압만큼 승압되어 나타나고, 제4다이오드(D14)의 캐소드에서는 제6도의 (d)와 같이 공통전극전압(Vcom)의 신호가 구동전원(VCC)의 4배의 전압만큼 승압되어 나타난다.
그리고, 제2신호 생성부(20)는 상기 제1신호 생성부(10)로부터 출력되는 각각의 전압신호를 입력받아, 일정한 크기의 진폭을 가지고 입력되는 주기 제어신호(OE)에 따라 해당하는 주기의 전압신호를 생성하여 출력한다.
즉, 제1다이오드(D21)의 캐소드에 나타나는 신호는, 제1커패시터(C21)의 타측단자로 입력되는 주기 제어신호(OE)의 폭에 맞추어, 상기 제1신호 생성부(10)의 제1다이오드(D11)의 캐소드에 나타나는 신호를 구동전원(VCC)만큼 승압시킨 신호를 출력하며, 제7도의 (a)에 도시된 바와 같이 나타난다.
상기 주기 제어신호(OE)는 제5도의 (c)와 같은 신호로서, 상단전압의 크기는 구동전압(VCC)과 같은 크기이며, 그 폭은 공통전극전압(Vcom)의 상단전압의 폭, 즉 수평주사시간의 10~20% 정도이다.
상기 수평주사시간은 제1도에 도시되어 있는 스위칭 트랜지스터(TFT1, TFT2)의 입장에서 보면, 각 스위칭 트랜지스터 당 주사시간에 해당된다.
상기 제2다이오드(D22)의 캐소드에 나타나는 신호의 상단전압의 폭도 상기 주기 제어신호(OE)의 폭과 같다.
제2다이오드(D22)의 캐소드에 나타나는 신호는, 제2커패시터(C22)의 타측단자로 입력되는 주기 제어신호(OE)의 폭에 맞추어, 상기 제1신호 생성부(10)의 제2다이오드(D12)의 캐소드에 나타나는 신호를 구동전원(VCC)만큼 승압시킨 신호를 출력하며, 제7도의 (b)에 도시된 바와 같이 나타나는데, 그 신호의 상당전압의 폭도 상기 주기 제어신호(OE)의 폭과 같다.
그리고, 제3다이오드(D23)의 캐소드에 나타나는 신호는, 제3커패시터(C23)의 타측단자로 입력되는 주기 제어신호(OE)의 폭에 맞추어, 상기 제1신호 생성부(10)의 제3다이오드(D13)의 캐소드에 나타나는 신호를 구동전원(VCC)만큼 승압시킨 신호를 출력하며, 제7도의 (c)에 도시된 바와 같이 나타나는데, 그 신호의 상당전압의 폭도 상기 주기 제어신호(OE)의 폭과 같다.
신호합성부(30)는 상기 제1신호 생성부(10)와 제2신호 생성부(20)로부터 출력되는 각각의 전압신호를 입력받아 합성하여, 일정한 주기에 따라 여러 단계의 전압 크기로 전환된 전압신호를 출력한다.
제5도의 (c)와 같이 입력되는 상기 주기 제어신호(OE)의 각 파형에 따라 제8도에 도시된 바와 같이 각 모스 트랜지스터(MN31, MN32, MP31, MP32)가 순차적이고 주기적으로 온/오프된다.
즉, 처음에 제1피모스(MP31)가 온되면, 상기 제1신호 생성부(10)의 제4다이오드(D14)의 캐소드에서의 전압신호 중 상단전압인 구동전원(VCC)의 다섯배인 전압의 값이 출력되어 제1온전압(Von1)이 되고, 그 다음에 제2엔모스(MN32)가 온되어 상기 제1신호 생성부(10)의 제3다이오드(D13)의 캐소드에서의 전압신호 중 하단전압인 구동전원의 세배인 전압의 값이 출력되어 제3온전압(Von3)이 된다.
그리고, 제2피모스(MP32)가 온되면, 상기 제1신호 생성부(10)의 제3다이오드(D13)의 캐소드에서의 전압신호 중 상단전압인 구동전원(VCC)의 네배인 전압의 값이 출력되어 제2온전압(Von2)이 되고, 그 다음에 제1엔모스(MN31)가 온되어 상기 제1신호 생성부(10)의 제2다이오드(D12)의 캐소드에서의 하단전압인 구동전원이 두배인 전압의 값이 출력된다.
상기와 같은 값으로 출력되는 온전압(Von)은 제8도에 도시된 것처럼 주기적으로 상단전압 및 하단전압에 해당되는 온전압이 선택되어, 결국 제8도에 도시된 바와 같이 각 모스 트랜지스터가 온되는 시간이 설정되며, 이는 상기에서 설정된 바와 같이 주기 제어신호(OE)에 의하여 온되는 펄스폭이 조절된다.
따라서, 상기 주기 제어신호(OE)의 펄스폭을 수평주사시간 1주기에서 10~20%로 설정하면, 제9도에 도시된 것처럼, 제1수평주사시간의 80~90% 동안은 제1온전압(Von1)이 출력되고, 제1수평주사시간의 나머지 10~20% 동안은 제3온전압(Von3)이 출력된다.
그리고, 제2수평주사시간의 80~90% 동안은 제2온전압(Von2)이 출력되고, 제2수평주사시간의 나머지 10~20% 동안은 제4온전압(Von4)이 출력된다.
상기와 같이 동작하여, 전체적으로 제10도에 도시된 것과 같은 게이트 전압이 발생하며, 수평주사시간 중에서 온전압(Von)에서 오프전압(Voff)으로 떨어지기 바로 전에 10~20% 정도의 시간동안 일정한 만큼 낮은 온전압 전위를 공급함으로써, 상기 식 (1)에서 스위칭 트랜지스터의 턴온 또는 턴오프시에 기생용량에 걸리는 전압 변화량이 (Von1-Von3) 또는 (Von2-Von4)만큼 감소하게 되어 킥백전압의 값이 그만큼 줄어들게 된다.
또한, 상기 주기 제어신호(OE)의 폭을 조절함으로써, 용이하게 오프(off)시의 전압을 조절할 수 있다.
따라서, 상기와 같이 동작하는 이 발명의 효과는, 박막 트랜지스터 액정표시장치로 인가되는 게이트 전압의 킥백전압을 감소시켜 낮은 계조 전압으로써도 충분히 액정용량이 계조를 표현할 수 있어 회로 소비전력을 줄이고, 깜빡임이나 스티처 등의 화질이상 현상을 방지할 수 있는 킥백전압을 감소시킨 박막 트랜지스터 액정표시장치의 구동장치를 제공하도록 한 것이다.

Claims (17)

  1. 공통전극전압과 반전 공통전극전압을 입력받아, 두 신호의 위상차에 따라 단계별로 승압된 전압신호를 생성하여 출력하는 제1신호 생성수단과; 상기 제1신호 생성수단으로부터 출력되는 각각의 전압신호를 입력받아, 일정한 크기의 진폭을 가지고 입력되는 주기 제어신호에 따라 해당하는 주기의 전압신호를 생성하여 출력하는 제2신호 생성수단과; 상기 제1신호 생성수단과 제2신호 생성수단으로부터 출력되는 각각의 전압신호를 입력받아 합성하여, 일정한 주기에 따라 여러 단계의 전압 크기로 전환되는 전압신호를 출력하는 신호합성수단으로 이루어져 있는 것을 특징으로 하는 킥백전압을 감소시킨 박막 트랜지스터 액정표시장치의 구동장치.
  2. 제1항에 있어서, 제1신호 생성수단의 구성은, 구동전원(VCC)과 반전 공통전극전압(Vcomb)을 입력받아, 전압의 크기가 상기 구동전원(VCC)만큼 승압된 제1전압신호를 생성하여 출력하는 A신호 생성수단과; 상기 A신호 생성수단으로부터 출력되는 제1전압신호와 공통전극전압(Vcom)을 입력받아, 제1전압신호의 전압의 크기를 상기 구동전원(VCC)만큼 승압시켜 제2전압신호를 생성하여 출력하는 B신호 생성수단과; 상기 B신호 생성수단으로부터 출력되는 제2전압신호와 반전 공통전극전압(Vcomb)을 입력받아, 제2전압신호의 전압의 크기를 상기 구동전원(VCC)만큼 승압시켜 제3전압신호를 생성하여 출력하는 C신호 생성수단과; 상기 C신호 생성수단으로부터 출력되는 제3전압신호와 공통전극전압(Vcom)을 입력받아, 제2전압신호의 전압의 크기를 상기 구동전원(VCC)만큼 승압시켜 제4전압신호를 생성하여 출력하는 D신호 생성수단으로 이루어져 있는 것을 특징으로 하는 킥백전압이 감소되는 박막 트랜지스터 액정표시장치의 구동장치.
  3. 제2항에 있어서, 상기 A신호 생성수단의 구성은, 구동전원(VCC)이 애노드로 입력되는 제1다이오드(D11)와, 상기 제1다이오드(D11)의 캐소드가 일측단자로 연결되고 반전 공통전극전압(Vcomb)이 타측단자로 입력되는 제1커패시터(C11)로 이루어져 있는 것을 특징으로 하는 킥백전압이 감소되는 박막 트랜지스터 액정표시장치의 구동장치.
  4. 제2항에 있어서, 상기 B신호 생성수단의 구성은, 제1전압신호가 애노드로 입력되는 제2다이오드(D12)와, 상기 제2다이오드(D12)의 캐소드가 일측단자로 연결되고 공통전극전압(Vcom)이 타측단자로 입력되는 제2커패시터(C12)로 이루어져 있는 것을 특징으로 하는 킥백전압이 감소되는 박막 트랜지스터 액정표시장치의 구동장치.
  5. 제2항에 있어서, 상기 C신호 생성수단의 구성은, 제2전압신호가 애노드로 입력되는 제3다이오드(D13)와, 상기 제3다이오드(D13)의 캐소드가 일측단자로 연결되고 반전 공통전극전압(Vcomb)이 타측단자로 입력되는 제3커패시터(C13)로 이루어져 있는 것을 특징으로 하는 킥백전압이 감소되는 박막 트랜지스터 액정표시장치의 구동장치.
  6. 제2항에 있어서, 상기 D신호 생성수단의 구성은, 제3전압신호가 애노드로 입력되는 제4다이오드(D14)와, 상기 제4다이오드(D14)의 캐소드가 일측단자로 연결되고 공통전극전압(Vcom)이 타측단자로 입력되는 제4커패시터(C14)로 이루어져 있는 것을 특징으로 하는 킥백전압이 감소되는 박막 트랜지스터 액정표시장치의 구동장치.
  7. 제1항에 있어서, 상기 제2신호 생성수단의 구성은, 상기 제1신호 생성수단으로부터 출력되는 제1전압신호와 일정한 크기의 진폭을 가지고 입력되는 주기 제어신호를 입력받아, 상기 주기 제어신호를 상기 제1전압신호만큼 승압시켜 제1하강신호를 생성하여 출력하는 A신호 생성수단과; 상기 제1신호 생성수단으로부터 출력되는 제2전압신호와 일정한 크기의 진폭을 가지고 입력되는 주기 제어신호를 입력받아, 상기 주기 제어신호를 상기 제2전압신호만큼 승압시켜 제2하강신호를 생성하여 출력하는 B신호 생성수단과; 상기 제1신호 생성수단으로부터 출력되는 제3전압신호와 일정한 크기의 진폭을 가지고 입력되는 주기 제어신호를 입력받아, 상기 주기 제어신호를 상기 제3전압신호만큼 승압시켜 제3하강신호를 생성하여 출력하는 C신호 생성수단으로 이루어져 있는 것을 특징으로 하는 킥백전압이 감소되는 박막 트랜지스터 액정표시장치의 구동장치.
  8. 제7항에 있어서, 상기 A신호 생성수단의 구성은, 상기 제1신호 생성수단의 제1전압신호가 애노드로 입력되는 제1다이오드(D21)와, 상기 제1다이오드(D21)의 캐소드가 일측단자로 연결되고 주기 제어신호(OE)가 타측단자로 입력되는 제1커패시터(C21)로 이루어져 있는 것을 특징으로 하는 킥백전압이 감소되는 박막 트랜지스터 액정표시장치의 구동장치.
  9. 제7항에 있어서, 상기 B신호 생성수단의 구성은, 상기 제1신호 생성수단의 제2전압신호가 애노드로 입력되는 제2다이오드(D22)와, 상기 제2다이오드(D22)의 캐소드가 일측단자로 연결되고 주기 제어신호(OE)가 타측단자로 입려되는 제2커패시터(C22)로 이루어져 있는 것을 특징으로 하는 킥백전압이 감소되는 박막 트랜지스터 액정표시장치의 구동장치.
  10. 제7항에 있어서, 상기 C신호 생성수단의 구성은, 상기 제1신호 생성수단의 제3전압신호가 애노드로 입력되는 제3다이오드(D23)와, 상기 제3다이오드(D23)의 캐소드가 일측단자로 연결되고 주기 제어신호(OE)가 타측단자로 입력되는 제3커패시터(C23)로 이루어져 있는 것을 특징으로 하는 킥백전압이 감소되는 박막 트랜지스터 액정표시장치의 구동장치.
  11. 제1항에 있어서, 상기 신호합성수단의 구성은, 상기 제1신호 생성수단과 제2신호 생성수단으로부터 출력되는 각각의 전압신호를 입력받아 스위칭함으로써, 주전압신호를 생성하여 출력하는 주전압신호 합성수단과; 상기 제1신호 생성수단과 제2신호 생성수단으로부터 출력되는 각각의 전압신호를 입력받아 스위칭함으로써, 하강전압신호를 생성하여 출력하는 하강전압신호 합성수단으로 이루어져 있는 것을 특징으로 하는 킥백전압을 감소시킨 박막 트랜지스터 액정표시장치의 구동장치.
  12. 제11항에 있어서, 상기 주전압 합성수단의 구성은, 상기 제2신호 생성수단으로부터 출력되는 제3하강신호에 따라 온되어 상기 제1신호 생성수단으로부터 출력되는 제4전압신호를 출력하는 제1스위칭수단과; 상기 제2신호 생성수단으로부터 출력되는 제2하강신호에 따라 온되어 상기 제1신호 생성수단으로부터 출력되는 제3전압신호를 출력하는 제2스위칭수단으로 이루어져 있는 것을 특징으로 하는 킥백전압이 감소되는 박막 트랜지스터 액정표시장치의 구동장치.
  13. 제12항에 있어서, 상기 제1스위칭수단의 구성은, 상기 제2신호 생성수단으로부터 출력되는 제3하강신호가 게이트로 입력되고 상기 제1신호 생성수단으로부터 출력되는 제4전압신호가 소스로 입력되는 제1피모스 트랜지스터(MP31)로 이루어져 있는 것을 특징으로 하는 킥백전압이 감소되는 박막 트랜지스터 액정표시장치의 구동장치.
  14. 제12항에 있어서, 상기 제2스위칭수단의 구성은, 상기 제2신호 생성수단으로부터 출력되는 제2하강신호가 게이트로 입력되고 상기 제1신호 생성수단으로부터 출력되는 제3전압신호가 소스로 입력되는 제2피모스 트랜지스터(MP32)와, 상기 제2피모스 트랜지스터(MP32)의 드레인이 애노드로 연결되어 이쓴 제2다이오드(D32)로 이루어져 있는 것을 특징으로 하는 킥백전압이 감소되는 박막 트랜지스터 액정표시장치의 구동장치.
  15. 제11항에 있어서, 상기 하강전압 합성수단의 구성은, 상기 제2신호 생성수단으로부터 출력되는 제1하강신호에 따라 온되어 상기 제1신호 생성수단으로부터 출력되는 제2전압신호를 출력하는 제3스위칭수단과; 상기 제2신호 생성수단으로부터 출력되는 제2하강신호에 따라 온되어 상기 제1신호 생성수단으로부터 출력되는 제2전압신호를 출력하는 제4스위칭수단으로 이루어져 있는 것을 특징으로 하는 킥백전압이 감소되는 박막 트랜지스터 액정표시장치의 구동장치.
  16. 제15항에 있어서, 상기 제3스위칭수단의 구성은, 상기 제2신호 생성수단으로부터 출력되는 제1하강신호가 게이트로 입력되고 상기 제1신호 생성수단으로부터 출력되는 제2전압신호가 소스로 입력되는 제1엔모스 트랜지스터(MN31)로 이루어져 있는 것을 특징으로 하는 킥백전압이 감소되는 박막 트랜지스터 액정표시장치의 구동장치.
  17. 제15항에 있어서, 상기 제4스위칭수단의 구성은, 상기 제2신호 생성수단으로부터 출력되는 제2하강신호가 게이트로 입력되고 상기 제1신호 생성수단으로부터 출력되는 제3전압신호가 소스로 입력되는 제2엔모스 트랜지스터(MN32)와, 상기 제2엔모스 트랜지스터(MN32)의 드레인이 캐소드로 연결되어 있는 제1다이오드(D31)로 이루어져 있는 것을 특징으로 하는 킥백전압이 감소되는 박막 트랜지스터 액정표시장치의 구동장치.
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