[go: up one dir, main page]

KR0143542B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법

Info

Publication number
KR0143542B1
KR0143542B1 KR1019930010759A KR930010759A KR0143542B1 KR 0143542 B1 KR0143542 B1 KR 0143542B1 KR 1019930010759 A KR1019930010759 A KR 1019930010759A KR 930010759 A KR930010759 A KR 930010759A KR 0143542 B1 KR0143542 B1 KR 0143542B1
Authority
KR
South Korea
Prior art keywords
polycrystalline silicon
layer
silicon layer
capacitor
film
Prior art date
Application number
KR1019930010759A
Other languages
English (en)
Other versions
KR940006256A (ko
Inventor
사찌로우 가야누마
고우지 이끼
Original Assignee
요미야마 아끼라
아사히가세이 마이크로시스템 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 요미야마 아끼라, 아사히가세이 마이크로시스템 가부시끼가이샤 filed Critical 요미야마 아끼라
Publication of KR940006256A publication Critical patent/KR940006256A/ko
Priority to KR1019970021053A priority Critical patent/KR100228462B1/ko
Application granted granted Critical
Publication of KR0143542B1 publication Critical patent/KR0143542B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/40—Resistors
    • H10D1/47—Resistors having no potential barriers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/667—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers
    • H10D64/668—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers the layer being a silicide, e.g. TiSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

아날로그 회로에 적합한, 비정도가 높은 캐패시터와 저저항인 폴리실리콘 게이트 전극 및 저항체를 가지고, 양산성이 높은 반도체 장치 및 그 제조 방법이 제공된다.
본 발명에 따르면, 다결정 실리콘층과 실리사이드층과의 적층 구조의 게이트를 가진 트랜지스터와 다결정 실리콘의 열산화막을 층간 절연막으로 하고, 다결정 실리콘을 양 전극으로 한 캐패시터를 형성하고, 전압 계수가 우수한 캐패시터와 고저항율이 필요한 저항 소자, 고속성이 요구되는 게이트부 및 배선부를 동일 기판상에 형성하여 신뢰성 높은 반도체 장치를 제공한다. 제1마스크체는 상부 전극의 상면 및 측면을 덮고 있어서 상부 전극의 필요없는 에칭을 방지할 수 있으며, 제2다결정 실리콘층을 도핑할 때 제1다결정 실리콘으로 형성되는 게이트 전극및 저항체도 저저항화되어 유니트 캐패시터의 하부 전극의 시트 저항을 30 내지 1000Ω/□의 범위로 제어하도록 하면 게이트 전극을 저저항으로 유지한 채 유니트 캐패시터의 비정도를 저하시키지 않고 SCF의 성능을 향시킬 수 있다.

Description

반도체 장치 및 그 제조 방법
도1은 본 발명의 반도체 장치의 제조 방법의 제1실시예를 서명하기 위한 공정도로, (a) 내지 (f)는 각 공정 후의 반도체 장치의 구성을 도시하는 개략 단면도
도2는 일반적인 SCF의 구성을 도시하는 회로도
도3은 종래의 반도체 장치 제조 방법의 한 예를 설명하기 위한 공정도로, (a) 내지 (i)는 각 공정 후의 반도체 장치의 구성을 도시하는 개략 단면도
도4는 종래 반도체 장치의 제조 방법의 다른 예를 설명하기 위한 공정도로, (a) 내지 (h)는 각 공정 후의 반도체 장치의 구성을 도시하는 개략 단면도
*도면의 주요부분에 대한 부호의 설명
50:반도체기판 51:필드 산화막
52:제1다결정 실리콘층 53:층간 절연막
54:제2다결정 실리콘층 55:게이트 산화막
56, 58:레지스트 57:제1마스크체(절연층)
59:금속 실리사이드층 60:제2마스크체(레지스트)
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 다결정 실리콘층으로 형성되는 캐패시터를 사용한 아날로그 회로, 특히 스위칭 캐패시터 회로 등에 적합한 반도체 장치와 그 제조 방법에 관한 것이다.
근래, 반도체 집적 회로는 매우 미세화되고 있다. 이런 미세화 양상에 따라, 소자에 이용되는 게이트나 배선의 선폭이 작아지고 있다. 게이트의 선폭이 작아짐으로써 생기는 쇼트 채널 효과를 경감하는 것으로 일본 특공서 62-31506호 공보에는 TE O S(네트라 에톡시 실란)의 열분해 등에 의한 CVD(Chemical Vapor Deposition)로 절연막을 형성하고, 이방성 드라이 에칭에 의해 측벽을 형성해서 소스 및 드레인을 2중 구조로 하는, 이른바 LDD(Lightly Doped Drain) 구조가 기재되어 있다.
또한, 미세화에 따라 게이트나 배선의 선폭이 작아지기 때문에 저항이 커져서 신호의 전달 특성이 느려지는 문제가 생긴다. 이와 같은 문제를 해결하기 위해 US P 4 , 392,299에는 다결정 실리콘상에 금속 실리사이드를 퇴적해서 저저항 게이트나 배선을 형성하는 것이 기재되어 있다.
그러나, 아날로그 회로에서는 정항 소자나 캐패시터가 많이 사용되고, 상기와 같은 저저항 다결정 실리콘과 실리사이드의 적층 구조에 의한 배선으로 고저항의 저항 소자를 형성하면 배선을 길게 할 필요가 있어서 칩면적 증대를 초래하는 문제가 있었다. 도2는 일반적인 스위칭 캐패시터 필터(이하SCF로 표기)의 구성을 도시하는 회로도이다. 도2에서 C1 및 C2는 각각 복스의 유니트 캐패시터의 집합체로 구성된다. 이런한 유니트 캐패시터를 갖는 반도체 장치의 제조 방법의 한 예를 도4를 참조하여 설명한다.
먼저, 도 4(a)에 도시하는 바와 같이, 반도체 기판(1)상에 필드 산화막(2)를 형성한 후 이 필드 산화막(2)상에 제1폴리실리콘막(3)을 예를 들면, SiH4가스의 열분해 등으로 퇴적한다. 다음으로, 저저항을 유지하기 위해 제1폴리실리콘막(3)에 대해 POCl3등의 확산법으로 불순물로서 인을 고농도로 확산해서 고농도 도프층(H1)으로 한다. 도농도 도프층(H1)으로 된 제1폴리실리콘막(3)상에는 도 4(b)에 도시하는 바와 같이 트랜지스터 형성 영역(A) 및 캐패시터 형성 영역(B)에 각각 레지스트(8)을 설치한 후 제1폴리실리콘막(3)에 대해 예를 들면, 포토 리소그래피 및 에칭에 의해 패터닝해서 게이트 전극(3A)(H1) 및 캐패시터 하부 전극(3B)(H1)를 형성한다[도 4(c) 참조]. 또 도에서 참조 부호(10)은 게이트 산화막이다.
다음에 중도프층 (H1) 위에 도4(d)에 도시하는 바와 같이 예를 들면, 열산화 또는 CVD법 등으로 층간 절연막(4)를 피착한다. 이 위에 제2폴리실리콘막(5)를 퇴적한다[도4(e) 참조]. 다음에 이 제2폴리실리포막(5)에 대해 제1폴리실리콘막(3)에 대한 도핑과 동일한 방법으로 인을 고농도로 확산해서 이것도 저저항화하기 위해 중도프층(H2)로 한다[도 4(f) 참조]. 그 다음, 도 4(g)에 도시하는 바와 같이 중도프층(H2)로 된 제2폴리실리콘막(5) 위에 레지스트(9)를 설치한 후 제2폴리실리콘막(5)에 대해 예를 들면, 포토 리소그래피에 위해 패터닝한다[도 4(h) 참조].
또한, 도3은 제2폴리실리콘막(5)를 먼저 패터닝 한 후에 제1폴리실리콘막(3)을 패터닝하는 예이다. 상술한 제조 방법에서는 게이트 전극이나 폴리 저항(도면에 기재 않음)을 저저항화하기 위해 제1폴리실리콘막의 불순물 농도가 높아진다. 그러므로, 제1폴리실리콘막으로 형성된 캐패시터 하부 전극에서 그 도핑중 또는 도핑 후의 열공정에서 막(3)의 내부에 결정립이 성장하여 막 표면에 요철이 생기게 된다. 이와같은 요철 표면의 폴리실리콘막상에 형성되는 유니트 캐패시터는 그의 비정도가 저하된다. 이 비정도는 도2의 캐패시터 C1와 C2의 비로서 예를 들면, 적분기의 특성을 결정하고, SCF의 특성도 결정하는 것이다. 따라서, 비정도가 낮은 캐패시터로 구성된 SCF의 특성도 고르지 않은 문제가 있었다.
또, 게이트 산화막이나 패캐시터의 층간 절연막은 금속 실리사이드 등에서 불순물이 혼입됨으로써 내압 저하 등을 일으키기 때문에 게이트 산화막이나 캐패시터의 층간 절연막의 형성을 금속 실리사이드 형성 후에 형성하면 신뢰성이 손상되는 문제가 있었다. 또한, 게이트 산화막과 캐패시터의 층간 절연막은 독립적으로 형성됨으로써 각각의 막에 적합한 산화 방법을 이용하려는 요구도 있었다.
이상의 점을 고려해서 본 발명은 아날로그 회로에 적합한 반도체 장치 및 그 제조 방법을 제공하는 것을 과제로 한다. 특히 , 비정도가 높은 캐패시터와 저저항인 폴리실리콘 게이트 전극 및 저항체를 가지고 또 양산성이 높은 반도체 장치 및 제조 방법을 제공한다.
상기 과제를 해결하기 위해, 본 발명의 청구항 12는 반도체 기판상에 필드 산화막 및 게이트 산화막을 형성하고, 제1다결정 실리콘층을 퇴적해서 상기 제1다결정 실리콘층상에 절연층을 형성하고, 상기 절연층상에 제2다결정 실리콘층을 형성하고, 캐패서터의 상부 전극층이 되는 부분을 남기고 상기 제2다결정 실리콘층을 에칭하여 상기 전극층 및 그 측면을 덮는 제1마스크체를 선택적으로 피착하며, 이어서 금속 실리사이드층을 형성한 후 MOS 트랜지스터 게이트 전극으로 되는 부분에 제2마스크체를 형성하여 상기 제1다결정 실리콘층과 상기 금속 실리사이드층을 에칭하여, 다결정 실리콘층과 금속 실리사이드층과의 적층 구조로 이루어지는 게이트 전극과 다결정 실리콘층의 전극 및 실리콘 산화막의 층간 절연막으로 이루어지는 캐패시터를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법이다.
본 발명의 청구항 13은 상기 제1마스크체는 절연층인 것을 특징으로하는 청구항 12에 기재된 반도체 장치의 제조 방법이다.
본 발명의 청구항 14는 상기 제1마스크체는 CVD에 의해 형성되는 SiO2인 것을 특징으로 하는 청구항 13에 기재된 반도체 장치의 제조 방법이다.
본 발명의 청구한 15는 상기 제1마스크체는 CVD에 의해 형성되는 SiN인 것을 특징으로 하는 청구항 13에 기재된 반도체 장치의 제조방법이다.
본 발명의 청구항 6은 상기 금속 실리사이드는 WSi, MoSi2, TiSi2, TaSi2, CoSi2에서 선택된 적어도 하나 이상의 층으로 이루어지는 것을 특징으로 하는 청구항 12에 기재된 반도체 장치의 제조 방법이다.
본 발명의 청구항 17은 상기 제1다결정 실리콘층에 시트 저항이 30 내지 1000Ω/□로 되도록 불순물을 확산하는 것을 특징으로 하는 청구항 12에 기재된 반도체 장치의 제조 방법이다.
본 발명의 청구항 18은 반도체 기판상에 필드 산화막 및 게이트 산화막을 형성하고, 제1다결정 실리콘층을 퇴적해서 상기 제1다결정 실리콘층상에 절연층을 형성하고, 상기 절연층상에 제2다결정 실리콘층을 형성하고, 캐패시터의 상부 전극층으로 되는 부분을 남겨서 상기 제2다결정 시리콘층을 에칭하고, 상기 상부 전극층 및 그 측면과 다결정 시리콘층 단층의 저항체로 되는 부분을 덮는 제1마스크체를 선택적으로 피착하고, 이어서 금속 실리사이드층을 형성한 후 MOS 트랜지스터의 게이트 전극으로 되는 부분에 제2마스크체를 형성하고, 상기 제1다결정 실리콘층과 상기 금속 실리사이드층을 에칭하여, 다결정 실리콘층과 금속 실리사이드층과의 적층 구조로 이루어지는 게이트 전극과 다결정 실리콘층의 전극및 실리콘 산화막의 층간 절연막으로 이루어지는 캐패시터와 다결정 시리콘층 단층으로 이루어지는 저항체를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법이다.
본 발명의 청구항19는 상기 제2다결정 실리콘층을 에칭함과 동시에 상기 제1다결정 실리콘층상의 절연층을 에칭하고, 이어서 불순물을 확산해서 상기 제2다결정 실리콘층과 상기 제2다결정 실리콘층으로 덮혀 있지 않은 상기 제1다결정 실리콘층과의 저항을 낮추는 것을 특징으로 하는 청구항18에 기재된 반도체 장치의 제조 방법이다.
본 발명의 청구항 20은 반도체 기판상에 형성된 산화막상에 제1폴리 실리콘막을 형성하는 공정, 상기 제1폴리실리콘막에 대해 불순물을 확산해서 제1폴리실리콘막의 시트 저항값을 30 내지 1000Ω/□의 범위 내로 제어하는 공정, 시트 저항 제어 공정 후의 제1폴리 실리콘막상에 저연막을 통해 캐패시터의 상부 전극으로 되는 제2폴리 실리콘막을 형성하는 공정, 상기 제2폴리 실리콘막을 패터닝해서 유니트 캐패시터의 상부 전극을 형성하는 공정, 패터닝에 의해 남겨진 상기 제2폴리 실리콘막을 마스크로 해서 상기 제1폴리 실리콘막에 대해 다시 불순물을 확산함으로써 상기 제2폴리 실리콘막 하측의 제1폴리 실리콘막에서 시트 저항값이 제어된 제1폴리 실리콘막을 제외한 다른 부분의 불순물 농도를 높이는 공정 및 상기 제1폴리 실리콘막을 패터닝해서 게이트 및 유니트 캐패시터의 하부 전극을 형성하는 것을 특징으로하는 반도체 장치의 제조 방법이다.
본 발명의 청구항 21은 반도체 기판상에 형성된 산화막상에 제1폴리 실리콘막을 형성하는 공정, 상기 제1폴리 실리콘막에 대해 불순물을 확산해서 제1폴리 실리콘막의 시트 저항값을 30 내지 1000Ω/□ 범위 내로 제어하는 공정, 상기 제1폴리 실리콘막에 대해 패터닝해서 게이트 및 캐패시터의 하부 전극을 형성하는 공정, 패터닝 공정에 의해 패터닝된 상기 제1폴리 실리콘막상에 층간 절연막을 형성한 후에 이 층간 절연막상에 캐패시터의 상부 전극으로 되는 제2폴리 실리콘막을 형성하는 공정, 상기 제2폴리 실리콘막을 제외한 다른 부분의 불순물 농도를 높이는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법이다.
예를 들면, 실리콘 기판 등의 반도체 기판상에 소자간 분리를 위한 필드 산화막을 형성한다. 이어서, 반도체 기판의 필드 산화막이 형성되어 있지 않은 부분에 게이트 산화막을 형성하고, 게이트 산화막과 필드 산화막상에 제1다결정 실리콘층을 퇴적해서 불순물로서 예를 들면, 인을 확산한다. 제1다결정 실리콘층의 표면을 예를 들면, 산화 분위기 중에서의 열산화에 의해 산화하던가 또는 CVD에 의해 SiN이나 SiO2의 절연층을 형성해서 절연층상에 제2다결정 실리콘층을 형성한다. 예를 들면, 레지스트를 이용해서 캐패시터의 상부 전극층으로 되는 부분을 남기고 상기 제2다결정 실리콘층을 에칭하여 상기 상부 전극층 및 그 측면을 덮는 제1마스크체를 선택적으로 피착한다. 제1마스크체는 CVD에 의해 형성되는 SiN이나 SiO2의 절연층을 이용할 수 있다.
이어서, 금속 실리사이드층을 형성한 후 MOS 트랜지스터의 게이트 전극으로 되는 부분에 레지스트 등의 제2마스크체를 형성하고, 상기 제1다결정 실리콘층과 상기 금속 실리사이드층을 에칭한다. 금속 실리사이드로서는 고융점 금속 실리사이드 예를 들면, 텅스텐 시리사이드(WSi), 몰리브텐 실리사이드(MoSi2), 티탄 실리사이드(TiSi2), 탄탈 실리사이드 (TaSi2), 코발트 실리사이드(CoSi2)에서 선택된 적어도 하나 이상의 층으로 이루어지는 층을 사용할 수 있다.
이와 같이 해서 동일 반도체 기판상에 다결정 실리콘과 금속 실리사이드의 적층 구조로 이루어지는 게이트 전극과 다결정 실리콘층의 전극 및 실리콘 산화막의 층간 절연막으로 이루어지는 캐패시터와 다결정 실리콘층의 전극 및 실리콘 산화막의 층간 절연막으로 이루어지는 캐패시터를 얻을 수 있다. 따라서, 배선 부분이나 게이트 전극 부분은 저저하으로 되고, 캐패시터 부분은 내압이 높고, 비정도가 높아진다.
제1다결정 실리콘층에 시트 저항이 30 내지 1000Ω/□로 되도록 불순물을 확산하면, 그 전극 부분에서의 실리콘 결정립의 성장을 역제할 수 있어서 전극 표면의 요철 발생을 줄일 수 있다. 따라서, 유니트 캐패시터의 비정도를 저하시키지 않는다.
또한, 상부 전극층 및 그 측면을 제1마스크로 덮음과 동시에 다결정 실리콘층 단층의 저항체로 되는 부분을 덮어서 다결정 실리콘층과 금속 실리사이드층과의 적층 구조로 이루어지는 게이트 전극과 다결정 실리콘층의 전극 및 실리콘 산화막의 층간 절연막으로 이루어지는 캐패시터와 다결정 실리콘층 단층으로 이루어지는 저항체를 형성할 수 있다. 따라서, 상술한 캐패시터 및 게이트 전극외에 고저항의 저항 소자를 형성할 수 있으므로 칩크기를 축소할 수 있다.
또 제2다결정 실리콘층을 에칭함과 도시에 제1다결정 실리콘층상의 절연층을 에칭하고, 이어서 불순물을 확산해서 제2다결정 실리콘층과 제2다결정 실리콘층으로 덮혀 있지 않는 제1다결정 실리콘층과의 저항을 낮춤으로써 제2폴리 실리콘막을 도핑할 때 제1폴리 실리콘막으로 형성되는 게이트 전극 및 저항체도 저저항화된다. 따라서, 본 발명에 의해 게이트 전극 등을 저저항으로 유지한 채 유니트 캐패시터의 비정도를 저하시키지 않고 SCF의 성능을 향상시킬 수 있다.
또한, 본 발명은 제1및 제2폴리 실리콘막에 대한 도핑을 열확산법으로 처리하면 양산성을 유지한 채 실시가능하다.
이하 , 도면을 참조해서 본 발명의 실시예를 설명한다. 도면에서 동일한 것에는 동일 번호를 붙이고 반복 설명은 생략한다.
[제1실시예]
도1은 본 발명의 반도체 장치 및 그 제조 방법의 공정을 도시하는 공정도로 CMOS 아날로그 회로에 중요한 캐패시터를 형성하는 예이다. CMOS 아날로그 회로에서는 전압 계수나 온도 계수에 우수한 다결정 실리콘을 양 전극으로 해서 실리콘 산화막을 층간 절연막으로 한 캐패시터를 이용하는 것이 좋다. 따라서, 본 실시예에서는 상기 층간 절연막을 고속성이 좋은 고융점 실리사이드막을 배선 및 게이트 재료로 이용한 MOS 트랜지스터와 동일 기판상에 실현하는 방법을 제공하는 것이다. 또 알루미늄등의 배선이나 패시베이션막 등은 생략하고 도시한다.
도1에서 참조 부호(50)은 반도체 기판, (51)은 필드 산화막, (55)는 게이트 산화막, (52)는 제1다결정 실리콘층, (53)은 층간 절연막, (54)는 제2다결정 실리콘층, (56)은 레지스트, (57)은 제1마스크체로 되는 절연층, (58)은 제1마스크체를 형성하기 위한 레지스트, (59)는 금속 실리사이드층, (60)은 제2마스크체이다.
도 1(a)에서 공지된 방법으로 실리콘 기판(50) 표면에 필드 산화막(51)을 형성하고, 액티브 영역에 제1절연막으로서 게이트 산화막(55)를 예를 들면 250Å 두께로 형성한다. 또 다결정 실리콘층(52)를 LPDVD(Low Pressure Chemical Vapor Deposition) 등으로 예를 들면, 3000Å 두께로 형성한다. 다결정 실리콘층(52)는 캐패시터의 하부 전극이 됨과 동시에 게이트나 배선에 사용되는 고융점 금속 실리사이드막과 다결정 실리콘막의 적층 구조의 하부측이 된다. 이어서, 다결정 실리콘층(52)에 불순물로서 인을 기상 확산 방법에 의해 도프한다.
다음에, 산화 분위기중에서 다결정 실리콘층(52)의 표면을 열산화해서 절연층인 층간 절연막(53)을 형성한다. 층간 절연막(53)의 두께는 예를 들면 450Å이다. 또, 층간 절연막(53)상에 제2다결정 실리콘막(54)를 형성해서 인을 도프한다. 다결정 실리콘층(54)는 캐패시터의 상부 전극으로 되는 부분이다. 형성 조건은 다결정 실리콘층(52)의 형성 조건과 동일하면 된다.
다음에 도1(b)에 도시되는 바와 같이 캐패시터의 상부 전극으로 되어야 할 부분에 레지스트(56)을 형성해서 다결정 실리콘층(54)를 에칭한다. 절연층(53)도 에칭해도 좋다.
다음에, 레지스트(56)을 제거한 후, 도1(c)에 도시하는 바와 같이 TEOS(테트라 에톡시 실란)의 열분해에 의한 실리콘 산화층(57)을 예를 들면, 1000Å 두께로 형성해서 절연층으로 한다. 실리콘 산화층(57)은 다결정 실리콘층(52)와 에칭 선택기가 충분히 큰 것이면 되고, 실리콘 산화층(57) 대신 예를 들면, 질화실리콘(SiN)이라도 좋다.
또, 실리콘 산화층(57)상에 다결정 실리콘층(52) 중 캐패시터의 하부 전극으로 되어야 할 부분에 레지스트(58)을 형성하고, 실리콘 산화층(57) 및 층간 절연막(53)을 에칭하고 이어서 레지스트(58)을 제거해도 도1(d)에 도시하는 바와 같이 제1마스크체(57)이 형성된다. 제1마스크체(57)은 상부 전극층으로 되는 제2다결정 실리콘층의 상면 및 그 측면을 덮도록 피착되어 있다. 제2마스크체는 후술하는 바와 같이 금속 실리사이드를 에칭할 때의 마스크로 됨과 동시에 금속 실리콘층을 에칭할 때 비상하는 금속 입자에 의한 오염을 방지한는 것이다. 또한, 상부 전극과 하부 전극의 단락 방지 역할을 한다. 또 도시하지 않으나, 제1다결정 실리콘층(54)중 저항 소자로 되는 부분의 상부에 제1마스크체(57) 즉, 실리콘 산화층(57)을 선택적으로 남김으로써 해당 부분을 고저항의 저항 소자로 할 수 있다.
다음에, 도1(e)에 도시하는 바와 같이 텅스텐 실리사이드(59)를 예를 들면, 2000Å 두께로 형성한다. 다결정 실리콘층과 실리사이드층과의 적층 구조로 되어야 할 부분에 제2마스크체인 레지스트(60)을 형성하고, 플라즈마 에칭법을 이용해서 텅스텐 실리사이드와 다결정 실리콘을 에칭한다. 이 때, 레지스트(60) 부분은 에칭되지 않고 다결정 실리콘층과 실리사이드층의 적층 구조로 된다. 이러한 적층 구조는 MOS 트랜지스터의 게이트 전극이 된다.
실리콘 산화층(57)의 부분은 그 위의 텅스텐 실리사이드가 에칭되나, 실리콘산화층(57) 하부의 다결정 실리콘층(52), 층간 절연막(53), 다결정 실리콘층(54)는 실리콘 산화층(57)이 마스크로서 기능해서 다결정 실리콘층(52 및 54)와 층간 절연막(53)으로 이루어지는 캐패시터를 형성할 수 있다. 또, 제1다결정 실리콘층(52)상에 형성된 마스크체에 의해 해당 부분은 텅스텐 실리사이드가 피착되지 않은 고저항 영역으로 되어 저항 소자로 이용할 수 있다.
이어서, 게이트 전극을 마스크로 해서 액티브 영역에 불순물을 확산시켜서 소스 드레인 확산층을 형상한다[도1(f) 참조].
이와 같이 해서 얻어진 본 실시예에 대한 캐패시터는 그의 층간 절연막이 다른 막 예를 들면, 게이트 산화막과는 별개로 형성될 수 있으므로 다결정 실리콘을 산화하는데 적당한 조건으로 행할 수 있음과 동시에 실리사이드 형성 이전에 행하기 때문에 실리사이드 오염을 방지할 수 있어서 신뢰성이 높은 층간 절연막이 될 수 있다.
또 트랜지스터는 그 게이트 부분이 텅스텐 실리사이드와 다결정 실리사이드막으로 이루어지는 적층 구조로 되어 저저항에서 고속 동작할 수 있고, 게이트 산화막은 다결정 실리콘층이나 실리사이드층을 형성하기 전에 독립적으로 형성가능해서 신뢰성이 높은 게이트 산화막이 될 수 있다.
이상과 같이, 본 실시예에 따르면 게이트 산화막과 캐패시터의 층간 절연막을 다결정 실리콘층이나 실리사이드층을 형성하기 이전에 형성할 수 있고, 게이트 산화막과 캐패시터의 층간 절연막을 별개의 조건에서 형성할 수 있다. 또 제1마스크체가 상부 전극의 상면 및 측면을 덮고 있으므로 금속 실리사이드의 에칭시 오염을 방지할 수 있고, 상부 전극의 필요없는 에칭을 방지할 수 있다.
또한 본 실시예에서는 층간 절연막을 열산화 의해 형성했으나 CVD로 형성해도 좋다.
[제2실시예]
본 실시예는 도1에 도시한 반도체 장치의 제조 방법에 거의 그대로 대응하고 있다. 단, 본 실시예는 제1폴리 실리콘막(3) 내로의 인도프량을 특정값으로 제어한 결과, 그 시트 저항값을 30 내지 1000Ω/□, 바람직하게는 35 내지 1000Ω/□의 범위로 제어해서 제1다결정 실리콘층(52)를 경도프층으로 하는 공정을 행하는 점 및 제2다결정 실리콘층(54)에 대한 도핑을 패터닝한 후에 행하는 점에서 다르다.
상기 시트 저항값 제어 공정에 대해서 설명하면, 막 두께 3500Å의 제1단결정 실리콘층(52)를 형성한 후, 제1다결정 실리콘층(52)에 대해 특정 조건에서 도핑한다. 이러한 도핑은 예를 들면, N2가스(5ℓ/분), O₂가스(0.5ℓ/분) 및 POC1₃가스(120 ㎎/분)으로 이루어지는 혼합 가스를 온도 1000 ℃ 정도로 가열한 반응실 내로 도입해서 4분간 행한다. 이런한 조건에 따름으로써, 제1다결정 실리콘층(52)의 시트 저항값을 상술한 특정 범위 내로 제어할 수 있다. 이러한 특정 범위의 시트 저항값을 나타내는 다결정 실리콘층에서는 도핑중의 열공정에서의 열에 노출되어도 막 내부에서 결정립이 발생하지 않기 때문에 막 표면에 요철이 생기지 않는다.
상기 제1다결정 실리콘층(52)에 대한 시트 저항값 제어 공정후는 도1(B)에 도시하는 바와 같이 불순물(dopant)이 확산되어 있지 않은 논도프의 제2다결정 실리콘층(54)상에 레지스트(56)을 설치하여 제2다결정 실리콘층(54)에 대해 패터닝한다. 이 때, 그 하측의 층간 절연막(53)에 대해 패터닝해도 좋다. 다음에, 제2 다결정 실리콘층(54)에 덮혀 있지 않은 제1 다결정 실리콘막(51)의 표면 및 제2다결정 실리콘층(54)에 대한 도핑 시간을 9분간으로 하는 것 이외는 앞서의 시트 저항값 제어 공정에 있어서의 도핑과 동일 조건에서 도핑한다. 이 공정에 따라, 이미 패터닝된 제2폴리실리콘막(5)에 대해서는 도펀트(인) 농도가 높아져서 중도프층으로 된다. 또 제2다결정 실리콘츠(54)에 덮혀 있지 않은 제1다결정 실리콘층(52)의 노출 부분에 대해서는 도핑전의 도펀트(인) 농도를 초가하여 고농도로 되어 이것도 중도프층으로 된다. 제2다결정 실리콘층(54)로 덮혀 있는 제1다결정 실리콘층(52) 부분에 대핵서는 도핑전의 도펀트(인) 농도인 채로 경도핑층으로 된다. 이어서, 도1(C) 내지 (F)와 마찬가지로 목적의 유니트 캐패시터 구조와 게이트 전극 및 저항 소자를 갖는 반도체를 갖는 반도체 장치를 얻는다.
이와 같은 반도체 장치에 있어서는 상기 중도프층으로 둘러쌓인 제1다결정 실리콘층(52) 부분은 도펀트 농도가 소정 범위로 유지되어 있고 저농도 도프층인 채이다. 경도프층은 캐패시터의 하부 전극으로서 기능하고, 경도프층의 상측의 중도프층은 캐패시터의 상부 전극으로서 기능하며, 양 도프층은 층간 절연막(53)을 개재하여 유니트 캐패시터를 구성한다. 복수의 유니트 캐패시터를 집합해서 도3에서의 SCF의 C1 또는 C2 를 구성한다. 본 실시예에서는 캐패시터의 하부 전극으로서의 경도프층의 시트 저항이 특정 범위 내에서 제어되어 그 표면에 요철이 생기지 않아서 경도프층이 유니트 캐패시터의 비정도를 저하시키지 않는다. 표면에 요철이 적은 경도프층을 한 쪽의 전극으로 해서 유니트 캐패시터에 이용하므로 그 비정도를 용이하게 높일 수 있고, 나아가 SCF의 성능도 향상시킬 수도 있다.
상기 실시예에서는 패터닝된 제2다결정 실리콘층(54)를 고농도 도프층으로 하기 위한 도핑 시간을 9분간으로 했으나 이것을 4 내지 9분간으로 해서 임의로 도핑량을 변경해도 좋다. 이 경우에는 패터닝된 제2다결정 실리콘층(54)는 중도프층으로는 되지 않고, 그 하측 부분의 제1다결정 실리콘층(52)와 마찬가지로 저농도 도프층으로 된다. 그러나, 이 경우에도 저농도 도프층인 제1다결정 실리콘층(52)에 인접하는 부분을 불순물 농도가 높기 때문에 고농도 도프층으로 된다. 이 경우에 있어서도 제1다결정 실리콘층(52) 중 저농도 도프층인 부분이 캐패시터의 하부 전극으로서 기능하는 것은 상기 실시예의 경우와 동일하다.
또한, 본 실시예에서도 제1다결정 실리콘층(52) 뿐만 아니라 제2다결정 실리콘층(54)에 대해서도 경도프층으로 하기 위한 도핑을 할 수도 있다. 또 상기 각 실시예에서는 어느 것이나 종래의 박막 퇴적 기술, 불순물 확산 기술 등을 이용해서 제조할 수 있으므로 양산성이 우수한 효과가 있다. 상기 각 실시예에서는 불순물로서 인을 사용했으나 이것으로 한정되는 것은 아니다.
상술한 바와 같이, 본 발명에 따르면 다결정 실리콘층과 실리사이드층과의 적층 구조의 게이트를 가진 고속 동작이 우수한 트랜지스터와 다결정 실리콘의 열산화막을 층간 절연막으로 하고, 다결정 실리콘을 양 전극으로 한 전압 계수가 우수한 캐패시터를 형성할 수 있다. 또 다결정 실리콘으로의 고농도 불순물을 도입하기 전에 트랜지스터의 게이트 산화막을 형성하고, 실리사이드층 형성 이전에 캐패시터의 층간 절연막을 형성함으로써 불순물이나 실리사이드의 오염으로부터 각각의 절연막을 보호함과 동시에 게이트 산화막의 산화와 층간 절연막의 산화를 별개로 행할 수있기 때문에, 각각에 적합한 산화 조건에서 형성할 수 있고, 신회성이 높은 반도체 장치를 제공할 수 있다.
또한, 제1마스크체가 상부 전극의 상면 및 측면을 덮고 있으므로 금속 실리사이드 에칭시의 오염을 방지할 수 있고 상부 전극의 필요없는 에칭을 방지할 수 있다.
상기 트랜지스터와 캐패시터외에 고저항의 다결정 실리콘의 단층 구조를 동일 기판에 형성할 수 있다. 따라서, 전압 계수가 우수한 캐패시터와 고저항율이 필요한 저항 소자, 고속성이 요구되는 게이트부 및 배선부를 동일 기판상에 형성할 수 있다.
또한, 유니트 캐패시터의 하부 전극의 시트 저항을 30 내지 1000Ω/□의 범위로 제어하도록 하면 유니트 캐패시티의 비정도를 저하시키지 않고 본 발명이 적용되는 SCF의 성능을 향상시킬 수 있다. 또, 제2다결정 실리콘층을 도핑할 때 제1다결정 실리콘으로 형성되는 게이트 전극 및 저항체도 저저항화된다. 따라서, 본 발명에 의해 게이트 전극 등을 저저항으로 유지한 채 유니트 캐패시터의 비정도를 저하시키지 않고 SCF의 성능을 향상시킬 수 있다.
또한 본 발명은 제1 및 제2폴리 실리콘막의 도핑을 열확산법으로 처리함으로써 양산성을 유지한 채 실시 가능하다.

Claims (9)

  1. 반도체 기판상에 필드 산화막 및 게이트 산화막을 형성하고, 제1다결정 실리콘층을 퇴적해서 상기 제1다결정 실리콘층상에 절연층을 형성하고, 상기 절연층상에 제2다결정 실리콘층을 형성하고,캐패시터의 상부 전극층으로 되는 부분을 남기고 상기 제2다결정 실리콘층을 에칭하여 상기 상부 전극층 및 그 측면을 덮는 제1마스크체를 선택적으로 피착하고, 금속 실리사이드층을 형성한 후 MOS 트랜지스터의 게이트 전극으로 되는 부분에 제2마스크체를 형성해서 상기 제1다결정 실리콘층과 상기 금속 실리사이드층을 에칭하고, 다결정 실리콘층과 금속 실리사이드층과의 적층 구조로 이루어지는 게이트 전극과 다결정 실리콘층의 전극 및 실리콘 산화막의 층간 절연막으로 이루어지는 캐패시터를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제1마스크체는 절연층인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 제1마스크체는 CVD에 의해 형성되는 SiO₂인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제2항에 있어서, 상기 제1마스크체는 CVD에 의해 형성되는 SiN인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 금속 실리사이드는 WSi, MoSi2, TiSi2, TaSi2, CoSi2에서 선택된 적어도 하나 이상의 층으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 제1다결정 실리콘층에 시트 저항이 30 내지 1000Ω/□이 되도록 불순물을 확산하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 반도체 기판상에 필드 산화막 및 게이트 산화막을 형성하고, 제1다결정 실리콘층을 퇴적하여 상기 제1다결정 실리콘층상에 절연층을 형성하고, 상기 절연층상에 제2다결정 실리콘층을 형성해서 캐패시터의 상부 전극층으로 되는 부분을 남기고 상기 제2 다결정 실리콘층을 에칭하고, 상기 상부 전극층 및 그 측면과 다결정 실리콘층 단층의 저항체로 되는 부분을 덮는 제1마스크체를 선택적으로 피착하고, 금속 실리사이드층을 형성한 후 MOS 트랜지스터의 게이트 전극으로 되는 부분에 제2마스크체를 형성해서 상기 제1다결정 실리콘층과 상기 금속 실리사이드층을 에칭하고, 다결정 실리콘층과 금속 실리사이드층과의 적층 구조로 이루어지는 게이트 전극과 다결정 실리콘층의 전극 및 실리콘 산화막의 층간 절연막으로 이루어지는 캐패시터와 다결정 실리콘층 단층으로 이루어지는 저항체를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 제2다결정 실리콘층을 에칭함과 동시에 상기 제1다결정 실리콘층상의 절연층을 에칭하고, 이어서 불순물을 확산해서 상기 제2다결정 실리콘층과 상기 제2다결정 실리콘층으로 덮혀 있지 않은 상기 제1다결정 실리콘층과의 저항을 낮추는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 반도체 기판상에 형성된 산화막상에 제1폴리 실리콘막을 형성하는 공정, 상기 제1폴리 실리콘막에 대하여 불순물을 확산하여 제1폴리 실리콘막의 시트 저항값을 30 내지 1000Ω/□ 범위 내로 제어하는 공정, 시트 저항 제어 공정 후의 제1폴리 실리콘막상에 절연막을 개재하여 캐패시터의 상부 전극으로 되는 제2폴리 실리콘을 패터닝해서 유닛 캐패시터의 상부 전극을 형성하는 공정, 패터닝에 의해 남겨진 상기 제2폴리 실리콘막을 마스크로 해서 상기제1폴리 실리콘막에 대해 다시 불순물 확산함으로써 제2폴리 실리콘막의 하측의 제1폴리 실리콘막에서, 시트 저항값이 제어된 제1폴리 실리콘막을 제외한 다른 부분의 불순물 농도를 높이는 공정, 및 상기 제1폴리 실리콘막을 패터닝해서 게이트 및 유니트 캐패시터의 하부 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1019930010759A 1992-06-15 1993-06-14 반도체 장치 및 그 제조 방법 KR0143542B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970021053A KR100228462B1 (ko) 1992-06-15 1997-05-27 반도체 장치 및 그 제조 방법

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP92-155335 1992-06-15
JP15533592 1992-06-15

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1019970021053A Division KR100228462B1 (ko) 1992-06-15 1997-05-27 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR940006256A KR940006256A (ko) 1994-03-23
KR0143542B1 true KR0143542B1 (ko) 1998-08-17

Family

ID=15603646

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930010759A KR0143542B1 (ko) 1992-06-15 1993-06-14 반도체 장치 및 그 제조 방법

Country Status (2)

Country Link
US (1) US5397729A (ko)
KR (1) KR0143542B1 (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5591680A (en) * 1993-12-06 1997-01-07 Micron Communications Formation methods of opaque or translucent films
US5480831A (en) * 1994-10-03 1996-01-02 Analog Devices, Inc. Method of forming a self-aligned capacitor
KR0136994B1 (ko) * 1994-10-27 1998-04-24 김주용 반도체 소자의 캐패시터 구조 및 그 제조방법
US5618749A (en) * 1995-03-31 1997-04-08 Yamaha Corporation Method of forming a semiconductor device having a capacitor and a resistor
US5541135A (en) * 1995-05-30 1996-07-30 Motorola, Inc. Method of fabricating a flip chip semiconductor device having an inductor
JPH098244A (ja) * 1995-06-20 1997-01-10 Yamaha Corp 半導体装置とその製造方法
JP3415712B2 (ja) * 1995-09-19 2003-06-09 松下電器産業株式会社 半導体装置及びその製造方法
US5571746A (en) * 1995-10-19 1996-11-05 Chartered Semiconductor Manufacturing Pte Ltd. Method of forming a back end capacitor with high unit capacitance
JP2874620B2 (ja) * 1995-11-14 1999-03-24 日本電気株式会社 半導体装置の製造方法
US5631188A (en) * 1995-12-27 1997-05-20 Taiwan Semiconductor Manufacturing Company Ltd. Low voltage coefficient polysilicon capacitor
DE19633104C1 (de) 1996-08-16 1997-10-16 Henkel Kgaa Verwendung von Tensidmischungen
US5966619A (en) * 1996-12-23 1999-10-12 Motorola, Inc. Process for forming a semiconductor device having a conductive member that protects field isolation during etching
DE19717792A1 (de) * 1997-04-26 1998-11-05 Micronas Semiconductor Holding Verfahren zum Herstellen einer Kapazitätsstruktur auf einem Siliziumsubstrat in einem MOS-Prozeß
DE19733736A1 (de) * 1997-08-04 1999-02-25 Siemens Ag Integrierte elektrische Schaltung
KR100258203B1 (ko) 1997-12-29 2000-06-01 김영환 아날로그 반도체 소자의 제조방법
US6323079B1 (en) * 1998-04-24 2001-11-27 Asahi Kasei Microsystems Co., Ltd. Method for manufacturing a semiconductor device
JP3746907B2 (ja) * 1998-12-28 2006-02-22 富士通株式会社 半導体装置の製造方法
US6191018B1 (en) * 1999-01-04 2001-02-20 Taiwan Semiconductor Manufacturing Company Method for selective resistivity adjustment of polycide lines for enhanced design flexibility and improved space utilization in sub-micron integrated circuits
US6100154A (en) * 1999-01-19 2000-08-08 Taiwan Semiconductor Manufacturing Company Using LPCVD silicon nitride cap as a barrier to reduce resistance variations from hydrogen intrusion of high-value polysilicon resistor
US6124199A (en) 1999-04-28 2000-09-26 International Business Machines Corporation Method for simultaneously forming a storage-capacitor electrode and interconnect
KR100319621B1 (ko) * 1999-05-14 2002-01-05 김영환 혼성신호 반도체 소자의 제조방법
EP1192649A1 (de) 1999-07-01 2002-04-03 Infineon Technologies AG Verfahren zur herstellung von silizierten polysiliziumkontakten in integrierten halbleiterstrukturen
US7060584B1 (en) * 1999-07-12 2006-06-13 Zilog, Inc. Process to improve high performance capacitor properties in integrated MOS technology
US6451664B1 (en) * 2001-01-30 2002-09-17 Infineon Technologies Ag Method of making a MIM capacitor with self-passivating plates
US6791156B2 (en) * 2001-10-26 2004-09-14 Denso Corporation Semiconductor device and method for manufacturing it
US6949442B2 (en) 2003-05-05 2005-09-27 Infineon Technologies Ag Methods of forming MIM capacitors
IL157838A (en) * 2003-09-10 2013-05-30 Yaakov Amitai High-brightness optical device
US7785979B2 (en) * 2008-07-15 2010-08-31 International Business Machines Corporation Integrated circuits comprising resistors having different sheet resistances and methods of fabricating the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4208781A (en) * 1976-09-27 1980-06-24 Texas Instruments Incorporated Semiconductor integrated circuit with implanted resistor element in polycrystalline silicon layer
US4392299A (en) * 1981-01-08 1983-07-12 Rca Corporation Method of manufacturing low resistance gates and interconnections
US4577390A (en) * 1983-02-23 1986-03-25 Texas Instruments Incorporated Fabrication of polysilicon to polysilicon capacitors with a composite dielectric layer
JPS6143464A (ja) * 1984-08-08 1986-03-03 Hitachi Ltd 半導体装置
JPS61255050A (ja) * 1985-05-08 1986-11-12 Nec Corp 半導体集積回路装置
JPS6231506A (ja) * 1985-08-02 1987-02-10 Nippon Denso Co Ltd 車両用ヒ−トポンプ式冷暖房装置
JPS62118569A (ja) * 1985-11-19 1987-05-29 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPS6340357A (ja) * 1986-08-05 1988-02-20 Fujitsu Ltd 多結晶シリコン抵抗体の製造方法
JPH01128460A (ja) * 1987-11-12 1989-05-22 New Japan Radio Co Ltd 半導体装置の製造方法
JP2695185B2 (ja) * 1988-05-02 1997-12-24 株式会社日立製作所 半導体集積回路装置及びその製造方法

Also Published As

Publication number Publication date
US5397729A (en) 1995-03-14
KR940006256A (ko) 1994-03-23

Similar Documents

Publication Publication Date Title
KR0143542B1 (ko) 반도체 장치 및 그 제조 방법
US5391906A (en) Semiconductor device provided with capacitor
US5804488A (en) Method of forming a tungsten silicide capacitor having a high breakdown voltage
JPH0673367B2 (ja) 半導体集積回路容量の製作方法
US5500387A (en) Method of making high performance capacitors and/or resistors for integrated circuits
US5587696A (en) High resistance polysilicon resistor for integrated circuits and method of fabrication thereof
JPH0883915A (ja) 薄膜トランジスタおよびその形成方法
US5518960A (en) Method of manufacturing a wiring layer including amorphous silicon and refractory metal silicide
US5759887A (en) Semiconductor device and a method of manufacturing a semiconductor device
JPS5826184B2 (ja) ゼツエンゲ−トデンカイコウカトランジスタノ セイゾウホウホウ
KR930011800B1 (ko) Mos형 반도체장치
JP3290506B2 (ja) 半導体装置の製造方法
KR100350030B1 (ko) 반도체 장치의 제조 방법
KR100228462B1 (ko) 반도체 장치 및 그 제조 방법
JP5176050B2 (ja) 上に増加したルート形成領域を有するフィールドプレート抵抗
JP2001308192A (ja) 半導体装置
US5682060A (en) Process for manufacturing integrated circuit capacitors and resistors and the capacitors and resistors
JPH0567744A (ja) 半導体装置
US5179434A (en) Semiconductor device and manufacturing method thereof
JP4058710B2 (ja) 集積回路の作製方法
JP3669200B2 (ja) 半導体装置の製造方法
JPH05291506A (ja) 半導体集積回路装置及びその製造方法
KR100342867B1 (ko) 반도체 장치의 코발트 실리사이드막을 갖는 게이트전극 형성방법
JP4154740B2 (ja) 半導体装置及びその製造方法
JPS6038026B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19930614

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19930614

Comment text: Request for Examination of Application

N231 Notification of change of applicant
PN2301 Change of applicant

Patent event date: 19940321

Comment text: Notification of Change of Applicant

Patent event code: PN23011R01D

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 19970227

Patent event code: PE09021S01D

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 19970912

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19980228

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19980409

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19980409

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20010404

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20020403

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20030320

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20040323

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20050322

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20060327

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20070404

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20080331

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20090326

Start annual number: 12

End annual number: 12

PR1001 Payment of annual fee

Payment date: 20100323

Start annual number: 13

End annual number: 13

PR1001 Payment of annual fee

Payment date: 20110318

Start annual number: 14

End annual number: 14

PR1001 Payment of annual fee

Payment date: 20120322

Start annual number: 15

End annual number: 15

FPAY Annual fee payment

Payment date: 20130321

Year of fee payment: 16

PR1001 Payment of annual fee

Payment date: 20130321

Start annual number: 16

End annual number: 16

EXPY Expiration of term
PC1801 Expiration of term

Termination date: 20131214

Termination category: Expiration of duration