JP3669200B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、フラッシュセルと容量素子とを同一チップ内に形成した半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来は、Split Gate 型Flash Cellと、多結晶シリコン膜と多結晶シリコン膜との間に形成される容量素子（キャパシタ）とを同一チップ内に混載した半導体装置はなかった。即ち、Split Gate 型Flash Cellと容量素子とを同一半導体基板上に形成するという概念がなかった。従って、第1の半導体基板上にSplit Gate 型Flash Cellを設け、第２の半導体基板上に容量素子を設けることにより、Split Gate 型Flash Cellと容量素子を別々のチップに設けていた。
【０００３】
一方、従来は、同一のチップ内に異なる容量値を備えた２つの容量素子を形成する場合、２つの容量素子においてそれぞれの容量電極の面積を変えることによって前記２つの容量素子を形成していた。
【０００４】
すなわち、シリコン基板上に第１の絶縁膜を形成し、この第１の絶縁膜上に多結晶シリコン膜を堆積する。次に、この多結晶シリコン膜上にフォトレジスト膜を設け、このフォトレジスト膜をマスクとして前記多結晶シリコン膜をエッチングすることにより、前記第１の絶縁膜上に多結晶シリコン膜からなる第１及び第２の下部電極が形成される。この際、第１及び第２の下部電極それぞれの容量電極となる部分の面積は異なるものとする。
【０００５】
この後、第１及び第２の下部電極に所定のドーズ量で不純物をイオン注入する。これにより、第１及び第２の下部電極はともに同一濃度の不純物が導入される。次に、第１及び第２の下部電極上に第２の絶縁膜（誘電体膜）を形成し、この第２の絶縁膜上に多結晶シリコン膜を堆積する。この後、この多結晶シリコン膜上にフォトレジスト膜を設け、このフォトレジスト膜をマスクとして前記多結晶シリコン膜をエッチングすることにより、第１の下部電極上に第２の絶縁膜を介して前記多結晶シリコン膜からなる第１の上部電極が形成され、第２の下部電極上に第２の絶縁膜を介して前記多結晶シリコン膜からなる第２の上部電極が形成される。このようにして同一のチップ内に異なる容量値を備えた２つの容量素子を有する半導体装置を形成していた。
【０００６】
ところで、上記従来の半導体装置では、形成する容量値に応じて下部電極の面積を変えることにより、異なる容量値を備えた２つの容量素子を同一チップ内に形成している。このため、２つの容量素子のうち少なくとも一方の容量値を変更する場合は、その変更する容量素子の下部電極の面積を変える必要がある。そのためには、下部電極をパターニングする際に用いるフォトマスクを再設計し、再製作しなければならない。従って、容量値を変更するには多大なコストがかかることとなる。
【０００７】
【発明が解決しようとする課題】
上述したように、Split Gate 型Flash Cellと容量値の異なる複数の容量素子を同一チップ内に作り込まないため、チップ数が増加し、その結果、製品コストが大きくなってしまうという問題がある。また、従来の半導体装置において同一チップ内の複数の容量素子のうち少なくとも一つの容量値を変更する場合には、フォトマスクを再設計し、再製作しなければならないため、多大なコストがかかるという問題がある。
【０００８】
本発明は上記のような事情を考慮してなされたものであり、その目的は、フラッシュセルと容量値の異なる複数の容量素子とを同一チップ内に形成でき、しかも容量値の異なる複数の容量素子を容易に形成できる半導体装置及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜をエッチングすることにより、前記絶縁膜上にフローティングゲート及び第１、第２の下部電極を形成する工程と、前記フローティングゲート及び第１、第２の下部電極の上に第１の酸化膜を形成する工程と、前記第１の酸化膜上に窒化膜を堆積する工程と、上記第２の下部電極上の前記窒化膜上にフォトレジスト膜を形成し、このフォトレジスト膜をマスクとして前記窒化膜を異方性エッチングすることにより、前記フローティングゲートの側壁下部に前記窒化膜からなる側壁材を形成すると共に、前記第２の下部電極上の前記第１の酸化膜上に窒化膜を残す工程と、前記窒化膜及び前記第１の酸化膜の上に第２の酸化膜を形成する工程と、前記第２の酸化膜上に導電膜を形成する工程と、前記導電膜をエッチングすることにより、前記フローティングゲート上に前記第２の酸化膜を介してコントロールゲートを形成すると共に、前記第１の下部電極上に前記第２の酸化膜を介して第１の上部電極を形成し、前記第２の下部電極上に前記窒化膜及び前記第２の酸化膜を介して第２の上部電極を形成する工程と、を具備することを特徴とする。
【００１２】
上記半導体装置の製造方法では、同一半導体基板上に、フローティングゲートとコントロールゲートからなるフラッシュセル、第１の下部電極と第１の上部電極と第１、第２の酸化膜からなる第１の容量素子、及び、第２の下部電極と第２の上部電極とＯＮＯ膜からなる第２の容量素子を混載することができる。しかも、フローティングゲートの側壁下部に窒化膜からなる側壁材を形成する際に、第２の下部電極上の第１の酸化膜上に窒化膜を形成するため、第１の容量素子より低容量の第２の容量素子を簡易な製造工程で形成することができる。
【００１３】
また、上記半導体装置の製造方法において、上記第１の多結晶シリコン膜を形成する工程の後に、前記第１の多結晶シリコン膜における上記第１及び第２の下部電極を形成する領域に第１の不純物を導入する工程と、前記第１の多結晶シリコン膜における前記第２の下部電極を形成する領域に第２の不純物を導入する工程と、をさらに含むことが好ましい。これにより、第１の下部電極に導入される不純物濃度を第２の下部電極に導入される不純物濃度と異なるものとすることができ、それにより両容量素子の容量値を調整することができる。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の一実施の形態について説明する。
【００１５】
図１〜図３は、本発明の実施の形態による半導体装置の製造法方を示す断面図である。この半導体装置は、Split Gate 型Flash Cellと容量値の異なる２つの容量素子を同一チップ内に形成したものである。
【００１６】
まず、図１（ａ）に示すように、シリコン基板１の表面を８５０℃前後の温度でウエット酸化することにより、前記シリコン基板１上にゲート酸化膜３を形成する。次に、このゲート酸化膜３上に減圧ＣＶＤ（Chemical Vapor Deposition）法により厚さ１２００〜１５００オングストローム程度の多結晶シリコン膜５を堆積させる。前記多結晶シリコン膜５を１２００オングストローム以上とするのは次のような理由による。後述する選択酸化膜１１の形成は前記多結晶シリコン膜５を酸化することにより行われるために、前記多結晶シリコン膜５の膜厚が１２００オングストロームより薄くなると後述するフローティングゲート１７の膜厚を所望する値に形成できないためである。また、前記多結晶シリコン膜５を１５００オングストローム以下とするのは次の理由による。後述する熱酸化工程によってフローティングゲート１７の側壁部へ形成するシリコン酸化膜２５の付きまわりが悪くなり、シリコン酸化膜２５の膜厚が薄くなる。それ故、コントロールゲートとフローティングゲート間のシリコン酸化膜の耐圧が劣化する。よって前記多結晶シリコン膜５を１５００オングストローム以下にすることが好ましいのである。
【００１７】
次にこの多結晶シリコン膜５上にシリコン窒化膜からなる厚さ８００〜１０００オングストローム程度の酸化防止膜７を堆積する。この後、この酸化防止膜７上にフォトレジスト９を塗布し、このフォトレジスト９を露光、現像する。これにより、フローティングゲート形成予定領域上に開口部を形成する。次に、フォトレジスト膜９をマスクとして開口部から露出した酸化防止膜７をドライエッチングすることにより、前記酸化防止膜７に開口部を形成する。次に、フォトレジスト膜９を除去する。
【００１８】
この後、図１（ｂ）に示すように、酸化防止膜７をマスクとして開口部から露出した多結晶シリコン膜５を選択的に酸化することにより、前記多結晶シリコン膜５に選択酸化膜１１を形成する。
【００１９】
次に、図１（ｃ）に示すように、酸化防止膜７を熱リン酸により除去した後、選択酸化膜１１及び多結晶シリコン膜５の上にフォトレジスト１３を塗布し、このフォトレジスト１３を露光、現像する。これにより、容量値の異なる第１及び第２の容量素子を形成する領域上に開口部を形成する。次に、フォトレジスト膜１３をマスクとして多結晶シリコン膜５に第1のドーズ量（例えばドーズ量５×１０15／ｃｍ2）で不純物をイオン注入する。不純物１０としては例えば燐をイオン注入する。これにより、容量素子を形成する領域の多結晶シリコン膜５に不純物１０が導入される。
【００２０】
次に、図２（ｄ）に示すように、上記フォトレジスト膜１３を除去した後、全面上にフォトレジスト２３を塗布し、このフォトレジスト２３を露光、現像する。これにより、第１及び第２の容量素子を形成する領域上にレジストパターン２３が形成される。この後、このレジストパターン２３及び選択酸化膜１１をマスクとして多結晶シリコン膜５を垂直方向に異方性エッチングする。これにより、選択酸化膜１１の下にフローティングゲート１７が形成され、フォトレジスト膜２３の下に第１及び第２の容量素子それぞれの下部電極１９，２１が形成される。
【００２１】
この後、図２（ｅ）に示すように、上記フォトレジスト膜２３を除去した後、第１及び第２の下部電極１９，２１の表面上及びフローティングゲート１７の側面上に熱酸化により厚さ６０〜８０オングストローム程度のシリコン酸化膜２５を形成する。このとき厚い選択酸化膜１１上には、ほとんど酸化膜は成長しない。
【００２２】
次に、このシリコン酸化膜２５及び選択酸化膜１１を含む全面上に厚さ１５０オングストローム程度のシリコン窒化膜２９をＣＶＤ法により７５０℃〜８５０℃の条件で堆積する。
【００２３】
この後、図３（ｆ）に示すように、このシリコン窒化膜２９上にフォトレジスト３０を塗布し、このフォトレジスト３０を露光、現像する。これにより、第２の下部電極２１上にレジストパターン３０が形成される。次に、このレジストパターン３０をマスクとしてシリコン窒化膜２９を垂直方向に異方性エッチングする。これにより、フローティングゲート１７の側壁のシリコン酸化膜２５の下部に側部絶縁膜２９ａが形成され、第２の下部電極２１上にシリコン酸化膜２５を介してシリコン窒化膜２９ｂが形成される。
【００２４】
次に、図３（ｇ）に示すように、上記フォトレジスト膜３０を除去した後、シリコン窒化膜２９ｂ及び選択酸化膜１１を含む全面上にＣＶＤ法により厚さ１００オングストローム程度のシリコン酸化膜３１を堆積する。
【００２５】
この後、図３（ｈ）に示すように、このシリコン酸化膜３１の上に減圧ＣＶＤ法により多結晶シリコン膜を堆積させ、ＰＯＣｌ3雰囲気により前記多結晶シリコン膜をＮ型化した後に、多結晶シリコン膜をパターニングする。これにより、多結晶シリコン膜を選択酸化膜１１の上からフローティングゲート１７の一側部とシリコン基板１上にかけて残存させる。この残存した多結晶シリコン膜がコントロールゲート３３となる。また、第１の下部電極１９上にシリコン酸化膜２５，３１を介して多結晶シリコン膜を残存させる。この残存した多結晶シリコン膜が第１の上部電極３６となる。また、第２の下部電極２１上にシリコン酸化膜２５，３１及びシリコン窒化膜２９ｂを介して多結晶シリコン膜を残存させる。この残存した多結晶シリコン膜が第２の上部電極３５となる。
【００２６】
この後、コントロールゲート３３とフローティングゲート１７との両側のシリコン基板１に不純物を導入することにより、前記シリコン基板１にソース、ドレイン領域の拡散層（図示せず）を形成する。
【００２７】
上記実施の形態によれば、同一シリコン基板１上にSplit Gate 型Flash Cell及び第１及び第２の容量素子を混載することができ、しかも容量値の異なる第１及び第２の容量素子を容易に形成することができる。
【００２８】
すなわち、第１の容量素子は第１の下部電極１９、誘電体膜としてのシリコン酸化膜２５，３１及び第１の上部電極３６から構成され、第２の容量素子は第２の下部電極２１、誘電体膜としてのＯＮＯ膜（シリコン酸化膜２５、シリコン窒化膜２９ｂ、シリコン酸化膜３１）及び第１の上部電極３６から構成される。第１の容量素子は高容量であり、第２の容量素子は低容量である。このように誘電体膜が２膜の酸化膜となる第１の容量素子と誘電体膜がＯＮＯ膜となる第２の容量素子とを作り分けることができるのは、図３（ｇ）に示す工程で、フローティングゲート１７の側壁下部にシリコン窒化膜２９からなる側部絶縁膜２９ａを形成すると同時に第２の下部電極２１上にシリコン酸化膜２５を介してシリコン窒化膜２９ｂを形成するからである。
【００２９】
尚、本発明は上記実施の形態に限定されず、種々変更して実施することが可能である。例えば、本実施の形態では、コントロールゲート３３、第１及び第２の上部電極を多結晶シリコン膜により形成しているが、コントロールゲート３３、第１及び第２の上部電極をチタンシリサイド、タングステンシリサイド、コバルトシリサイドなどのシリサイドと多結晶シリコンの２層構造からなるポリサイド膜により形成することも可能である。これによりコントロールゲート３３、第１及び第２の上部電極の抵抗値を低くすることができ、高速化を実現することが可能となる。
【００３０】
【発明の効果】
以上説明したように本発明によれば、フラッシュセルと容量素子を同一チップ内に形成でき、しかも容量値の異なる複数の容量素子を容易に形成できる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】図１（ａ）〜（ｃ）は、本発明の実施の形態による半導体装置の製造法方を示す断面図である。
【図２】図２（ｄ）〜（ｆ）は、本発明の実施の形態による半導体装置の製造方法を示すものであり、図１の次の工程を示す断面図である。
【図３】図３（ｇ）〜（ｉ）は、本発明の実施の形態による半導体装置の製造方法を示すものであり、図２の次の工程を示す断面図である。
【符号の説明】
１ シリコン基板 ３ ゲート酸化膜
５ 多結晶シリコン膜 ７ 酸化防止膜
９ フォトレジスト膜 １０ 不純物
１１ 選択酸化膜 １２ 不純物
１３ フォトレジスト膜 １７ フローティングゲート
１９ 第１の下部電極 ２１ 第２の下部電極
２３ フォトレジスト膜 ２５ シリコン酸化膜
２９ シリコン窒化膜 ２９ａ 側部絶縁膜
２９ｂ シリコン窒化膜 ３０ フォトレジスト膜
３１ シリコン酸化膜 ３３ コントロールゲート
３６ 第１の上部電極 ３５ 第２の上部電極
【発明の属する技術分野】
本発明は、フラッシュセルと容量素子とを同一チップ内に形成した半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来は、Split Gate 型Flash Cellと、多結晶シリコン膜と多結晶シリコン膜との間に形成される容量素子（キャパシタ）とを同一チップ内に混載した半導体装置はなかった。即ち、Split Gate 型Flash Cellと容量素子とを同一半導体基板上に形成するという概念がなかった。従って、第1の半導体基板上にSplit Gate 型Flash Cellを設け、第２の半導体基板上に容量素子を設けることにより、Split Gate 型Flash Cellと容量素子を別々のチップに設けていた。
【０００３】
一方、従来は、同一のチップ内に異なる容量値を備えた２つの容量素子を形成する場合、２つの容量素子においてそれぞれの容量電極の面積を変えることによって前記２つの容量素子を形成していた。
【０００４】
すなわち、シリコン基板上に第１の絶縁膜を形成し、この第１の絶縁膜上に多結晶シリコン膜を堆積する。次に、この多結晶シリコン膜上にフォトレジスト膜を設け、このフォトレジスト膜をマスクとして前記多結晶シリコン膜をエッチングすることにより、前記第１の絶縁膜上に多結晶シリコン膜からなる第１及び第２の下部電極が形成される。この際、第１及び第２の下部電極それぞれの容量電極となる部分の面積は異なるものとする。
【０００５】
この後、第１及び第２の下部電極に所定のドーズ量で不純物をイオン注入する。これにより、第１及び第２の下部電極はともに同一濃度の不純物が導入される。次に、第１及び第２の下部電極上に第２の絶縁膜（誘電体膜）を形成し、この第２の絶縁膜上に多結晶シリコン膜を堆積する。この後、この多結晶シリコン膜上にフォトレジスト膜を設け、このフォトレジスト膜をマスクとして前記多結晶シリコン膜をエッチングすることにより、第１の下部電極上に第２の絶縁膜を介して前記多結晶シリコン膜からなる第１の上部電極が形成され、第２の下部電極上に第２の絶縁膜を介して前記多結晶シリコン膜からなる第２の上部電極が形成される。このようにして同一のチップ内に異なる容量値を備えた２つの容量素子を有する半導体装置を形成していた。
【０００６】
ところで、上記従来の半導体装置では、形成する容量値に応じて下部電極の面積を変えることにより、異なる容量値を備えた２つの容量素子を同一チップ内に形成している。このため、２つの容量素子のうち少なくとも一方の容量値を変更する場合は、その変更する容量素子の下部電極の面積を変える必要がある。そのためには、下部電極をパターニングする際に用いるフォトマスクを再設計し、再製作しなければならない。従って、容量値を変更するには多大なコストがかかることとなる。
【０００７】
【発明が解決しようとする課題】
上述したように、Split Gate 型Flash Cellと容量値の異なる複数の容量素子を同一チップ内に作り込まないため、チップ数が増加し、その結果、製品コストが大きくなってしまうという問題がある。また、従来の半導体装置において同一チップ内の複数の容量素子のうち少なくとも一つの容量値を変更する場合には、フォトマスクを再設計し、再製作しなければならないため、多大なコストがかかるという問題がある。
【０００８】
本発明は上記のような事情を考慮してなされたものであり、その目的は、フラッシュセルと容量値の異なる複数の容量素子とを同一チップ内に形成でき、しかも容量値の異なる複数の容量素子を容易に形成できる半導体装置及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜をエッチングすることにより、前記絶縁膜上にフローティングゲート及び第１、第２の下部電極を形成する工程と、前記フローティングゲート及び第１、第２の下部電極の上に第１の酸化膜を形成する工程と、前記第１の酸化膜上に窒化膜を堆積する工程と、上記第２の下部電極上の前記窒化膜上にフォトレジスト膜を形成し、このフォトレジスト膜をマスクとして前記窒化膜を異方性エッチングすることにより、前記フローティングゲートの側壁下部に前記窒化膜からなる側壁材を形成すると共に、前記第２の下部電極上の前記第１の酸化膜上に窒化膜を残す工程と、前記窒化膜及び前記第１の酸化膜の上に第２の酸化膜を形成する工程と、前記第２の酸化膜上に導電膜を形成する工程と、前記導電膜をエッチングすることにより、前記フローティングゲート上に前記第２の酸化膜を介してコントロールゲートを形成すると共に、前記第１の下部電極上に前記第２の酸化膜を介して第１の上部電極を形成し、前記第２の下部電極上に前記窒化膜及び前記第２の酸化膜を介して第２の上部電極を形成する工程と、を具備することを特徴とする。
【００１２】
上記半導体装置の製造方法では、同一半導体基板上に、フローティングゲートとコントロールゲートからなるフラッシュセル、第１の下部電極と第１の上部電極と第１、第２の酸化膜からなる第１の容量素子、及び、第２の下部電極と第２の上部電極とＯＮＯ膜からなる第２の容量素子を混載することができる。しかも、フローティングゲートの側壁下部に窒化膜からなる側壁材を形成する際に、第２の下部電極上の第１の酸化膜上に窒化膜を形成するため、第１の容量素子より低容量の第２の容量素子を簡易な製造工程で形成することができる。
【００１３】
また、上記半導体装置の製造方法において、上記第１の多結晶シリコン膜を形成する工程の後に、前記第１の多結晶シリコン膜における上記第１及び第２の下部電極を形成する領域に第１の不純物を導入する工程と、前記第１の多結晶シリコン膜における前記第２の下部電極を形成する領域に第２の不純物を導入する工程と、をさらに含むことが好ましい。これにより、第１の下部電極に導入される不純物濃度を第２の下部電極に導入される不純物濃度と異なるものとすることができ、それにより両容量素子の容量値を調整することができる。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の一実施の形態について説明する。
【００１５】
図１〜図３は、本発明の実施の形態による半導体装置の製造法方を示す断面図である。この半導体装置は、Split Gate 型Flash Cellと容量値の異なる２つの容量素子を同一チップ内に形成したものである。
【００１６】
まず、図１（ａ）に示すように、シリコン基板１の表面を８５０℃前後の温度でウエット酸化することにより、前記シリコン基板１上にゲート酸化膜３を形成する。次に、このゲート酸化膜３上に減圧ＣＶＤ（Chemical Vapor Deposition）法により厚さ１２００〜１５００オングストローム程度の多結晶シリコン膜５を堆積させる。前記多結晶シリコン膜５を１２００オングストローム以上とするのは次のような理由による。後述する選択酸化膜１１の形成は前記多結晶シリコン膜５を酸化することにより行われるために、前記多結晶シリコン膜５の膜厚が１２００オングストロームより薄くなると後述するフローティングゲート１７の膜厚を所望する値に形成できないためである。また、前記多結晶シリコン膜５を１５００オングストローム以下とするのは次の理由による。後述する熱酸化工程によってフローティングゲート１７の側壁部へ形成するシリコン酸化膜２５の付きまわりが悪くなり、シリコン酸化膜２５の膜厚が薄くなる。それ故、コントロールゲートとフローティングゲート間のシリコン酸化膜の耐圧が劣化する。よって前記多結晶シリコン膜５を１５００オングストローム以下にすることが好ましいのである。
【００１７】
次にこの多結晶シリコン膜５上にシリコン窒化膜からなる厚さ８００〜１０００オングストローム程度の酸化防止膜７を堆積する。この後、この酸化防止膜７上にフォトレジスト９を塗布し、このフォトレジスト９を露光、現像する。これにより、フローティングゲート形成予定領域上に開口部を形成する。次に、フォトレジスト膜９をマスクとして開口部から露出した酸化防止膜７をドライエッチングすることにより、前記酸化防止膜７に開口部を形成する。次に、フォトレジスト膜９を除去する。
【００１８】
この後、図１（ｂ）に示すように、酸化防止膜７をマスクとして開口部から露出した多結晶シリコン膜５を選択的に酸化することにより、前記多結晶シリコン膜５に選択酸化膜１１を形成する。
【００１９】
次に、図１（ｃ）に示すように、酸化防止膜７を熱リン酸により除去した後、選択酸化膜１１及び多結晶シリコン膜５の上にフォトレジスト１３を塗布し、このフォトレジスト１３を露光、現像する。これにより、容量値の異なる第１及び第２の容量素子を形成する領域上に開口部を形成する。次に、フォトレジスト膜１３をマスクとして多結晶シリコン膜５に第1のドーズ量（例えばドーズ量５×１０15／ｃｍ2）で不純物をイオン注入する。不純物１０としては例えば燐をイオン注入する。これにより、容量素子を形成する領域の多結晶シリコン膜５に不純物１０が導入される。
【００２０】
次に、図２（ｄ）に示すように、上記フォトレジスト膜１３を除去した後、全面上にフォトレジスト２３を塗布し、このフォトレジスト２３を露光、現像する。これにより、第１及び第２の容量素子を形成する領域上にレジストパターン２３が形成される。この後、このレジストパターン２３及び選択酸化膜１１をマスクとして多結晶シリコン膜５を垂直方向に異方性エッチングする。これにより、選択酸化膜１１の下にフローティングゲート１７が形成され、フォトレジスト膜２３の下に第１及び第２の容量素子それぞれの下部電極１９，２１が形成される。
【００２１】
この後、図２（ｅ）に示すように、上記フォトレジスト膜２３を除去した後、第１及び第２の下部電極１９，２１の表面上及びフローティングゲート１７の側面上に熱酸化により厚さ６０〜８０オングストローム程度のシリコン酸化膜２５を形成する。このとき厚い選択酸化膜１１上には、ほとんど酸化膜は成長しない。
【００２２】
次に、このシリコン酸化膜２５及び選択酸化膜１１を含む全面上に厚さ１５０オングストローム程度のシリコン窒化膜２９をＣＶＤ法により７５０℃〜８５０℃の条件で堆積する。
【００２３】
この後、図３（ｆ）に示すように、このシリコン窒化膜２９上にフォトレジスト３０を塗布し、このフォトレジスト３０を露光、現像する。これにより、第２の下部電極２１上にレジストパターン３０が形成される。次に、このレジストパターン３０をマスクとしてシリコン窒化膜２９を垂直方向に異方性エッチングする。これにより、フローティングゲート１７の側壁のシリコン酸化膜２５の下部に側部絶縁膜２９ａが形成され、第２の下部電極２１上にシリコン酸化膜２５を介してシリコン窒化膜２９ｂが形成される。
【００２４】
次に、図３（ｇ）に示すように、上記フォトレジスト膜３０を除去した後、シリコン窒化膜２９ｂ及び選択酸化膜１１を含む全面上にＣＶＤ法により厚さ１００オングストローム程度のシリコン酸化膜３１を堆積する。
【００２５】
この後、図３（ｈ）に示すように、このシリコン酸化膜３１の上に減圧ＣＶＤ法により多結晶シリコン膜を堆積させ、ＰＯＣｌ3雰囲気により前記多結晶シリコン膜をＮ型化した後に、多結晶シリコン膜をパターニングする。これにより、多結晶シリコン膜を選択酸化膜１１の上からフローティングゲート１７の一側部とシリコン基板１上にかけて残存させる。この残存した多結晶シリコン膜がコントロールゲート３３となる。また、第１の下部電極１９上にシリコン酸化膜２５，３１を介して多結晶シリコン膜を残存させる。この残存した多結晶シリコン膜が第１の上部電極３６となる。また、第２の下部電極２１上にシリコン酸化膜２５，３１及びシリコン窒化膜２９ｂを介して多結晶シリコン膜を残存させる。この残存した多結晶シリコン膜が第２の上部電極３５となる。
【００２６】
この後、コントロールゲート３３とフローティングゲート１７との両側のシリコン基板１に不純物を導入することにより、前記シリコン基板１にソース、ドレイン領域の拡散層（図示せず）を形成する。
【００２７】
上記実施の形態によれば、同一シリコン基板１上にSplit Gate 型Flash Cell及び第１及び第２の容量素子を混載することができ、しかも容量値の異なる第１及び第２の容量素子を容易に形成することができる。
【００２８】
すなわち、第１の容量素子は第１の下部電極１９、誘電体膜としてのシリコン酸化膜２５，３１及び第１の上部電極３６から構成され、第２の容量素子は第２の下部電極２１、誘電体膜としてのＯＮＯ膜（シリコン酸化膜２５、シリコン窒化膜２９ｂ、シリコン酸化膜３１）及び第１の上部電極３６から構成される。第１の容量素子は高容量であり、第２の容量素子は低容量である。このように誘電体膜が２膜の酸化膜となる第１の容量素子と誘電体膜がＯＮＯ膜となる第２の容量素子とを作り分けることができるのは、図３（ｇ）に示す工程で、フローティングゲート１７の側壁下部にシリコン窒化膜２９からなる側部絶縁膜２９ａを形成すると同時に第２の下部電極２１上にシリコン酸化膜２５を介してシリコン窒化膜２９ｂを形成するからである。
【００２９】
尚、本発明は上記実施の形態に限定されず、種々変更して実施することが可能である。例えば、本実施の形態では、コントロールゲート３３、第１及び第２の上部電極を多結晶シリコン膜により形成しているが、コントロールゲート３３、第１及び第２の上部電極をチタンシリサイド、タングステンシリサイド、コバルトシリサイドなどのシリサイドと多結晶シリコンの２層構造からなるポリサイド膜により形成することも可能である。これによりコントロールゲート３３、第１及び第２の上部電極の抵抗値を低くすることができ、高速化を実現することが可能となる。
【００３０】
【発明の効果】
以上説明したように本発明によれば、フラッシュセルと容量素子を同一チップ内に形成でき、しかも容量値の異なる複数の容量素子を容易に形成できる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】図１（ａ）〜（ｃ）は、本発明の実施の形態による半導体装置の製造法方を示す断面図である。
【図２】図２（ｄ）〜（ｆ）は、本発明の実施の形態による半導体装置の製造方法を示すものであり、図１の次の工程を示す断面図である。
【図３】図３（ｇ）〜（ｉ）は、本発明の実施の形態による半導体装置の製造方法を示すものであり、図２の次の工程を示す断面図である。
【符号の説明】
１ シリコン基板 ３ ゲート酸化膜
５ 多結晶シリコン膜 ７ 酸化防止膜
９ フォトレジスト膜 １０ 不純物
１１ 選択酸化膜 １２ 不純物
１３ フォトレジスト膜 １７ フローティングゲート
１９ 第１の下部電極 ２１ 第２の下部電極
２３ フォトレジスト膜 ２５ シリコン酸化膜
２９ シリコン窒化膜 ２９ａ 側部絶縁膜
２９ｂ シリコン窒化膜 ３０ フォトレジスト膜
３１ シリコン酸化膜 ３３ コントロールゲート
３６ 第１の上部電極 ３５ 第２の上部電極
Claims (2)
- 半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜をエッチングすることにより、前記絶縁膜上にフローティングゲート及び第１、第２の下部電極を形成する工程と、
前記フローティングゲート及び第１、第２の下部電極の上に第１の酸化膜を形成する工程と、
前記第１の酸化膜上に窒化膜を堆積する工程と、
上記第２の下部電極上の前記窒化膜上にフォトレジスト膜を形成し、このフォトレジスト膜をマスクとして前記窒化膜を異方性エッチングすることにより、前記フローティングゲートの側壁下部に前記窒化膜からなる側壁材を形成すると共に、前記第２の下部電極上の前記第１の酸化膜上に窒化膜を残す工程と、
前記窒化膜及び前記第１の酸化膜の上に第２の酸化膜を形成する工程と、
前記第２の酸化膜上に導電膜を形成する工程と、
前記導電膜をエッチングすることにより、前記フローティングゲート上に前記第２の酸化膜を介してコントロールゲートを形成すると共に、前記第１の下部電極上に前記第２の酸化膜を介して第１の上部電極を形成し、前記第２の下部電極上に前記窒化膜及び前記第２の酸化膜を介して第２の上部電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。 - 上記多結晶シリコン膜を形成する工程の後に、前記多結晶シリコン膜における上記第１及び第２の下部電極を形成する領域に第１の不純物を導入する工程と、前記多結晶シリコン膜における前記第２の下部電極を形成する領域に第２の不純物を導入する工程と、をさらに含むことを特徴とする請求項１記載の半導体装置の製造方法。
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