JPH09186297A

JPH09186297A - 半導体装置及びその製造方法

Info

Publication number: JPH09186297A
Application number: JP7341960A
Authority: JP
Inventors: Mitsuya Kinoshita; 充矢木下; Masahiro Shimizu; 雅裕清水
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-12-27
Filing date: 1995-12-27
Publication date: 1997-07-15

Abstract

(57)【要約】【課題】工程を数を増すことなしに、表面に凹凸を有
するキャパシタの下部電極を備えた半導体装置及びその
製造方法を得る。【解決手段】半導体基板１に形成されたソース／ドレ
イン領域の一方の領域５ａに接続し、絶縁膜４及びバリ
ア層６上に延在する下部電極７の底面部７ａ、及び、こ
の底面部７ａの側面に電気的に接続し、半導体基板１に
垂直に衝立するとともに、その表面には複数のピンホー
ル８が開口している下部電極７の筒状導電部７ｂ、並び
に、下部電極７の表面上に形成された誘電体層９、及
び、その誘電体層９の表面に形成された上部電極１０を
有するキャパシタ１１を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体装置及びそ
の製造方法に係わり、特に、下部電極の表面に凹凸を有
する大容量化に適したキャパシタの構造及びその製造方
法に関するものである。

【０００２】

【従来の技術】近年、ＤＲＡＭ（ＤｙｎａｍｉｃＲａ
ｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）等の半導体装
置の微細化に伴い、最小記憶単位に相当するメモリセル
が有するキャパシタの平面占有面積の減少が余儀なくさ
れている。一般に、キャパシタは下部電極、上部電極及
びそれらに挟まれた誘電体層を備えているが、この下部
電極の表面に凹凸を設けることにより、所望の静電容量
を確保することが検討されてきている。

【０００３】上記のような、下部電極の表面に凹凸を設
けることにより静電容量を増大する半導体装置の製造方
法、例えば特開平７−２６３３７０号公報に示された方
法について図２１ないし図２４に従って説明する。

【０００４】まず、図２１に示すように、半導体素子１
の表面に分離酸化膜２を形成する。この半導体基板１上
にトランスファーゲート３を形成し、このトランスファ
ーゲート３の周囲に絶縁膜４を形成する。この絶縁膜４
の表面に筒状導電部形成用の支持部材の除去時にエッチ
ングストッパとなるシリコン窒化膜等からなるバリア層
６を成膜し所望の位置にパターニングする。その後、下
部電極の底面部７ａとなるポリシリコン層からなる導電
層、及び、その上層に筒状導電部形成用の支持部材とな
る絶縁膜を成膜し、通常の写真製版技術を用いこれらを
パターニングする。更にこの上層にこの支持部材の表面
にポリシリコン層を形成し、異方性エッチングすること
により、この支持部材の側壁に位置するポリシリコン層
からなる筒状導電部７ｂの骨格を形成する。その後、こ
の支持部材をバリア層６をエッチングストッパーとして
用いることにより除去し、キャパシタの下部電極の骨格
１００を形成する。

【０００５】次に、図２２に示すように、減圧ＣＶＤ法
により、５６０〜６００°Ｃの温度、１０〜５０Ｐａの
シラン（ＳｉＨ₄ ）分圧の条件下において、下部電極の
骨格１００の表面にシリコン層１０１を形成する。この
条件下においては、シリコン膜１０１の状態が多結晶と
アモルファスの遷移領域にあるため、表面に約１００ｎ
ｍの凹凸を１平方ミクロン当たり３０〜１００個程度形
成される。

【０００６】その後、図２３に示すように、リン又はヒ
素等のイオン注入を用いて、又は、あらかじめ不純物を
ドーピングしておいた下部電極の骨格１００より熱拡散
等を用いて、イオンをシリコン層１０１に導入し下部電
極７を形成する。

【０００７】次に、図２４に示すように、上記下部電極
７の表面上にシリコン窒化膜を堆積しその表面を熱酸化
することによりシリコン酸化膜を形成し、このシリコン
窒化膜とシリコン酸化膜の多層膜からなる誘電体層９を
形成し、さらに、この誘電体層９の表面上にポリシリコ
ン層からなる上部電極１０を形成することにより、キャ
パシタ１１を形成する。

【０００８】上記ように製造された半導体装置において
は、減圧ＣＶＤ法により、５６０〜６００°Ｃの温度、
１０〜５０Ｐａのシラン（ＳｉＨ₄ ）分圧の条件下にお
いて、キャパシタ１１の下部電極７の表面に凹凸を設け
たので静電容量を増大することができる。

【０００９】又、本発明の属する技術分野における従来
技術としては、例えば特開平５−１２９５４８号公報に
示された半導体装置がある。この公報に示される半導体
装置においては、その形成工程において、定在波効果に
よる有機膜からなる支持部材の側壁の波型パターンを利
用して、波型の導電膜の衝立を残すことにより下部電極
の筒状導電部を形成しているので、静電容量を増大する
ことができる。

【００１０】

【発明が解決しようとする課題】しかるに、このように
構成された半導体装置においては、その製造時に、凹凸
を有するキャパシタ１１の下部電極の骨格１００の表面
に形成されたシリコン層１０１に、別工程において、リ
ン又はヒ素等のイオン注入を用いて、又は、あらかじめ
不純物をドーピングしておいた下部電極の骨格１００よ
り熱拡散を用いて、イオンをこのシリコン層１０１に導
入しなければならず、工程数が増すという問題があっ
た。又、筒状導電部に形成される波型の溝が半導体基板
に対し平行となっているので、支持部材であるレジスト
の除去が困難であるという問題もあった。

【００１１】この発明は上記した点に鑑みてなされたも
のであり、第１の目的は、工程の数を増すことなしに、
表面に凹凸を有するキャパシタの下部電極を備えた半導
体装置及びその製造方法を得ることである。又、第２の
目的は、下部電極を形成するための支持部材の不用部分
の除去を容易に行うことができる半導体装置及びその製
造方法を得ることである。

【００１２】

【課題を解決するための手段】この発明に係る半導体装
置は、半導体基板上に形成され、表面に開口する複数の
ピンホールを有する下部電極と、この下部電極の表面上
に形成された誘電体層と、この誘電体層の表面上に形成
された上部電極とを有するキャパシタを設けたものであ
る。

【００１３】また、半導体基板上に形成され、側面に上
記半導体基板に垂直な方向に形成された溝を有する下部
電極と、この下部電極の表面上に形成された誘電体層
と、この誘電体層の表面上に形成された上部電極とを有
するキャパシタを設けたものである。

【００１４】この発明に係る半導体装置の製造方法は、
不純物ガスを導入し、かつ、一様にアモルファス構造と
なる温度よりは高く一様に多結晶構造となる温度よりは
低い温度に制御する化学気相成長法により、半導体基板
上にシリコン層を形成する工程と、上記シリコン層の表
面に複数のピンホールを形成する工程と、上記シリコン
層により下部電極を形成する工程と、上記下部電極の表
面上に誘電体層を形成する工程と、上記誘電体層の表面
上に上部電極を形成するする工程とを具備するものであ
る。

【００１５】また、半導体基板上にパターニングによ
り、側面の主要部が絶縁性を示し、上記半導体基板に垂
直な方向に形成された溝を有する支持部材を形成する工
程と、上記支持部材の上面及びその側面に導電層を形成
する工程と、エッチングにより上記支持部材の上面の導
電層を除去して、上記支持部材の有する溝に対応した形
状に筒状導電部を形成する工程と、上記筒状導電部を有
する下部電極を形成する工程と、上記下部電極の表面上
に誘電体層を形成する工程と、上記誘電体層の表面上に
上部電極を形成するする工程とを具備するものである。

【００１６】

【発明の実施の形態】

実施の形態１．以下に、この発明の実施の形態１につい
て図１ないし図９に基づいて説明する。図１はこの発明
の実施の形態１を示す要部断面図であり、図１におい
て、１はシリコン基板からなる半導体基板、２はこの半
導体基板１の表面に形成された、素子間を電気的に分離
するための分離絶縁膜、３ａは半導体基板１上にゲート
絶縁膜４ａを介し形成されたトランスファーゲートであ
りゲート電極としての役割を有し、３ｂは同じく分離絶
縁膜２上に形成されたトランスファーゲートである。

【００１７】４は上記半導体基板１上に形成されたシリ
コン酸化膜からなる絶縁膜であり、５ａ、５ｂはゲート
電極３ａの下及びその近傍に位置するソース／ドレイン
領域である。６は例えばシリコン窒化膜からなるバリア
層であり、７ａは上記ソース／ドレイン領域の一方の領
域５ａに接続し絶縁膜４及びバリア層６上に延在する下
部電極７の底面部であり、７ｂはこの底面部７ａの側面
に電気的に接続し、半導体基板１に垂直に衝立する下部
電極７の筒状導電部であり、その表面には複数のピンホ
ール８が開口している。ここで、７は底面部７ａ及び筒
状導電部７ｂを有するキャパシタ１１の下部電極であ
る。

【００１８】９は下部電極７の表面上に形成された、例
えばシリコン窒化膜とシリコン酸化膜の多層膜等からな
る誘電体層であり、１０はその誘電体層９の表面に形成
された、例えばポリシリコン層等からなる上部電極であ
り、１１はこれら下部電極７、誘電体層９及び上部電極
１０を有するキャパシタである。

【００１９】つぎに、このように構成された半導体装置
の製造方法について図２ないし図５を用いて説明する。
図２ないし図５は本実施の形態１を示す半導体装置を工
程順に示したものである。

【００２０】まず、図２に示すように、半導体素子１の
表面に分離酸化膜２を形成し、この半導体基板１上にゲ
ート絶縁膜４ａを介しゲート電極としての役割を有する
トランスファーゲート３ａを形成し、同時に、分離絶縁
膜２上にトランスファーゲート３ｂを形成し、これらト
ランスファーゲート３ａ、３ｂのサイドウォール及び上
敷酸化膜の役割を有する絶縁膜４を形成し、ゲート電極
３ａの下及びその近傍に位置するソース／ドレイン領域
５ａ、５ｂを形成し、上記絶縁膜４の表面に絶縁膜１２
の除去時にエッチングストッパとなるシリコン窒化膜等
からなるバリア層６を成膜し所望の位置にパターニング
する。上記ソース／ドレイン領域の一方の領域５ａに接
続し、この絶縁膜４及びバリア層６上に延在する下部電
極の底面部７ａとなる例えばポリシリコン膜からなる導
電層７ｃを形成し、この導電層７ｃの上層に、例えば５
０００Å程度のシリコン酸化膜からなる絶縁膜１２を形
成し、必要であればその上層に反射防止膜１３を成膜
し、その上層にレジスト１４を塗布し、通常の写真製版
技術によりそれをパターニングする。

【００２１】次に図３に示すように、上記パターニング
されたレジスト１４をマスクとして絶縁膜１２をパター
ニングすることにより絶縁膜マスク１２ａを形成し、こ
の絶縁膜マスク１２ａを用いて導電層７ｃをパターニン
グし下部電極７の底面部７ａを形成する。ここで、上記
パターニングされた絶縁膜マスク１２ａと底面部７ａは
筒状導電部７ｂを形成するための支持部材１５となる。

【００２２】次に図４に示すように、上記支持部材１５
の表面上及びバリア層６の表面上に筒状導電部７ｂとな
るシリコン層７ｄを不純物ガスを導入しながら一様にア
モルファス構造となる温度よりは高く一様に多結晶構造
となる温度よりは低い温度に制御した条件下において化
学気相成長法により形成する。

【００２３】具体的には、例えば、５５０〜５６０°Ｃ
の温度、０．５〜２．５Ｔｏｒｒの圧力、ＳｉＨ₄ ／Ｐ
Ｈ₃ ＝３００〜１５００／１０〜１００のガス流量比、
３〜７×１０²⁰ａｔｍ／ｃｍ³ のリン濃度の条件で成膜
を行う。このようにして形成されたシリコン層は部分的
に結晶化しているため、その結晶化している部分８ａが
その他の部分に比べエッチングレートが大きくなってい
る。

【００２４】次に、図５に示すように、部分的に結晶化
したシリコン層７ｄを異方性エッチングすることにより
筒状導電部７ｂを形成する。この時、筒状導電部７ｂの
表面にはエッチングレートの大きい部分である結晶化し
た部分８ａが除去されることにより、複数のピンホール
８が形成されている。

【００２５】その後、絶縁膜マスク１２ａをエッチング
により除去し、下部電極７を形成する。この時、バリア
層６がエッチングストッパとしてはたらき、絶縁膜４の
オーバーエッチを防止する。このようにして形成された
下部電極７の表面に、例えば、ＣＶＤ法によりシリコン
窒化膜を堆積し、そのシリコン窒化膜の表面を熱酸化す
ることによりシリコン酸化膜を形成して、上記シリコン
窒化膜とシリコン酸化膜の多層膜からなる誘電体層９を
形成する。更に、その誘電体層９の表面に、例えばポリ
シリコン層からなる上部電極１０を形成することによ
り、キャパシタ１１を形成する。

【００２６】このように構成された半導体装置において
は、筒状導電部７ｂとなるシリコン層７ｄの成膜時に不
純物を含むガスを用い、かつ、その成膜温度を一様にア
モルファス構造となる温度よりは高く一様に多結晶構造
となる温度よりは低く制御した化学気相成長法を用いて
いるので、不純物の導入工程等の工程数が増すことなし
に、表面に凹凸を有するキャパシタ１１の下部電極７を
得ることが可能となる。

【００２７】実施の形態２．以下に、この発明の実施の
形態２について図６ないし図８に基づいて説明する。図
６はこの発明の実施の形態２を示す要部断面図であり、
図６において、１はシリコン基板からなる半導体基板、
２はこの半導体基板１の表面に形成された、素子間を電
気的に分離するための分離絶縁膜、３ａは半導体基板１
上にゲート絶縁膜４ａを介し形成されたトランスファー
ゲートでありゲート電極としての役割を有し、３ｂは同
じく分離絶縁膜２上に形成されたトランスファーゲート
である。

【００２８】４は上記半導体基板１上に形成されたシリ
コン酸化膜からなる絶縁膜であり、５ａ、５ｂはゲート
電極３ａの下及びその近傍に位置するソース／ドレイン
領域である。７ｅは上記ソース／ドレイン領域の一方の
領域５ａに接続し絶縁膜４上に延在する下部電極であ
り、その表面には複数のピンホール８が開口している。

【００２９】９は下部電極７ｅの表面上に形成された、
例えばシリコン窒化膜とシリコン酸化膜の多層膜等から
なる誘電体層であり、１０はその誘電体層９の表面に形
成された、例えばポリシリコン層等からなる上部電極で
あり、１１ａはこれら下部電極７ｅ、誘電体層９及び上
部電極１０を有するキャパシタである。

【００３０】つぎに、このように構成された半導体装置
の製造方法について図７及び図８を用いて説明する。図
７及び図８は本実施の形態２を示す半導体装置を工程順
に示したものである。

【００３１】まず、図７に示すように、半導体素子１の
表面に分離酸化膜２を形成し、この半導体基板１上にゲ
ート絶縁膜４ａを介しゲート電極としての役割を有する
トランスファーゲート３ａを形成し、同時に、分離絶縁
膜２上にトランスファーゲート３ｂを形成し、これらト
ランスファーゲート３ａ、３ｂのサイドウォール及び上
敷酸化膜の役割を有する絶縁膜４を形成し、ゲート電極
３ａの下及びその近傍に位置するソース／ドレイン領域
５ａ、５ｂを形成し、このソース／ドレイン領域の一方
の領域５ａに接続し、上記絶縁膜４上に延在する位置
に、下部電極７ｅとなるシリコン層７ｆを、不純物ガス
を導入しながら一様にアモルファス構造となる温度より
は高く一様に多結晶構造となる温度よりは低い温度に制
御した条件下において化学気相成長法により形成する。

【００３２】具体的には、例えば、５５０〜５６０°Ｃ
の温度、０．５〜２．５Ｔｏｒｒの圧力、ＳｉＨ₄ ／Ｐ
Ｈ₃ ＝３００〜１５００／１０〜１００のガス流量比、
３〜７×１０²⁰ａｔｍ／ｃｍ³ のリン濃度の条件で成膜
を行う。ここで、このようにして形成されたシリコン層
は部分的に結晶化しているため、その結晶化している部
分８ａがその他の部分に比べエッチングレートが大きく
なっている。そして、このように形成された導電層７ｆ
の上層に必要であれば反射防止膜１３を成膜し、その上
層にレジスト１４を塗布し、通常の写真製版技術により
それをパターニングする。

【００３３】次に、図８に示すように、上記パターニン
グされたレジスト１４をマスクとして導電層７ｆをエッ
チングし下部電極７ｅを形成する。この時、筒状導電部
７ｂの表面にはエッチングレートの大きい部分である結
晶化した部分８ａが除去されることにより、複数のピン
ホール８が形成されている。

【００３４】このようにして形成された下部電極７ｅの
表面に、例えば、ＣＶＤ法によりシリコン窒化膜を堆積
し、そのシリコン窒化膜の表面を熱酸化することにより
シリコン酸化膜を形成して、上記シリコン窒化膜とシリ
コン酸化膜の多層膜からなる誘電体層９を形成する。更
に、その誘電体層９の表面に、例えばポリシリコン層か
らなる上部電極１０を形成することにより、キャパシタ
１１ａを形成する。

【００３５】このように構成された半導体装置において
は、下部電極７ｅとなるシリコン層７ｆの成膜時に不純
物を含むガスを用い、かつ、その成膜温度を一様にアモ
ルファス構造となる温度よりは高く一様に多結晶構造と
なる温度よりは低く制御した化学気相成長法を用いてい
るので、不純物の導入工程等の工程数が増すことなし
に、表面に凹凸を有するキャパシタ１１ａの下部電極７
ｅを得ることが可能となる。

【００３６】実施の形態３．以下に、この発明の実施の
形態３について図９ないし図１５に基づいて説明する。
図９はこの発明の実施の形態３を示す要部断面図であ
り、図９において、１はシリコン基板からなる半導体基
板、２はこの半導体基板１の表面に形成された、素子間
を電気的に分離するための分離絶縁膜、３ａは半導体基
板１上にゲート絶縁膜４ａを介し形成されたトランスフ
ァーゲートでありゲート電極としての役割を有し、３ｂ
は同じく分離絶縁膜２上に形成されたトランスファーゲ
ートである。

【００３７】４は上記半導体基板１上に形成されたシリ
コン酸化膜からなる絶縁膜であり、５ａ、５ｂはゲート
電極３ａの下及びその近傍に位置するソース／ドレイン
領域である。６は例えばシリコン窒化膜からなるバリア
層であり、７ａは上記ソース／ドレイン領域の一方の領
域５ａに接続し絶縁膜４及びバリア層６上に延在する下
部電極７の底面部であり、７ｇはこの底面部７ａの側面
に電気的に接続し、半導体基板１に垂直に衝立する下部
電極７の筒状導電部である。ここで、図１０は、筒状導
電部７ｇの鳥瞰図であるが、筒状導電部７ｇは図に示す
ように、半導体基板１に垂直な方向に形成された溝１６
を有するように形成されている。

【００３８】９は下部電極７の表面上に形成された、例
えばシリコン窒化膜とシリコン酸化膜の多層膜等からな
る誘電体層であり、１０はその誘電体層９の表面に形成
された、例えばポリシリコン層等からなる上部電極であ
り、１１ｂはこれら下部電極７、誘電体層９及び上部電
極１０を有するキャパシタである。つぎに、このように
構成された半導体装置の製造方法について図１１ないし
図１５を用いて説明する。図１１ないし図１５は本実施
の形態３を示す半導体装置を工程順に示したものであ
る。

【００３９】まず、図１１に示すように、半導体素子１
の表面に分離酸化膜２を形成し、この半導体基板１上に
ゲート絶縁膜４ａを介しゲート電極としての役割を有す
るトランスファーゲート３ａを形成し、同時に、分離絶
縁膜２上にトランスファーゲート３ｂを形成し、これら
トランスファーゲート３ａ、３ｂのサイドウォール及び
上敷酸化膜の役割を有する絶縁膜４を形成し、ゲート電
極３ａの下及びその近傍に位置するソース／ドレイン領
域５ａ、５ｂを形成し、上記絶縁膜４の表面に絶縁膜１
２の除去時にエッチングストッパとなるシリコン窒化膜
等からなるバリア層６を成膜し所望の位置にパターニン
グする。上記ソース／ドレイン領域の一方の領域５ａに
接続し、この絶縁膜４及びバリア層６上に延在する下部
電極の底面部７ａとなる例えばポリシリコン膜からなる
導電層７ｃを形成し、この導電層７ｃの上層に、例えば
５０００Å程度のシリコン酸化膜からなる絶縁膜１２を
形成し、必要であればその上層に反射防止膜１３を成膜
し、その上層にレジストを塗布し、適当な露光フォーカ
ス、レジスト材料等を用いた写真製版技術により図に示
すような裾引き形状の部分１７を有するレジスト１４ａ
を形成する。

【００４０】次に図１２に示すように、上記裾引き形状
の部分を有するレジスト１４ａをマスクとして絶縁膜１
２をパターニングすることにより絶縁膜マスク１２ａを
形成し、この絶縁膜マスク１２ａを用いて導電層７ｃを
パターニングし下部電極７の底面部７ａを形成する。こ
こで、このように形成された絶縁膜マスク１２ａ及び底
面部７ａは、レジスト１４ａが裾引き形状であるため、
エッチング耐性が不安定となり、そのため、図１３に示
すように半導体基板１に垂直な方向に溝１８を有するよ
うに形成される。また、ここで、上記パターニングされ
た絶縁膜マスク１２ａと底面部７ａは筒状導電部７ｂを
形成するための支持部材１５となる。

【００４１】次に図１４に示すように、上記支持部材１
５の表面上及びバリア層６の表面上に筒状導電部７ｇと
なる例えばポリシリコン層からなる導電層７ｈを形成す
る。次に、図１５に示すように、導電層７ｈを異方性エ
ッチングすることにより筒状導電部７ｇを形成する。こ
の時、筒状導電部７ｇは、上記支持部材１５の側面に形
成された半導体基板１に垂直な方向の溝１８に対応した
形状に形成されており、半導体基板１に垂直な方向の溝
１６を有することとなる。

【００４２】その後、絶縁膜マスク１２ａをエッチング
により除去し、下部電極７を形成する。この絶縁膜マス
ク１２ａの除去において、筒状導電部７ｇ及び絶縁膜マ
スク１２ａは共に半導体基板１に垂直な方向に溝１６、
１８を有するので、エッチングをする際に残渣が残る可
能性が少なくなり、そのため、除去が容易となる。ま
た、この時、バリア層６がエッチングストッパとしては
たらき、絶縁膜４のオーバーエッチを防止する。

【００４３】このようにして形成された下部電極７の表
面に、例えば、ＣＶＤ法によりシリコン窒化膜を堆積
し、そのシリコン窒化膜の表面を熱酸化することにより
シリコン酸化膜を形成して、上記シリコン窒化膜とシリ
コン酸化膜の多層膜からなる誘電体層９を形成する。更
に、その誘電体層９の表面に、例えばポリシリコン層か
らなる上部電極１０を形成することにより、キャパシタ
１１ｂを形成する。

【００４４】このように構成された半導体装置において
は、裾引き形状のレジスト１４ａをマスクとして用いる
ことにより、支持部材１５の側面の半導体基板に垂直な
方向の溝１８に対応した溝１６を有するように筒状導電
部７ｇを形成したので、この支持部材１５の一部である
絶縁膜マスク１２ａの除去を容易に行うことが可能とな
る。

【００４５】実施の形態４．以下に、この発明の実施の
形態４について図１６等に基づいて説明する。図１６は
この発明の実施の形態４を示す半導体装置の製造工程を
示すものである。本実施の形態４においては、支持部材
１５のパターニングの方法について相違するだけであ
り、その他の点については上記した実施の形態３と同様
である。

【００４６】実施の形態３では、裾引き形状のレジスト
１４ａを形成することにより、絶縁膜１２及び導電層７
ｃをパターニングし、半導体基板１に垂直な方向に溝を
有する支持部材１５を形成しているが、本実施の形態４
においては、図１６に示すように、通常の写真製版技術
により得られたレジスト１４をマスクとして、Ｏ₂ ガス
の流量比を通常より増加した条件下においてシリコン酸
化膜からなる絶縁膜１２をパターニングすることによ
り、絶縁膜１２の対レジスト選択比が低下し、絶縁膜１
２の側面の形状がレジスト１４の輪郭から不均一に後退
するので、図１３に示されるものと同様に、絶縁膜マス
ク１２ａがその側面に半導体基板１に垂直な方向に溝を
有する形状に形成され、さらに、これをマスクとして導
電体７ｃをパターニングすることで、結果的に、半導体
基板１に垂直な方向に溝を有する支持部材１５が形成さ
れる。

【００４７】ここで、具体的には、一般的に用いられる
ガス流量比、例えば、ＣＨＦ₃ ／Ａｒ／Ｏ₂ ＝２０〜４
０／３０〜５０／１〜４に対し、本実施の形態４におい
ては、ガス流量比をＣＨＦ₃ ／Ａｒ／Ｏ₂ ＝３０〜５０
／１０〜３０／８〜１５としてパターニングしている。
上記支持部材１５の形成後、図１４にて示すもの以降の
工程は実施の形態３と同様である。

【００４８】このように製造された半導体装置において
は、パターニング時に用いる全ガスに対するＯ２ガスの
流量比を通常より増加してパターニングを行うことによ
り、支持部材１５の側面の半導体基板１に垂直な方向の
溝１８に対応した溝１６を有するように筒状導電部７ｇ
を形成したので、実施の形態３と同様の効果を有する。

【００４９】実施の形態５．本実施の形態５において
は、支持部材１５のパターニングの方法について相違す
るだけであり、その他の点については上記した実施の形
態３と同様である。実施の形態３では、裾引き形状のレ
ジスト１４ａを形成することにより、絶縁膜１２及び導
電層７ｃをパターニングし、半導体基板１に垂直な方向
に溝を有する支持部材１５を形成しているが、本実施の
形態５においては、図１６に示すように、通常の写真製
版技術により得られたレジスト１４をマスクとして、オ
ーバーエッチ量を５０％以上とする条件下においてシリ
コン酸化膜からなる絶縁膜１２をパターニングすること
により、絶縁膜１２の対レジスト選択比が低下し、絶縁
膜１２の側面の形状がレジスト１４の輪郭から不均一に
後退するので、図１３に示されるものと同様に、絶縁膜
マスク１２ａがその側面に半導体基板１に垂直な方向に
溝を有する形状に形成され、さらに、これをマスクとし
て導電体７ｃをパターニングすることで、結果的に、半
導体基板１に垂直な方向に溝を有する支持部材１５が形
成される。

【００５０】ここで、オーバーエッチ量５０％とは、シ
リコン酸化膜からなる絶縁膜１２のエッチング工程にお
いて、その絶縁膜１２の通常のエッチングに要する時間
（Ｔとする）に対し、実際にエッチングする時間をＴの
１．５倍とすることを意味する。上記支持部材１５の形
成後、図１４にて示すもの以降の工程は実施の形態３と
同様である。

【００５１】このように製造された半導体装置において
は、オーバーエッチ量を５０％以上としてパターニング
を行うことにより、支持部材１５の側面の半導体基板１
に垂直な方向の溝１８に対応した溝１６を有するように
筒状導電部７ｇを形成したので、実施の形態３と同様の
効果を有する。

【００５２】実施の形態６．以下に、この発明の実施の
形態６について図１７ないし図２０に基づいて説明す
る。図１７はこの発明の実施の形態６を示す要部断面図
であり、図１７において、１はシリコン基板からなる半
導体基板、２はこの半導体基板１の表面に形成された、
素子間を電気的に分離するための分離絶縁膜、３ａは半
導体基板１上にゲート絶縁膜４ａを介し形成されたトラ
ンスファーゲートでありゲート電極としての役割を有
し、３ｂは同じく分離絶縁膜２上に形成されたトランス
ファーゲートである。

【００５３】４は上記半導体基板１上に形成されたシリ
コン酸化膜からなる絶縁膜であり、５ａ、５ｂはゲート
電極３ａの下及びその近傍に位置するソース／ドレイン
領域である。７ｉは上記ソース／ドレイン領域の一方の
領域５ａに接続し絶縁膜４上に延在する下部電極であ
る。ここで、図１８は、下部電極７ｉの鳥瞰図である
が、下部電極７ｉは図に示すように、半導体基板１に垂
直な方向に形成された溝１９を有するように形成されて
いる。

【００５４】９は下部電極７ｅの表面上に形成された、
例えばシリコン窒化膜とシリコン酸化膜の多層膜等から
なる誘電体層であり、１０はその誘電体層９の表面に形
成された、例えばポリシリコン層等からなる上部電極で
あり、１１ｃはこれら下部電極７ｅ、誘電体層９及び上
部電極１０を有するキャパシタである。

【００５５】つぎに、このように構成された半導体装置
の製造方法について図１９及び図２０を用いて説明す
る。図１９及び図２０は本実施の形態６を示す半導体装
置を工程順に示したものである。

【００５６】まず、図１９に示すように、半導体素子１
の表面に分離酸化膜２を形成し、この半導体基板１上に
ゲート絶縁膜４ａを介しゲート電極としての役割を有す
るトランスファーゲート３ａを形成し、同時に、分離絶
縁膜２上にトランスファーゲート３ｂを形成し、これら
トランスファーゲート３ａ、３ｂのサイドウォール及び
上敷酸化膜の役割を有する絶縁膜４を形成し、ゲート電
極３ａの下及びその近傍に位置するソース／ドレイン領
域５ａ、５ｂを形成し、このソース／ドレイン領域の一
方の領域５ａに接続し、上記絶縁膜４上に延在する位置
に、下部電極７ｉとなる導電層７ｊを形成し、このよう
に形成された導電層７ｊの上層に必要であれば反射防止
膜１３を成膜し、その上層にレジストを塗布し、通常の
写真製版技術によりパターニングし、裾引き形状のレジ
スト１４ａを形成する。

【００５７】次に、図２０に示すように、上記パターニ
ングされたレジスト１４ａをマスクとして導電層７ｊを
エッチングし下部電極７ｉを形成する。この時、下部電
極７ｉは図１８に示すように、半導体基板１に垂直な方
向に形成された溝１９を有するように形成されている。

【００５８】このようにして形成された下部電極７ｉの
表面に、例えば、ＣＶＤ法によりシリコン窒化膜を堆積
し、そのシリコン窒化膜の表面を熱酸化することにより
シリコン酸化膜を形成して、上記シリコン窒化膜とシリ
コン酸化膜の多層膜からなる誘電体層９を形成する。更
に、その誘電体層９の表面に、例えばポリシリコン層か
らなる上部電極１０を形成することにより、キャパシタ
１１ｃを形成する。

【００５９】このように構成された半導体装置において
は、裾引き形状のレジスト１４ａをマスクとして用いる
ことにより、半導体基板に垂直な方向の溝１９を有する
ように下部電極７ｉを形成したので、工程の数を増すこ
となしに、静電容量を増加させることが可能となる。

【００６０】

【発明の効果】この発明に係る半導体装置は、その製造
時に、工程の数を増すことなしに、表面に凹凸を有する
キャパシタの下部電極を得ることできるという効果を有
するものである。

【００６１】又、この発明に係る半導体装置は、その製
造時に、下部電極を形成するための支持部材の不用部分
の除去を容易に行うことができるという効果を有するも
のである。

【００６２】この発明に係る半導体装置の製造方法は、
工程の数を増すことなしに、表面に凹凸を有するキャパ
シタの下部電極を形成しうるという効果を有するもので
ある。

【００６３】この発明に係る半導体装置の製造方法は、
下部電極を形成するための支持部材の不用部分の除去を
容易に行いうるという効果を有するものである。

【図面の簡単な説明】

【図１】この発明の実施の形態１を示す要部断面図。

【図２】この発明の実施の形態１を工程順に示す要部
断面図。

【図３】この発明の実施の形態１を工程順に示す要部
断面図。

【図４】この発明の実施の形態１を工程順に示す要部
断面図。

【図５】この発明の実施の形態１を工程順に示す要部
断面図。

【図６】この発明の実施の形態２を示す要部断面図。

【図７】この発明の実施の形態２を工程順に示す要部
断面図。

【図８】この発明の実施の形態２を工程順に示す要部
断面図。

【図９】この発明の実施の形態３を示す要部断面図。

【図１０】この発明の実施の形態３の筒状導電部を示
す鳥瞰図。

【図１１】この発明の実施の形態３を工程順に示す要
部断面図。

【図１２】この発明の実施の形態３を工程順に示す要
部断面図。

【図１３】この発明の実施の形態３の支持部材を示す
鳥瞰図。

【図１４】この発明の実施の形態３を工程順に示す要
部断面図。

【図１５】この発明の実施の形態３を工程順に示す要
部断面図。

【図１６】この発明の実施の形態４を工程順に示す要
部断面図。

【図１７】この発明の実施の形態６を示す要部断面
図。

【図１８】この発明の実施の形態６の下部電極を示す
鳥瞰図。

【図１９】この発明の実施の形態６を工程順に示す要
部断面図。

【図２０】この発明の実施の形態６を工程順に示す要
部断面図。

【図２１】従来の半導体装置の製造方法を工程順に示
す要部断面図。

【図２２】従来の半導体装置の製造方法を工程順に示
す要部断面図。

【図２３】従来の半導体装置の製造方法を工程順に示
す要部断面図。

【図２４】従来の半導体装置の製造方法を工程順に示
す要部断面図。

【符号の説明】

１半導体基板、２分離絶縁膜、３ａ、３ｂト
ランスファーゲート、４絶縁膜、４ａゲート絶
縁膜、５ａ、５ｂソース／ドレイン領域、６バ
リア層、７下部電極、７ａ底面部、７ｂ
筒状導電部、７ｃ導電層、７ｄシリコン
層、７ｅ下部電極、７ｆシリコン層、７ｇ
筒状導電部、７ｈ導電層、７ｉ下部電極、
７ｊ導電層、８ピンホール、９誘電体層、
１０上部電極、１１キャパシタ、１２絶
縁膜、１３反射防止膜、１４レジスト、１
５支持部材、１６溝、１７裾引き形状の部
分、１８溝、１９溝、

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成され、表面に開口す
る複数のピンホールを有する下部電極と、この下部電極
の表面上に形成された誘電体層と、この誘電体層の表面
上に形成された上部電極とを有するキャパシタを備えた
半導体装置。
【請求項２】半導体基板上に形成され、側面に上記半
導体基板に垂直な方向に形成された溝を有する下部電極
と、この下部電極の表面上に形成された誘電体層と、こ
の誘電体層の表面上に形成された上部電極とを有するキ
ャパシタを備えた半導体装置。
【請求項３】下部電極には筒状導電部が形成されてい
ることを特徴とする請求項１または請求項２記載の半導
体装置。
【請求項４】不純物ガスを導入し、かつ、一様にアモ
ルファス構造となる温度よりは高く一様に多結晶構造と
なる温度よりは低い温度に制御する化学気相成長法によ
り、半導体基板上にシリコン層を形成する工程と、上記シリコン層の表面に複数のピンホールを形成する工
程と、上記シリコン層により下部電極を形成する工程と、上記下部電極の表面上に誘電体層を形成する工程と、上記誘電体層の表面上に上部電極を形成する工程とを含
む半導体装置の製造方法。
【請求項５】下部電極には筒状導電部が形成されるこ
とを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】ピンホールはシリコン層の表面の結晶化
した部分が除去されることにより形成されることを特徴
とする請求項４または請求項５記載の半導体装置の製造
方法。
【請求項７】ピンホールはシリコン層の表面の結晶化
した部分がエッチングによって除去されることにより形
成されることを特徴とする請求項４または請求項５記載
の半導体装置の製造方法。
【請求項８】半導体基板上にパターニングにより、側
面の主要部が絶縁性を示し、上記半導体基板に垂直な方
向に形成された溝を有する支持部材を形成する工程と、上記支持部材の上面及びその側面に導電層を形成する工
程と、エッチングにより上記支持部材の上面の導電層を除去し
て、上記支持部材の有する溝に対応した形状に筒状導電
部を形成する工程と、上記筒状導電部を有する下部電極を形成する工程と、上記下部電極の表面上に誘電体層を形成する工程と、上記誘電体層の表面上に上部電極を形成する工程とを含
む半導体装置の製造方法。
【請求項９】パターニングには裾引き形状のレジスト
をマスクとして用いることを特徴とする請求項８記載の
半導体装置の製造方法。
【請求項１０】パターニングは通常より全ガスに対す
るＯ₂ ガスの流量比を増加して行うことを特徴とする請
求項８記載の半導体装置の製造方法。
【請求項１１】パターニングはオーバーエッチ量を５
０％以上として行うことを特徴とする請求項８記載の半
導体装置の製造方法。