JPH06216318A - 半導体メモリセルのキャパシタ電極製造方法 - Google Patents
半導体メモリセルのキャパシタ電極製造方法Info
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Abstract
(57)【要約】
【目的】フィン形状キャパシタ電極を有する半導体メモ
リセルのキャパシタを少ない工程で製造する方法を提供
する。 【構成】基板５０上の酸化膜５２上に、第１材質の第１
臨時膜５４と、これとエッチング比率が異なる第２材質
の第２臨時膜５６との積層構造を複数形成、積層臨時膜
等と酸化膜５２を同時にパターニングしてコンタクト穴
５１を形成、第１導電膜６２を蒸着、その上に第２材質
の臨時膜６４を形成、第１導電膜と臨時膜等を同時にパ
ターニングしてキャパシタのストレージノード領域を定
め、第１材質の臨時膜等を湿式エッチングで除去、第２
導電膜６６を蒸着、第２導電膜をエッチングして最上層
臨時膜上にある部分を除去、他の部分を非等方性エッチ
ングしてキャパシタストレージノードをパターニング、
第２材質の臨時膜を湿式エッチングで除去してキャパシ
タの電極を形成する工程から成る。
リセルのキャパシタを少ない工程で製造する方法を提供
する。 【構成】基板５０上の酸化膜５２上に、第１材質の第１
臨時膜５４と、これとエッチング比率が異なる第２材質
の第２臨時膜５６との積層構造を複数形成、積層臨時膜
等と酸化膜５２を同時にパターニングしてコンタクト穴
５１を形成、第１導電膜６２を蒸着、その上に第２材質
の臨時膜６４を形成、第１導電膜と臨時膜等を同時にパ
ターニングしてキャパシタのストレージノード領域を定
め、第１材質の臨時膜等を湿式エッチングで除去、第２
導電膜６６を蒸着、第２導電膜をエッチングして最上層
臨時膜上にある部分を除去、他の部分を非等方性エッチ
ングしてキャパシタストレージノードをパターニング、
第２材質の臨時膜を湿式エッチングで除去してキャパシ
タの電極を形成する工程から成る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリセルのキ
ャパシタ電極製造方法に関し、特に工程を単純化させな
がらメモリセルキャパシタの容量を増加させることによ
り、高集積化に適した半導体メモリセルのキャパシタ電
極製造方法に関する。
ャパシタ電極製造方法に関し、特に工程を単純化させな
がらメモリセルキャパシタの容量を増加させることによ
り、高集積化に適した半導体メモリセルのキャパシタ電
極製造方法に関する。
【０００２】
【従来の技術】従来の半導体メモリセルのキャパシタの
うちで、電極の形状が、図４に断面を図示したような、
フィン形状になっているキャパシタの製造方法において
は、先ず図４の（Ａ）のごとく、半導体基板１の上に活
性領域と分離領域を決め、その上に、ゲート酸化膜２１
を形成した後、ポリシリコンを蒸着し、パターニングし
てゲート１２を形成し、ソース／ドレイン領域１１を形
成してＭＯＳトランジスタを作成した後、シリコン窒化
膜２２を被覆する。
うちで、電極の形状が、図４に断面を図示したような、
フィン形状になっているキャパシタの製造方法において
は、先ず図４の（Ａ）のごとく、半導体基板１の上に活
性領域と分離領域を決め、その上に、ゲート酸化膜２１
を形成した後、ポリシリコンを蒸着し、パターニングし
てゲート１２を形成し、ソース／ドレイン領域１１を形
成してＭＯＳトランジスタを作成した後、シリコン窒化
膜２２を被覆する。
【０００３】その後、図４の（Ｂ）のごとく、酸化膜２
３とポリシリコン膜２４と酸化膜２５を順に蒸着して積
層膜を形成した後、これらの膜にコンタクト穴３０を形
成して、ストレージノードコンタクトを形成する。
３とポリシリコン膜２４と酸化膜２５を順に蒸着して積
層膜を形成した後、これらの膜にコンタクト穴３０を形
成して、ストレージノードコンタクトを形成する。
【０００４】次に、図４の（Ｃ）のごとく、ポリシリコ
ン膜２６を蒸着し、感光膜をマスクとして用いて、ポリ
シリコン膜２４、２６と酸化膜２３、２５の積層膜をパ
ターニングした後、図４の（Ｄ）のごとく酸化膜を選択
的に湿式エッチングで除去して、フィン形態のストレー
ジ電極８を形成する。
ン膜２６を蒸着し、感光膜をマスクとして用いて、ポリ
シリコン膜２４、２６と酸化膜２３、２５の積層膜をパ
ターニングした後、図４の（Ｄ）のごとく酸化膜を選択
的に湿式エッチングで除去して、フィン形態のストレー
ジ電極８を形成する。
【０００５】最後に、図４の（Ｅ）のごとく、ストレー
ジ電極８の表面にキャパシタ誘電体膜２７を形成し、ポ
リシリコンを蒸着した後、パターニングしてプレート電
極１０を形成することによりメモリセルキャパシタを製
作した後、酸化膜２８を蒸着し、コンタクト穴をつくっ
た後、ビット線１８を形成してメモリセルの製作を完了
する。
ジ電極８の表面にキャパシタ誘電体膜２７を形成し、ポ
リシリコンを蒸着した後、パターニングしてプレート電
極１０を形成することによりメモリセルキャパシタを製
作した後、酸化膜２８を蒸着し、コンタクト穴をつくっ
た後、ビット線１８を形成してメモリセルの製作を完了
する。
【０００６】
【発明が解決しようとする課題】このように、従来の半
導体メモリセルのキャパシタ電極の製造方法において
は、集積度を高めるため、小さい面積に多くの充電容量
が得られるようにキャパシタ電極のフィン数を増加させ
るが、フィン数を増加させるためには、ポリシリコン層
と絶縁膜の積層回数を増加する必要があり、このため、
工程が増加し、工程時間が増加する。例えば５−フィン
の場合、ポリシリコン層と絶縁膜を各々５回および４回
蒸着せねばならない。
導体メモリセルのキャパシタ電極の製造方法において
は、集積度を高めるため、小さい面積に多くの充電容量
が得られるようにキャパシタ電極のフィン数を増加させ
るが、フィン数を増加させるためには、ポリシリコン層
と絶縁膜の積層回数を増加する必要があり、このため、
工程が増加し、工程時間が増加する。例えば５−フィン
の場合、ポリシリコン層と絶縁膜を各々５回および４回
蒸着せねばならない。
【０００７】本発明の目的は、少ない工程でフィン形状
部を形成し、キャパシタのストレージノード電極面積を
極大化し、かつ、工程を単純化することが可能な半導体
メモリセルのキャパシタ電極製造方法を提供することに
ある。
部を形成し、キャパシタのストレージノード電極面積を
極大化し、かつ、工程を単純化することが可能な半導体
メモリセルのキャパシタ電極製造方法を提供することに
ある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体メモリセルのキャパシタ電極製造方
法は、（１）半導体基板の上に形成されるべきコンタク
ト部の酸化膜の上に、第１材質から成る第１臨時膜（こ
こに、臨時膜とは、工程中に臨時に使用し、その後取り
除く膜（Disposable layer）をいう。以下同じ。）と、
第１材質と相互にエッチング選択比が大きな物質、即
ち、エッチング時にエッチング比率が相互に大きく異な
る物質から成る第２材質の第２臨時膜との積層構造を１
個以上形成する第１工程と、（２）次に、感光膜マスク
を利用して積層臨時膜等とコンタクト部位の酸化膜とを
同時にパターニングして、キャパシタのストレージノー
ド電極コンタクト穴を形成する第２工程と、（３）その
後、第１導電膜を蒸着して、その上に再び第２材質の最
上層臨時膜を形成する第３工程と、（４）引続いて、感
光膜マスクを使用して、第１導電膜と、上記臨時膜等を
同時にパターニングしてキャパシタストレージノード領
域を定める第４工程と、（５）次に、第１材質の臨時膜
等を湿式エッチングで除去する第５工程と、（６）引き
続いて、第２導電膜を蒸着し、第２導電膜を非等方性エ
ッチングして最上層臨時膜上にある第２導電膜を除去
し、キャパシタストレージノード領域をパターニングす
る第６工程と、（７）次に、第２材質の臨時膜等を湿式
エッチングで除去することにより、多層構造のストレー
ジノード電極構造を形成する第７工程とを含んで成るこ
とを特徴とする。
に、本発明の半導体メモリセルのキャパシタ電極製造方
法は、（１）半導体基板の上に形成されるべきコンタク
ト部の酸化膜の上に、第１材質から成る第１臨時膜（こ
こに、臨時膜とは、工程中に臨時に使用し、その後取り
除く膜（Disposable layer）をいう。以下同じ。）と、
第１材質と相互にエッチング選択比が大きな物質、即
ち、エッチング時にエッチング比率が相互に大きく異な
る物質から成る第２材質の第２臨時膜との積層構造を１
個以上形成する第１工程と、（２）次に、感光膜マスク
を利用して積層臨時膜等とコンタクト部位の酸化膜とを
同時にパターニングして、キャパシタのストレージノー
ド電極コンタクト穴を形成する第２工程と、（３）その
後、第１導電膜を蒸着して、その上に再び第２材質の最
上層臨時膜を形成する第３工程と、（４）引続いて、感
光膜マスクを使用して、第１導電膜と、上記臨時膜等を
同時にパターニングしてキャパシタストレージノード領
域を定める第４工程と、（５）次に、第１材質の臨時膜
等を湿式エッチングで除去する第５工程と、（６）引き
続いて、第２導電膜を蒸着し、第２導電膜を非等方性エ
ッチングして最上層臨時膜上にある第２導電膜を除去
し、キャパシタストレージノード領域をパターニングす
る第６工程と、（７）次に、第２材質の臨時膜等を湿式
エッチングで除去することにより、多層構造のストレー
ジノード電極構造を形成する第７工程とを含んで成るこ
とを特徴とする。
【０００９】更に、第７工程後に多層構造のストレージ
ノード電極表面にキャパシタ誘電体膜を形成した後、誘
電体膜表面にキャパシタのプレイト電極を形成する工程
を追加してキャパシタの両側電極を全て形成する工程を
含むことを特徴とする。
ノード電極表面にキャパシタ誘電体膜を形成した後、誘
電体膜表面にキャパシタのプレイト電極を形成する工程
を追加してキャパシタの両側電極を全て形成する工程を
含むことを特徴とする。
【００１０】ここで、第１材質としてシリコン窒化膜を
使用し、第２材質としてポリイミド膜を使用するが、第
１材質としてポリイミド膜を使用し、第２材質としてシ
リコン窒化膜を使用してもよい。
使用し、第２材質としてポリイミド膜を使用するが、第
１材質としてポリイミド膜を使用し、第２材質としてシ
リコン窒化膜を使用してもよい。
【００１１】第１導電膜および第２導電膜にはポリシリ
コン膜を使用し、多層構造のストレージノード電極表面
に形成するキャパシタ誘電体膜には、シリコン窒化膜と
酸化膜の積層膜を使用する。
コン膜を使用し、多層構造のストレージノード電極表面
に形成するキャパシタ誘電体膜には、シリコン窒化膜と
酸化膜の積層膜を使用する。
【００１２】
【作用】積層臨時膜等とストレージノードコンタクトを
同時にパターニングするので、ホト・マスク工程を節約
することができ、積層臨時膜を選択的に除去してフィン
形状部を形成するので、キャパシタのストレージノード
電極面積を極大化することができ、かつ、工程を単純化
することができる。
同時にパターニングするので、ホト・マスク工程を節約
することができ、積層臨時膜を選択的に除去してフィン
形状部を形成するので、キャパシタのストレージノード
電極面積を極大化することができ、かつ、工程を単純化
することができる。
【００１３】
【実施例】図１〜３を参照して一実施例を説明する。
【００１４】図１（Ａ）のごとく、半導体基板５０上に
素子分離領域と活性領域を区分し、ソース／ドレイン領
域４２と絶縁膜４４で囲まれたゲート電極４６を形成し
た後、キャパシタ電極が接続されるべきコンタクト部の
絶縁膜・酸化膜５２上に第１材質の第１臨時膜５４に使
用するためのシリコン窒化膜を５００〜１０００Åの厚
さでＬＰＣＶＤ（低圧化学蒸着）またはＰＥＣＶＤ（プ
ラズマ強化化学蒸着）法で形成し、第２材質の第２臨時
膜５６に使用するためのポリイミド（Polyimide）膜を
２００〜５００Åの厚さで回転ドープ法(Spin Coat met
hod)で形成する。この上に同一の方法で第１材質の第３
臨時膜５８と第２材質の第４臨時膜６０を積層構造に形
成する。
素子分離領域と活性領域を区分し、ソース／ドレイン領
域４２と絶縁膜４４で囲まれたゲート電極４６を形成し
た後、キャパシタ電極が接続されるべきコンタクト部の
絶縁膜・酸化膜５２上に第１材質の第１臨時膜５４に使
用するためのシリコン窒化膜を５００〜１０００Åの厚
さでＬＰＣＶＤ（低圧化学蒸着）またはＰＥＣＶＤ（プ
ラズマ強化化学蒸着）法で形成し、第２材質の第２臨時
膜５６に使用するためのポリイミド（Polyimide）膜を
２００〜５００Åの厚さで回転ドープ法(Spin Coat met
hod)で形成する。この上に同一の方法で第１材質の第３
臨時膜５８と第２材質の第４臨時膜６０を積層構造に形
成する。
【００１５】ここで、第１材質と第２材質は、相互にエ
ッチング選択比が大きい物質、即ち、エッチング時にエ
ッチング比率が相互に大きく異なる物質であって、か
つ、それぞれシリコン膜（非晶質シリコン膜またはポリ
シリコン膜）及びシリコン酸化膜に対しエッチング選択
比が大きい物質を利用する。
ッチング選択比が大きい物質、即ち、エッチング時にエ
ッチング比率が相互に大きく異なる物質であって、か
つ、それぞれシリコン膜（非晶質シリコン膜またはポリ
シリコン膜）及びシリコン酸化膜に対しエッチング選択
比が大きい物質を利用する。
【００１６】このような第１材質と第２材質から成る臨
時膜の積層構造を、２層以上積層することによって、更
に大きなキャパシタ容量が得られる。
時膜の積層構造を、２層以上積層することによって、更
に大きなキャパシタ容量が得られる。
【００１７】次に、図１（Ｂ）に示すように、感光膜マ
スク６１を利用して積層臨時膜５４、５６、５８、６０
とコンタクト部の酸化膜５２を同時にパターニングして
キャパシタのストレージノードコンタクト穴（Contact
Hole）５１を形成する。
スク６１を利用して積層臨時膜５４、５６、５８、６０
とコンタクト部の酸化膜５２を同時にパターニングして
キャパシタのストレージノードコンタクト穴（Contact
Hole）５１を形成する。
【００１８】その後、図１（Ｃ）に示すように、感光膜
マスク６１を除去して、ポリシリコンの第１導電膜６２
をＬＰＣＶＤ（低圧化学蒸着）法で５６０〜６２０℃の
温度で２００〜２０００Åの厚さに蒸着する。
マスク６１を除去して、ポリシリコンの第１導電膜６２
をＬＰＣＶＤ（低圧化学蒸着）法で５６０〜６２０℃の
温度で２００〜２０００Åの厚さに蒸着する。
【００１９】このとき、ソースガスとしてはＳｉＨ4ま
たはＳｉ2Ｈ4とＰＨ3の混合ガスを使用する。
たはＳｉ2Ｈ4とＰＨ3の混合ガスを使用する。
【００２０】その上に、再び第２材質（Ｐolyimide）の
第５臨時膜６４を回転塗布（Spin coat）法で４００〜
６００℃の温度にて５００〜１０００Åの厚さに形成す
る。
第５臨時膜６４を回転塗布（Spin coat）法で４００〜
６００℃の温度にて５００〜１０００Åの厚さに形成す
る。
【００２１】第５臨時膜は、第１材質で形成しても良い
が、第２材質で行う方が、後のエッチング工程におい
て、より効率的である。
が、第２材質で行う方が、後のエッチング工程におい
て、より効率的である。
【００２２】次に、図２（Ｄ）に示すように、感光膜６
５をマスクに利用して、第１導電膜６２及び第１臨時膜
５４〜第５臨時膜６４を同時にパターニングしてキャパ
シタストレージノード領域を定める。この場合、シリコ
ン膜の絶縁膜５２が、蝕刻停止膜として用いられる。
５をマスクに利用して、第１導電膜６２及び第１臨時膜
５４〜第５臨時膜６４を同時にパターニングしてキャパ
シタストレージノード領域を定める。この場合、シリコ
ン膜の絶縁膜５２が、蝕刻停止膜として用いられる。
【００２３】その後、図２（Ｅ）に示すように、第１臨
時膜５４及び第２臨時膜５８を、Ｈ3ＰＯ4溶液中で湿式
エッチングして除去する。
時膜５４及び第２臨時膜５８を、Ｈ3ＰＯ4溶液中で湿式
エッチングして除去する。
【００２４】次に、図２（Ｆ）に示すように、ポリシリ
コンの第２導電膜６６をＬＰＣＶＤ（低圧化学蒸着）法
で、５６０〜６２０℃の温度で、２００〜２０００Åの
厚さに蒸着する。
コンの第２導電膜６６をＬＰＣＶＤ（低圧化学蒸着）法
で、５６０〜６２０℃の温度で、２００〜２０００Åの
厚さに蒸着する。
【００２５】なお、図３（Ｇ）に示すように、第２導電
膜６６を非等方性エッチングして、第５臨時膜６４上に
ある第２導電膜を取り除き、露出されたキャパシタスト
レージノード６７領域をパターニングする。
膜６６を非等方性エッチングして、第５臨時膜６４上に
ある第２導電膜を取り除き、露出されたキャパシタスト
レージノード６７領域をパターニングする。
【００２６】次に、図３（Ｈ）に示すように、第２臨時
膜５６、第４臨時膜６０及び第５臨時膜６４を、Ｈ2Ｓ
Ｏ4溶液中で湿式エッチングして除去し、多層構造のス
トレージノード電極構造を形成する。
膜５６、第４臨時膜６０及び第５臨時膜６４を、Ｈ2Ｓ
Ｏ4溶液中で湿式エッチングして除去し、多層構造のス
トレージノード電極構造を形成する。
【００２７】その後、図３（Ｉ）に示すように、多層構
造のストレージノード電極表面に、キャパシタ誘電体膜
６８を形成した後、シリコン窒化膜と酸化膜の積層膜ポ
リシリコン膜をＬＰＣＶＤ法で５６０〜６２０℃にて約
２０００Åの厚さに形成し、パターニングして、キャパ
シタのプレイト電極７０を形成する。
造のストレージノード電極表面に、キャパシタ誘電体膜
６８を形成した後、シリコン窒化膜と酸化膜の積層膜ポ
リシリコン膜をＬＰＣＶＤ法で５６０〜６２０℃にて約
２０００Åの厚さに形成し、パターニングして、キャパ
シタのプレイト電極７０を形成する。
【００２８】上記実施例においては、シリコン窒化膜及
びポリイミド膜をそれぞれ第１及び第２材質として用い
たが、臨時膜の材質としては、シリコン窒化膜及びポリ
イミド膜を、第１及び第２材質として相互に取り替えて
使用しても良い。
びポリイミド膜をそれぞれ第１及び第２材質として用い
たが、臨時膜の材質としては、シリコン窒化膜及びポリ
イミド膜を、第１及び第２材質として相互に取り替えて
使用しても良い。
【００２９】
【発明の効果】本発明は、積層臨時膜等とストレージノ
ードコンタクトを同時にパターニングすることにより、
ホト・マスク工程を節約することができ、積層臨時膜を
選択的に除去してフィン形状部を形成するため、キャパ
シタのストレージノード電極面積を極大化することがで
き、かつ、工程を単純化することができる。例えば、実
施例のごとく５層構造のノード電極を形成する場合、シ
リコン膜は２回、臨時膜は５回形成すれば済む。
ードコンタクトを同時にパターニングすることにより、
ホト・マスク工程を節約することができ、積層臨時膜を
選択的に除去してフィン形状部を形成するため、キャパ
シタのストレージノード電極面積を極大化することがで
き、かつ、工程を単純化することができる。例えば、実
施例のごとく５層構造のノード電極を形成する場合、シ
リコン膜は２回、臨時膜は５回形成すれば済む。
【図１〜３】本発明の半導体メモリセルのキャパシタ電
極製造方法を説明するための、工程断面図である。
極製造方法を説明するための、工程断面図である。
【図４】従来の半導体メモリセルのキャパシタ電極製造
方法を説明するための、工程断面図である。
方法を説明するための、工程断面図である。
４２ ソース／ドレイン領域 ４４ 絶縁膜 ４６ ゲート電極 ５０ 半導体基板 ５１ ストレージ電極コンタクト穴 ５２ 絶縁膜・酸化膜 ５４ 第１臨時膜 ５６ 第２臨時膜 ５８ 第３臨時膜 ６０ 第４臨時膜 ６１ 感光膜マスク ６２ 第１導電膜 ６４ 第５臨時膜 ６５ 感光膜 ６６ 第２導電膜 ６７ キャパシタストレージノード ６８ 誘電体膜 ７０ プレイト電極 １ 半導体基板 ８ ストレージ電極 １０ プレート電極 １１ ソース／ドレイン領域 １２ ゲート １８ ビット線 ２１ ゲート酸化膜 ２２ シリコン窒化膜 ２３ 酸化膜 ２４ ポリシリコン膜 ２５ 酸化膜 ２６ ポリシリコン膜 ２７ 誘電体膜 ２８ 酸化膜 ３０ コンタクト穴
Claims (18)
- 【請求項１】半導体メモリセルのキャパシタ電極製造方
法において、 半導体基板に所要の回路素子を形成した後、絶縁膜で被
覆してこの絶縁膜の上に第１材質から成る第１臨時膜
と、第１材質とエッチング比率が互に大きく異なる第２
材質から成る第２臨時膜との積層構造を１個以上形成す
る第１工程と、 次に、感光膜マスクを利用して上記積層構造とストレー
ジ電極のコンタクト部位の上記絶縁膜とを同時にパター
ニングして、キャパシタのストレージ電極コンタクト穴
を形成する第２工程と、 その後、第１導電膜を蒸着して、その上に再び第２材質
の最上層臨時膜を形成する第３工程と、 引き続いて、ホトエッチング工程で上記第１導電膜と、
上記臨時膜等を同時にパターニングしてキャパシタのス
トレージノード領域を定める第４工程と、 次に、上記第１材質の臨時膜等を湿式エッチングして除
去する第５工程と、 引き続いて、第２導電膜を蒸着し、上記第２導電膜を非
等方性エッチングして最上層臨時膜の上にある上記第２
導電膜を取除き、キャパシタのストレージノード領域を
パターニングする第６工程と、 次に、上記第２材質の臨時膜等を湿式エッチングで除去
することにより、多層構造のストレージ電極構造を形成
する第７工程の、 各工程から成る半導体メモリセルのキャパシタ電極製造
方法。 - 【請求項２】請求項１において、第７工程の後に多層構
造のストレージ電極表面にキャパシタ誘電体膜を形成し
た後、誘電体膜表面にキャパシタのプレート電極を形成
する工程を追加することを特徴とする半導体メモリセル
のキャパシタ電極製造方法。 - 【請求項３】請求項１または請求項２において、第１材
質はシリコン窒化膜であり、第２材質はポリイミド膜で
あることを特徴とする半導体メモリセルのキャパシタ電
極製造方法。 - 【請求項４】請求項１または請求項２において、第１材
質はポリイミド膜であり、第２材質はシリコン窒化膜で
あることを特徴とする半導体メモリセルのキャパシタ電
極製造方法。 - 【請求項５】請求項１または請求項２において、第１導
電膜および第２導電膜はポリシリコン膜であることを特
徴とする半導体メモリセルのキャパシタ電極製造方法。 - 【請求項６】請求項１または請求項２において、第１工
程の第１材質の第１臨時膜は、シリコン窒化膜を５００
〜１０００Åの厚さで低圧化学蒸着で形成し、第２材質
の第２臨時膜は、ポリイミド膜を２００〜５００Åの厚
さで回転塗布で形成し、この上に、同様の方法で第１材
質の第３臨時膜と、第２材質の第４臨時膜とを積層構造
で形成し、第３工程の第１導電膜としては、ポリシリコ
ン膜を低圧化学蒸着法で５６０〜６２０℃の温度で２０
０〜２０００Åの厚さで蒸着し、その上に、更に最上層
膜として、第２材質の第５臨時膜を回転塗布法で４００
〜６００℃の温度で５００〜１０００Åの厚さに形成
し、第６工程の第２導電膜を、ポリシリコンを低圧化学
蒸着法で５６０〜６２０℃の温度で２００〜２０００Å
の厚さに蒸着することを特徴とする半導体メモリセルの
キャパシタ電極製造方法。 - 【請求項７】請求項６において、第３工程で第１導電膜
としては、ポリシリコン膜を低圧化学蒸着法で５６０〜
６２０℃の温度で２００〜２０００Åの厚さで蒸着する
とき、ソースガスとしては、ＳｉＨ4またはＳｉ2Ｈ4と
ＰＨ3の混合ガスを使用し、第５工程で第１材質の臨時
膜等はＨ3ＰＯ4溶液中で湿式エッチングで除去し、第７
工程で第２材質の臨時膜等は、Ｈ2ＳＯ4溶液中で湿式エ
ッチングで除去することを特徴とする半導体メモリセル
のキャパシタ電極製造方法。 - 【請求項８】請求項２において、多層構造のストレージ
ノード電極表面に形成するキャパシタ誘電体膜は、シリ
コン窒化膜と酸化膜の積層膜で形成することを特徴とす
る半導体メモリセルのキャパシタ電極製造方法。 - 【請求項９】請求項１または請求項２において、第１工
程で、第１材質から成る第１臨時膜と、第２材質から成
る第２臨時膜との積層構造は２個であることを特徴とす
る半導体メモリセルのキャパシタ電極製造方法。 - 【請求項１０】請求項１または請求項２において、半導
体基板はＰ型であることを特徴とする半導体メモリセル
のキャパシタ電極製造方法。 - 【請求項１１】請求項１または請求項２において、半導
体基板はＮ型であることを特徴とする半導体メモリセル
のキャパシタ電極製造方法。 - 【請求項１２】半導体メモリデバイスのキャパシタ製造
方法において、 （ａ）半導体基板上に複数の素子分離領域と活性領域と
を形成し、その上に第１絶縁層をデポジションし、第１
導電膜と第１及び第２不純物領域を形成し、その上に第
２絶縁層を形成し、複数の第１、第２層間膜を順次に繰
り返して形成する工程と、 （ｂ）第１不純物領域と複数の第１及び第２層間膜を除
去して、コンタクト穴を形成する工程と、 （ｃ）第１導電層と第３層間膜を形成する工程と、 （ｄ）キャパシタストレージノード領域を定め、複数の
第１及び第２層間膜と、第１導電層及び第３層間膜とを
残留させる工程と、 （ｅ）残留された第１層間膜を除去する工程と、 （ｆ）第２導電層を形成する工程と、 （ｇ）複数の第２層間膜の上面と下面に第２導電層を残
留させる工程と、 （ｈ）残留された複数の第２層間膜と第３層間膜とを除
去する工程と、 （ｉ）第１及び第２導電層上に誘電膜とキャパシタのプ
レート電極を形成する工程、 とを含めて成る半導体メモリセルのキャパシタ製造方
法。 - 【請求項１３】請求項１２において、第２層間膜と第３
層間膜とは同一の物質であることを特徴とする半導体メ
モリセルのキャパシタ製造方法。 - 【請求項１４】請求項１２において、第１層間膜はシリ
コン窒化膜であり、第２層間膜はポリイミド層であるこ
とを特徴とする半導体メモリセルのキャパシタ製造方
法。 - 【請求項１５】請求項１４において、第１層間膜はポリ
イミド層、第２層間膜はシリコン窒化膜であることを特
徴とする半導体メモリセルのキャパシタ製造方法。 - 【請求項１６】請求項１２において、第１及び第２絶縁
膜はシリコン酸化膜であることを特徴とする半導体メモ
リセルのキャパシタ製造方法。 - 【請求項１７】請求項１２において、第１及び第２導電
層はポリシリコンであることを特徴とする半導体メモリ
セルのキャパシタ製造方法。 - 【請求項１８】請求項１２において、第２導電層を非等
方性エッチングし、ストレージノード電極を除く領域
で、ストレージノード電極領域の上面と側面の第２導電
層を除去することを特徴とする半導体メモリセルのキャ
パシタ製造方法。
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