JP3290506B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、さらに詳しくは多結晶シリコン層
（膜）で形成されるキャパシタの電極やＭＩＳＦＥＴの
ゲート等のようなアナログ回路に好適な半導体装置とそ
の製造方法に関するものである。

【０００２】

【従来の技術】近年、半導体集積装置は微細化が非常に
進んでいる。このような微細化に伴い、素子に用いられ
るゲートや配線の線幅が小さくなっている。ゲートの線
幅が小さくなることにより生じるショートチャネル効果
を軽減するものとして、特公昭６２−３１５０６号公報
には、ＴＥＯＳ（テトラエトキシシラン）の熱分解等に
よるＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏ
ｓｉｔｉｏｎ）により絶縁層を形成し、異方性ドライエ
ッチングによりサイドウォールを形成し、ソースおよび
ドレインを２重構造とする、いわゆるＬＤＤ（Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造が記載されてい
る。

【０００３】また、微細化に伴うゲートや配線の線幅が
小さくなるため、抵抗が高くなって信号の伝達特性が遅
くなるという問題が生じた。このような問題を解決する
ために、米国特許第４，３９２，２９９号公報明細書に
は多結晶シリコン上にシリサイドを積層して低抵抗のゲ
ートや配線を形成することが記載されている。

【０００４】

【発明が解決しようとする課題】ところが、アナログ回
路では抵抗素子やキャパシタが多用されており、上述の
ような低抵抗の多結晶シリコン層とシリサイド層の積層
構造による配線で高抵抗の抵抗素子を形成すると、配線
を長くする必要があり、チップ面積の増大を招いてしま
うという問題があった。

【０００５】図２は、一般的なスイッチドキャパシタフ
ィルタ（以下、ＳＣＦと略す）の構成を示す回路図であ
る。図２においてＣ１およびＣ２はそれぞれ複数のユニ
ットキャパシタの集合体として構成されている。このユ
ニットキャパシタを有する半導体装置の製造方法の一例
を図３を参照して説明する。

【０００６】まず、図３（Ａ）に示すように、半導体基
板１の上にフィールド酸化層２を形成した後、このフィ
ールド酸化層２の上に第１の多結晶シリコン層（ポリシ
リコン層）３を例えばＳｉＨ４ ガスの熱分解などによ
り堆積する。次に、低抵抗化のために第１の多結晶シリ
コン層３に対してＰＯＣｌ３ 等の拡散法により不純物
としてのリンを高濃度に拡散し、ヘビードープ層Ｈ１
とする。ヘビードープ層Ｈ１ とされた第１の多結晶シ
リコン層３の上には、図３（Ｂ）に示すようにトランジ
スタ形成領域Ａおよびキャパシタ形成領域Ｂにそれぞれ
レジスト８を設けた後、第１の多結晶シリコン層３に対
して例えばフォトリソグラフィおよびエッチングにより
パターニングを施しゲート電極３Ａ（Ｈ１ ）およびキ
ャパシタ下部電極３Ｂ（Ｈ２ ）を形成する（図３
（Ｃ）参照）。なお、図３において１０はゲート酸化層
である。

【０００７】次に、このヘビードープ層Ｈ１ の上に、
図３（Ｄ）に示すように例えば熱酸化あるいはＣＶＤ法
等により層間絶縁層４を被着する。その上に第２の多結
晶シリコン層５を堆積する（図３（Ｅ）参照）。次に、
この第２の多結晶シリコン層５に対して第１の多結晶シ
リコン層３に対するドーピングと同様な方法によってリ
ンを高濃度に拡散し、これも低抵抗化のためにヘビード
ープ層Ｈ２ とする（図３（Ｆ）参照）。次に、図３
（Ｇ）に示すようにヘビードープ層Ｈ２ とされた第２
の多結晶シリコン層５の上にレジスト９を設けた後、第
２の多結晶シリコン層５に対して例えばフォトリソグラ
フィによりパターニングを施す（図３（Ｈ）参照）。

【０００８】また、図４は、第２の多結晶シリコン層５
を先にパターニングした後に第１の多結晶シリコン層３
をパターニングする例である。上述した製造方法では、
ゲート電極やポリ抵抗（図中に記載なし）を低抵抗化す
るため、第１の多結晶シリコン層の不純物濃度が高くな
る。そのため、第１の多結晶シリコン層で形成されるキ
ャパシタ下部電極ではそのドーピング中あるいは後の熱
工程において層３の内部に結晶粒が成長し、層表面に凹
凸が生じてしまう。このような凹凸表面の多結晶シリコ
ン層上に形成されるユニットキャパシタは、その比精度
が低下する。この比精度は、図２におけるキャパシタＣ
１ とＣ２ の比であって、例えば積分器の特性を決定
し、ＳＣＦの特性をも決定するものである。したがっ
て、比精度の低いキャパシタから構成されたＳＣＦの特
性がばらつくという不都合があった。

【０００９】さらに、ゲート酸化層やキャパシタの層間
絶縁層は、シリサイド等から不純物が混入することによ
って耐圧の低下等を生じるために、ゲート酸化層やキャ
パシタの層間絶縁層の形成を金属シリサイド層の形成後
に行うと信頼性を損なうという問題があった。また、ゲ
ート酸化層とキャパシタの層間絶縁層は独立に形成する
ことにより、それぞれの層に適した酸化方法を用いたい
という要望もあった。

【００１０】

【発明が解決しようとする課題】以上の点に鑑み、本発
明はアナログ回路に好適な半導体装置の製造方法を提供
することを課題とする。特に、比精度の高いキャパシタ
と低抵抗な多結晶シリコンゲート電極および抵抗体を有
し、かつ量産性の高い半導体装置の製造方法を提供する
ことにある。

【００１１】

【課題を解決するための手段】上記課題を解決するため
に、本第１発明の半導体装置の製造方法は、半導体基板
上にフィールド酸化層およびゲート酸化層を形成し、第
１の多結晶シリコン層を堆積して、前記第１の多結晶シ
リコン層上に絶縁層を形成し、前記絶縁層上に第２の多
結晶シリコン層を形成し、キャパシタの上部電極層とな
る部分を残して前記第２の多結晶シリコン層および前記
絶縁層をエッチングし、前記上部電極層およびその側面
を覆う第１のマスク体を選択的に被着し、次いで上記で
得られた積層体の全表面にわたって金属シリサイド層を
形成し、ＭＯＳトランジスタのゲート電極となる部分に
第２のマスク体を形成し、前記第１の多結晶シリコン層
と前記金属シリサイド層をエッチングし、多結晶シリコ
ン層と金属シリサイド層との積層構造からなるゲート電
極と多結晶シリコン層の電極およびシリコン酸化層の層
間絶縁層からなるキャパシタを形成することを特徴とす
る。

【００１２】上述した半導体装置の製造方法において、
前記第１のマスク体は絶縁層であってもよい。

【００１３】上述した半導体装置の製造方法において、
前記第１のマスク体はＣＶＤにより形成されるＳｉＯ_２
であってもよい。

【００１４】上述した半導体装置の製造方法において、
前記第１のマスク体はＣＶＤにより形成されるＳｉＮで
あってもよい。

【００１５】上述した半導体の製造方法において、前記
金属シリサイド層はＷＳｉ，ＭｏＳｉ_２，ＴｉＳｉ_２，
ＴａＳｉ_２，ＣｏＳｉ_２から選択された少なくとも１以
上の層からなるものであってもよい。

【００１６】上述した半導体装置の製造方法において、
前記第１の多結晶シリコン層にシート抵抗値が３０〜１
０００Ω／□となるように不純物を拡散してもよい。

【００１７】本第２発明の半導体装置の製造方法は、半
導体基板上にフィールド酸化層およびゲート酸化層を形
成し、第１の多結晶シリコン層を堆積して、前記第１の
多結晶シリコン層上に絶縁層を形成し、前記絶縁上に第
２の多結晶シリコン層を形成し、キャパシタの上部電極
層となる部分を残して前記第２の多結晶シリコン層およ
び前記絶縁層をエッチングし、前記上部電極層およびそ
の側面と多結晶シリコン層単層の抵抗体となる部分とを
覆う第１のマスク体を選択的に被着し、次いで上記で得
られた積層体の全表面にわたって金属シリサイド層を形
成し、ＭＯＳトランジスタのゲート電極となる部分に第
２のマスク体を形成し、前記第１の多結晶シリコン層と
前記金属シリサイド層をエッチングし、多結晶シリコン
層と金属シリサイド層との積層構造からなるゲート電極
と多結晶シリコン層の電極およびシリコン酸化層の層間
絶縁層からなるキャパシタを形成することを特徴とす
る。

【００１８】上述した第２発明の半導体の製造方法にお
いて、前記第２の多結晶シリコン層をエッチングすると
共に、前記第１の多結晶シリコン層上の絶縁層をエッチ
ングし、次いで不純物を拡散して前記第２の多結晶シリ
コン層と前記第２の多結晶シリコン層に覆われていない
前記第１の多結晶シリコン層との抵抗を下げてもよい。

【００１９】本第３発明の半導体装置の製造方法は、半
導体基板上に形成された酸化層上に第１の多結晶シリコ
ン層を形成する工程と、前記第１の多結晶シリコン層に
対して不純物を拡散して該第１の多結晶シリコン層のシ
ート抵抗値を３０〜１０００Ω／□の範囲内に制御する
工程と、該シート抵抗制御工程後の第１の多結晶シリコ
ン層上に絶縁層を介してキャパシタの上部電極となる第
２の多結晶シリコン層を形成する工程と、前記第２の多
結晶シリコン層をパターニングして、ユニットキャパシ
タの上部電極を形成する工程と、該パターニングにより
残された前記第２の多結晶シリコン層をマスクとして前
記第１の多結晶シリコン層に対してさらに不純物を拡散
することにより、前記第２の多結晶シリコン層の下側の
第１の多結晶シリコン層であってシート抵抗値の制御さ
れた第１の多結晶シリコン層を除いた他の部分の不純物
濃度を上げる工程と、前記第１の多結晶シリコン層をパ
ターニングしてゲートおよびユニットキャパシタの下部
電極を形成する工程とを含むことを特徴とする。

【００２０】本第４発明の半導体装置の製造方法は、半
導体基板上に形成された酸化層上に第１の多結晶シリコ
ン層を形成する工程と、前記第１の多結晶シリコン層に
対して不純物を拡散して該第１の多結晶シリコン層のシ
ート抵抗値を３０〜１０００Ω／□の範囲内に制御する
工程と、前記第１の多結晶シリコン層に対してパターニ
ングを施し、ゲートおよびキャパシタの下部電極を形成
する工程と、該パターニング工程によりパターニングさ
れた前記第１の多結晶シリコン層上に層間絶縁層を形成
した後に、該層間絶縁層上にキャパシタの上部電極とな
る第２の多結晶シリコン層を形成する工程と、前記第２
の多結晶シリコン層をパターニングする工程と、該第２
の多結晶シリコン層に対して不純物を拡散して前記第２
の多結晶シリコン層の下側の第１の多結晶シリコン層で
あってシート抵抗値の制御された第１の多結晶シリコン
層を除いた他の部分の不純物濃度を上げる工程とを含む
ことを特徴とする。

【００２１】

【作用】例えばシリコン基板等の半導体基板上に素子間
分離のためのフィールド酸化層を形成する。この半導体
基板のフィールド酸化層が形成されていない部分にゲー
ト酸化層を形成し、このゲート酸化層とフィールド酸化
層上に第１の多結晶シリコン層を形成し、不純物として
例えばリンを拡散する。この第１の多結晶シリコン層の
表面を例えば酸化雰囲気中での熱酸化により酸化する
か、あるいはＣＶＤによりＳｉＮやＳｉＯ２ の絶縁層
を形成し、この絶縁層上に、同様にして、第２の多結晶
シリコン層を形成する。不純物として例えばリンを拡散
する。例えば、レジストを用いてキャパシタの上部電極
となる部分を残して上述した第２の多結晶シリコン層を
エッチングし、上述した上部電極層およびその側面を覆
う第１のマスク体を選択的に被着する。第１のマスク体
はＣＶＤにより形成されるＳｉＮやＳｉＯ２ の絶縁層
を用いることができる。

【００２２】次いで、上記で得られた積層体の全表面に
わたって金属シリサイド層を形成し、ＭＯＳトランジス
タのゲート電極となる部分にレジスト等の第２のマスク
体を形成し、上述した第１の多結晶シリコン層と金属シ
リサイド層をエッチングする。金属シリサイド層として
は、高融点金属シリサイド、例えばタングステンシリサ
イド（ＷＳｉ）、モリブデンシリサイド（ＭｏＳｉ２
）、チタンシリサイド（ＴｉＳｉ２ ）、タンタルシリ
サイド（ＴａＳｉ２ ）、コバルトシリサイド（ＣｏＳ
ｉ２ ）から選択された少なくとも１以上の層からなる
層を使用できる。

【００２３】このようにして、同一基板上に、多結晶シ
リコン層と金属シリサイド層との積層構造（第１の導電
層）からなるゲート電極を有するＭＯＳトランジスタ
と、多結晶シリコン層の単層構造（第２の導電層）から
なる抵抗素子とを備えた半導体装置が得られる。

【００２４】同様に、同一半導体基板上に多結晶シリコ
ン層と金属シリサイド層との積層構造からなるゲート電
極と、多結晶シリコン層の電極およびシリコン酸化層の
層間絶縁層からなるキャパシタを得ることができる。こ
のため、配線部分やゲート電極部分は低抵抗となり、キ
ャパシタ部分は耐圧が高い上に比精度が高くなる。

【００２５】第１の多結晶シリコン層にシート抵抗値が
３０〜１０００Ω／□となるように不純物を拡散する
と、その電極部分でのシリコン結晶粒の成長を抑制でき
ることから、電極表面の凹凸の発生を減少させることが
できる。このため、ユニットキャパシタの比精度を低下
させることがない。

【００２６】また、上部電極層およびその側面を第１の
マスク体によって覆うと共に、多結晶シリコン層単層の
抵抗体となる部分を覆うことにより、多結晶シリコン層
と金属シリサイド層との積層構造からなるゲート電極と
多結晶シリコン層の電極およびシリコン酸化層の層間絶
縁層からなるキャパシタと多結晶シリコン層単層からな
る抵抗体とを形成することができる。従って、上述のキ
ャパシタおよびゲート電極に加え、高抵抗の抵抗素子を
形成することができ、チップサイズを小さくすることが
できる。

【００２７】さらに、第２の多結晶シリコン層をエッチ
ングすると共に、第１の多結晶シリコン層上の絶縁層を
エッチングし、次いで不純物を拡散して第２の多結晶シ
リコン層と第２の多結晶シリコン層に覆われていない第
１の多結晶シリコン層との抵抗を下げることにより、第
２の多結晶シリコン層をドーピングする際、第１の多結
晶シリコン層で形成されるゲート電極および抵抗体も低
抵抗化される。従って、本発明により、ゲート電極等を
低抵抗に保ったままユニットキャパシタの比精度を低下
させることなく、ＳＣＦの性能を向上させることが可能
となる。

【００２８】また、本発明は、第１，第２の多結晶シリ
コン層に対するドーピングを熱拡散法にて処理するた
め、量産性を維持したまま実施可能である。

【００２９】

【実施例】以下、図面を参照して本発明の実施例を説明
する。なお、全図を通して同じものには同一の番号を付
与し、繰り返しの説明は省略する。 （実施例１） 図１は本発明の第１の実施例に従う半導体装置の製造方
法の工程を示す工程図であり、ＣＭＯＳアナログ回路で
重要なキャパシタを形成する例である。ＣＭＯＳアナロ
グ回路では電圧係数や温度係数に優れた多結晶シリコン
層を両電極としシリコンの酸化層を層間絶縁層としたキ
ャパシタを用いることが望ましい。従って、本実施例で
は、上記の層間絶縁層を、高速性に優れた高融点金属シ
リサイド層を配線およびゲート材料として用いたＭＯＳ
トランジスタと同一基板上に実現する方法を提供するも
のである。なお、アルミニウム等の配線やパッシベーシ
ョン層等は省略して示している。

【００３０】図１において、５０は半導体基板、５１は
フィールド酸化層、５５はゲート酸化層、５２は第１の
多結晶シリコン層、５３は層間絶縁層、５４は第２の多
結晶シリコン層、５６はレジスト、５７は第１のマスク
体となる絶縁層、５８は第１のマスク体を形成するため
のレジスト、５９は金属シリサイド層、６０は第２のマ
スク体である。

【００３１】図１（Ａ）において、公知の方法でシリコ
ン基板５０の表面にフィールド酸化層５１を形成し、ア
クティブ領域に第１の絶縁層としてゲート酸化層５５を
例えば２５０Åの厚さに形成する。さらに、多結晶シリ
コン層５２をＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ
Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）等で例えば３０００Åの厚さに形成する。この多結
晶シリコン層５２はキャパシタの下部電極となると共
に、ゲートや配線に使用される高融点金属シリサイド層
と多結晶シリコン層の積層構造の下部側となる。次い
で、多結晶シリコン層５２に不純物としてリンを気相拡
散法によりドープする。

【００３２】次に、酸化雰囲気中で、多結晶シリコン層
５２の表面を熱酸化して第２の絶縁層である層間絶縁層
５３を形成する。層間絶縁層５３の厚さは例えば４５０
Åである。

【００３３】さらに、層間絶縁層５３上に多結晶シリコ
ン層５４を形成し、リンをドープする。この多結晶シリ
コン層５４は、キャパシタの上部電極となる部分であ
る。形成条件は、多結晶シリコン層５２の形成条件と同
じでよい。

【００３４】次に、図１（Ｂ）に示すように、キャパシ
タの上部電極となるべき部分にレジスト５６を形成し、
多結晶シリコン層５４をエッチングする。

【００３５】次に、レジスト５６を除去した後、図１
（Ｃ）に示すように、ＴＥＯＳ（テトラエトキシシラ
ン）の熱分解によるシリコン酸化層５７を例えば１００
０Åの厚さに形成して第３の絶縁層とする。この第３の
絶縁層としてのシリコン酸化層５７は、多結晶シリコン
層５２とエッチングの選択比が十分大きいものであれば
よく、シリコン酸化層５７の代わりに例えば窒化シリコ
ンでもよい。

【００３６】さらに、シリコン酸化層５７上に多結晶シ
リコン層５２のうちキャパシタの下部電極となるべき部
分にレジスト５８を形成し、シリコン酸化層５７および
層間絶縁層５３をエッチングし、次いでこのレジスト５
８を除去して、図１（Ｄ）に示すように第１のマスク体
５７が形成される。第１のマスク体５７は上部電極層と
なる第２の多結晶シリコン層の上面およびその側面を覆
うように被着されている。この第１のマスク体５７は、
後述するように金属シリサイド層５９をエッチングする
際のマスクとなると共に、金属シリサイド層５９をエッ
チングする際に飛翔する金属粒子による汚染を防止する
ものである。さらに、上部電極と下部電極の短絡防止の
役目を果たす。また、図示しないが、第１の多結晶シリ
コン層５２のうち、抵抗素子となる部分の上部に第１の
マスク体５７、すなわちシリコン酸化層５７を選択的に
残すことにより、当該部分を高抵抗の抵抗素子とするこ
とができる。

【００３７】次に、図１（Ｅ）に示すように、タングス
テンシリサイド層５９を例えば２０００Åに形成する。
さらに、多結晶シリコン層５２とタングステンシリサイ
ド層５９との積層構造となるべき部分に第２のマスク体
であるレジスト６０を形成し、プラズマエッチング法を
用いてタングステンシリサイドと多結晶シリコンをエッ
チングする。このとき、レジスト６０の部分は、エッチ
ングされず、多結晶シリコン層５２と金属シリサイド層
５９との積層構造となる。この積層構造は、ＭＯＳトラ
ンジスタのゲート電極となる。

【００３８】また、シリコン酸化層５７の部分は、その
上のタングステンシリサイド層５９がエッチングされる
が、シリコン酸化層５７の下部の多結晶シリコン層５
２，層間絶縁層５３，多結晶シリコン層５４は、シリコ
ン酸化層５７がマスクとして機能し、多結晶シリコン層
５２および５４と層間絶縁層５３からなるキャパシタを
形成することができる。さらに、第１の多結晶シリコン
層５２の上に形成されたマスク体５７により当該部分は
タングステンシリサイドが被着されない高抵抗領域とな
り、抵抗素子として用いることができる。

【００３９】次いで、ゲート電極をマスクとしてアクテ
ィブ領域に不純物を拡散させてソース・ドレイン拡散層
を形成する（図１（Ｆ）参照）。

【００４０】このようにして得られた本実施例によるキ
ャパシタは、その層間絶縁層５３が他の層、例えばゲー
ト酸化層５５とは別個に形成することができるので、多
結晶シリコン層５２を酸化するのに適した条件で行うこ
とができると共に、金属（Ｗ）シリサイド層５９形成以
前に行うため金属シリサイド層５９の汚染を防ぐことが
でき、高信頼性の層間絶縁層５３とすることができる。

【００４１】また、トランジスタはそのゲート部分がタ
ングステンシリサイド層５９と多結晶シリコン層５２か
らなる積層構造となって、低抵抗で高速動作することが
でき、またゲート酸化層５５は多結晶シリコン層５２や
金属（Ｗ）シリサイド層５９を形成する前に、独立に形
成することができるので、高信頼性を有するゲート酸化
層５５とすることができる。

【００４２】以上のように、本実施例によれば、ゲート
酸化層５５とキャパシタの層間絶縁層５３を第２の多結
晶シリコン層５４や金属シリサイド層５９を形成する前
に形成することができ、また、第１のマスク体５７が上
部電極の上面および側面を覆っているので、金属シリサ
イド層５９のエッチングの際の汚染を防ぐことができる
と共に、上部電極の不要なエッチングを防止することが
できる。

【００４３】なお、本実施例では層間絶縁層５３を熱酸
化により形成したが、ＣＶＤで形成してもよい。 （実施例２） 本実施例は、図１に示した本発明の半導体装置の製造方
法にほぼそのまま対応している。但し、本実施例は、第
１の多結晶シリコン層５２内へのリンドープ量を特定の
値に制御する結果、そのシート抵抗値を３０〜１０００
Ω／□、好ましくは３５〜１０００Ω／□の範囲に制御
して、その第１の多結晶シリコン層５２をライトドープ
層とする工程を行う点および第２の多結晶シリコン層５
４に対するドーピングをパターニング後に行う点で従来
法と異なる。

【００４４】上記のシート抵抗値制御工程について説明
すると、層厚３５００Åの第１の多結晶シリコン層５２
を形成した後、第１の多結晶シリコン層５２に対して特
定条件でドーピングを行う。このドーピングは、例えば
Ｎ２ ガス（５リットル／分）、Ｏ２ ガス（０．５リッ
トル／分）およびＰＯＣｌ３ ガス（１２０ｍｇ／分）
からなる混合ガスを、温度１０００℃程度に加熱した反
応室内に導入して４分間行う。この条件に従うことによ
り、第１の多結晶シリコン層５２のシート抵抗値を上述
の特定範囲内に制御することができる。この特定範囲の
シート抵抗値を示す多結晶シリコン層では、ドーピング
中の熱あるいは後の熱工程での熱に晒されても層内部に
おいて結晶粒が発生することがないため、層表面に凹凸
部分を生じることがない。

【００４５】上記第１の多結晶シリコン層５２に対する
シート抵抗値制御の工程の後は、図１（Ｂ）に示すよう
に、不純物（ドーパント）が拡散されていないノンドー
プの第２の多結晶シリコン層５４上にレジスト５６を設
けて第２の多結晶シリコン層５４に対してパターニング
を施す。このときその下側の層間絶縁層５３に対してパ
ターニングしてもよい。次に、第２の多結晶シリコン層
５４に覆われていない第１の多結晶シリコン層５２の露
出表面および上記第２の多結晶シリコン層５４に対し
て、ドーピング時間を９分間とする以外は先のシート抵
抗値制御工程におけるドーピングと同一の条件でドーピ
ングを行う。この工程により、既にパターニングされた
第２の多結晶シリコン層５４については、ドーパント
（リン）濃度が高くなり、ヘビードープ層となる。ま
た、その第２の多結晶シリコン層５４に被われていない
第１の多結晶シリコン層５２の露出部分については、ド
ーピング前のドーパント（リン）濃度を超えて高濃度と
なり、これもヘビードープ層となる。続いて、第２の多
結晶シリコン層５４に覆われている第１の多結晶シリコ
ン層５２の部分については、ドーピング前のドーパント
（リン）濃度のままでライトドープ層となる。続いて、
図１（Ｃ）〜（Ｆ）と同様にして目的のユニットキャパ
シタ構造とゲート電極および抵抗素子を有する半導体を
有する半導体装置を得る。

【００４６】このような半導体装置においては、上記の
ヘビードープ層に囲まれた第１の多結晶シリコン層５２
の部分は、ドーパント濃度が所定範囲に維持されてお
り、ライトドープ層のままである。このライトドープ層
はキャパシタの下部電極として機能し、このライトドー
プ層の上側のヘビードープ層はキャパシタの上部電極と
して機能しており、両ドープ層は層間絶縁層５３を介し
てユニットキャパシタを構成する。複数のユニットキャ
パシタを集合して図２におけるＳＣＦのＣ１ またはＣ
２ を構成する。本実施例では、キャパシタの下部電極
としてのライトドープ層のシート抵抗が特定の範囲内に
制御され、その表面に凹凸が生じていないものであるか
ら、そのライトドープ層がユニットキャパシタの比精度
を低下させることはない。表面に凹凸の少ないライトド
ープ層を一方の電極としてユニットキャパシタに用いて
いるので、その比精度を容易に引き上げることができ、
ひいてはＳＣＦの性能をも向上させることもできる。

【００４７】上記実施例では、パターニングされた第２
の多結晶シリコン層５４をヘビードープ層とするための
ドーピングの時間を９分間としたが、これを４〜９分間
として任意にドーピング量を変えてもよい。この場合に
は、パターニングされた第２のポリシリコン層５４はヘ
ビードープ層とはならず、その下側部分の第１の多結晶
シリコン層５２と同様にライトドープ層となる。しか
し、この場合でもライトドープ層である第１の多結晶シ
リコン層５２に隣接する部分は不純物濃度が高くなるた
め、ヘビードープ層となる。この場合においても、第１
の多結晶シリコン層５２のうちライトドープ層の部分は
キャパシタの下部電極として機能することは上記実施例
の場合と同様である。

【００４８】なお、本実施例でも、第１の多結晶シリコ
ン層５２のみならず、第２の多結晶シリコン層５４に対
しても、ライトドープ層とするためのドーピングを行う
こともできる。また、上記各実施例では、いずれも従来
の薄層堆積技術、不純物拡散技術等を用いて製造するこ
とができるので、量産性に優れているという効果を奏す
る。さらに、上記各実施例では、ドーパントとしてリン
を用いたが、これに限定されるものではない。

【００４９】

【発明の効果】以上説明したように、本発明によれば、
多結晶シリコン層と金属シリサイド層との積層構造のゲ
ートをもった高速動作に優れたトランジスタと、多結晶
シリコンの熱酸化層を層間絶縁層とし、多結晶シリコン
を両電極とした電圧係数に優れたキャパシタとを形成す
ることができる。また、多結晶シリコンへの高濃度不純
物導入前にトランジスタのゲート酸化層を形成し、また
金属シリサイド層形成前にキャパシタの層間絶縁層を形
成することにより、不純物や金属シリサイドの汚染か
ら、それぞれの絶縁層を防ぐと共に、ゲート酸化層の酸
化と層間絶縁層の酸化を別個に行うことができるため、
それぞれに適した酸化条件で形成することができ、信頼
性の高い半導体装置を提供することができる。

【００５０】また、第１のマスク体が上部電極の上面お
よび側面を覆っているので、金属シリサイド層のエッチ
ングの際の汚染を防ぐことができると共に、上部電極の
不要なエッチングを防止することができる。

【００５１】さらに、上記のトランジスタとキャパシタ
に加え、高抵抗の多結晶シリコンの単層構造を同一基板
上に形成することができる。従って、電圧係数に優れた
キャパシタと高抵抗率が必要な抵抗素子と、高速性の要
求されるゲート部、配線部を同一基板上に形成すること
ができる。

【００５２】さらに、ユニットキャパシタの下部電極の
シート抵抗を３０〜１０００Ω／□の範囲に制御するよ
うにしたので、ユニットキャパシタの比精度を低下させ
ることがなく、本発明が適用されるＳＣＦの性能を向上
させることが可能となる。また、第２の多結晶シリコン
層をドーピングする際、第１の多結晶シリコンで形成さ
れるゲート電極および抵抗体も低抵抗化される。従っ
て、本発明により、ゲート電極等を低抵抗に保ったまま
ユニットキャパシタの比精度を低下させることなく、Ｓ
ＣＦの性能を向上させることが可能となる。

【００５３】また、本発明は、第１，第２の多結晶シリ
コン層のドーピングを熱拡散法にて処理するため、量産
性を維持したまま実施可能である。

【図面の簡単な説明】

【図１】本発明の半導体装置の製造方法の第１の実施例
を説明するための工程図であって、（Ａ）〜（Ｆ）は各
工程後の半導体装置の構成を示す概略断面図である。

【図２】一般的なＳＣＦの構成を示す回路図である。

【図３】従来の半導体装置の製造方法の一例を説明する
ための工程図であって、（Ａ）ないし（Ｈ）はそれぞれ
各工程後の半導体装置の構成を示す概略断面図である。

【図４】従来の半導体装置の製造方法の一例を説明する
ための工程図であって、（Ａ）ないし（Ｉ）はそれぞれ
各工程後の半導体装置の構成を示す概略断面図である。

【符号の説明】

５０ 半導体基板 ５１ フィールド酸化層 ５２ 第１の多結晶シリコン層 ５３ 層間絶縁層 ５５ ゲート酸化層 ５４ 第２の多結晶シリコン層 ５６ レジスト ５７ 第１のマスク体（絶縁層，シリコン酸化層） ５８ レジスト ５９ 金属シリサイド層 ６０ 第２のマスク体（レジスト）

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−301554（ＪＰ，Ａ) 特開 平３−105981（ＪＰ，Ａ) 特開 昭59−195859（ＪＰ，Ａ) 特開 昭58−159365（ＪＰ，Ａ) 特開 昭63−177453（ＪＰ，Ａ) 特開 昭59−163855（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/822 H01L 27/04

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板上にフィールド酸化層および
   ゲート酸化層を形成し、第１の多結晶シリコン層を堆積
   して、前記第１の多結晶シリコン層上に絶縁層を形成
   し、前記絶縁層上に第２の多結晶シリコン層を形成し、
   キャパシタの上部電極層となる部分を残して前記第２の
   多結晶シリコン層および前記絶縁層をエッチングし、前
   記上部電極層およびその側面を覆う第１のマスク体を選
   択的に被着し、 次いで上記で得られた積層体の全表面にわたって金属シ
   リサイド層を形成し、ＭＯＳトランジスタのゲート電極
   となる部分に第２のマスク体を形成し、前記第１の多結
   晶シリコン層と前記金属シリサイド層をエッチングし、 多結晶シリコン層と金属シリサイド層との積層構造から
   なるゲート電極と多結晶シリコン層の電極およびシリコ
   ン酸化層の層間絶縁層からなるキャパシタを形成するこ
   とを特徴とする半導体装置の製造方法。
2. 【請求項２】 半導体基板上にフィールド酸化層および
   ゲート酸化層を形成し、第１の多結晶シリコン層を堆積
   して、前記第１の多結晶シリコン層上に絶縁層を形成
   し、前記絶縁層上に第２の多結晶シリコン層を形成し、
   キャパシタの上部電極層となる部分を残して前記第２の
   多結晶シリコン層および前記絶縁層をエッチングし、前
   記上部電極層およびその側面と多結晶シリコン層単層の
   抵抗体となる部分とを覆う第１のマスク体を選択的に被
   着し、 次いで上記で得られた積層体の全表面にわたって金属シ
   リサイド層を形成し、ＭＯＳトランジスタのゲート電極
   となる部分に第２のマスク体を形成し、前記第１の多結
   晶シリコン層と前記金属シリサイド層をエッチングし、 多結晶シリコン層と金属シリサイド層との積層構造から
   なるゲート電極と多結晶シリコン層の電極およびシリコ
   ン酸化層の層間絶縁層からなるキャパシタと多結晶シリ
   コン層単層からなる抵抗体とを形成することを特徴とす
   る半導体装置の製造方法。
3. 【請求項３】 半導体基板上に形成された酸化層上に第
   １の多結晶シリコン層を形成する工程と、 前記第１の多結晶シリコン層に対して不純物を拡散して
   該第１の多結晶シリコン層のシート抵抗値を３０〜１０
   ００Ω／□の範囲内に制御する工程と、 該シート抵抗制御工程後の第１の多結晶シリコン層上に
   絶縁層を介してキャパシタの上部電極となる第２の多結
   晶シリコン層を形成する工程と、 前記第２の多結晶シリコン層および前記絶縁層をパター
   ニングして、ユニットキャパシタの上部電極を形成する
   工程と、 該パターニングにより残された前記第２の多結晶シリコ
   ン層をマスクとして前記第１の多結晶シリコン層に対し
   てさらに不純物を拡散することにより、前記第２の多結
   晶シリコン層の下側の第１の多結晶シリコン層であって
   シート抵抗値の制御された第１の多結晶シリコン層を除
   いた他の部分の不純物濃度を上げる工程と、 前記第１の多結晶シリコン層をパターニングしてゲート
   およびユニットキャパシタの下部電極を形成する工程と
   を含むことを特徴とする半導体装置の製造方法。
4. 【請求項４】 半導体基板上に形成された酸化層上に第
   １の多結晶シリコン層を形成する工程と、 前記第１の多結晶シリコン層に対して不純物を拡散して
   該第１の多結晶シリコン層のシート抵抗値を３０〜１０
   ００Ω／□の範囲内に制御する工程と、 前記第１の多結晶シリコン層に対してパターニングを施
   し、ゲートおよびキャパシタの下部電極を形成する工程
   と、 該パターニング工程によりパターニングされた前記第１
   の多結晶シリコン層上に層間絶縁層を形成した後に、該
   層間絶縁層上にキャパシタの上部電極となる第２の多結
   晶シリコン層を形成する工程と、 前記第２の多結晶シリコン層および前記層間絶縁層をパ
   ターニングする工程と、 該第２の多結晶シリコン層に対して不純物を拡散して前
   記第２の多結晶シリコン層の下側の第１の多結晶シリコ
   ン層であってシート抵抗値の制御された第１の多結晶シ
   リコン層を除いた他の部分の不純物濃度を上げる工程と
   を含むことを特徴とする半導体装置の製造方法。