JPH08264769A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08264769A JPH08264769A JP6088995A JP6088995A JPH08264769A JP H08264769 A JPH08264769 A JP H08264769A JP 6088995 A JP6088995 A JP 6088995A JP 6088995 A JP6088995 A JP 6088995A JP H08264769 A JPH08264769 A JP H08264769A
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Abstract
(57)【要約】 （修正有）
【目的】少なくともソース・ドレイン領域上に高融点金
属シリサイドを有する半導体装置の製造方法において、
高融点金属シリサイドを形成した後に素子分離領域を形
成することで、半導体素子の微細化による拡散層の抵抗
上昇を抑える。 【構成】ゲート電極５、側壁絶縁膜６を形成後、高融点
金属をスパッタし熱処理を行うことでシリサイド９を形
成し、次に素子分離領域となる部分を異方性エッチング
し、トレンチ１０を形成する。次に酸化膜１１およびＢ
ＰＳＧ１２を堆積し、ＣＭＰ法により研磨し、素子分離
領域と層間膜を形成する。
属シリサイドを有する半導体装置の製造方法において、
高融点金属シリサイドを形成した後に素子分離領域を形
成することで、半導体素子の微細化による拡散層の抵抗
上昇を抑える。 【構成】ゲート電極５、側壁絶縁膜６を形成後、高融点
金属をスパッタし熱処理を行うことでシリサイド９を形
成し、次に素子分離領域となる部分を異方性エッチング
し、トレンチ１０を形成する。次に酸化膜１１およびＢ
ＰＳＧ１２を堆積し、ＣＭＰ法により研磨し、素子分離
領域と層間膜を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体の製造方法に関
し、特に少なくともソース及びドレイン領域上に高融点
金属シリサイドを設けた構造を有する半導体装置及びそ
の製造方法に関する。
し、特に少なくともソース及びドレイン領域上に高融点
金属シリサイドを設けた構造を有する半導体装置及びそ
の製造方法に関する。
【０００２】
【従来の技術】半導体装置の微細化にともない、ソース
・ドレインの寄生抵抗が高速動作の障害となるが、ソー
ス及びドレイン領域に高融点金属シリサイドを設けるこ
とで、寄生抵抗を低減させ、トランジスタの高速動作が
可能になる。
・ドレインの寄生抵抗が高速動作の障害となるが、ソー
ス及びドレイン領域に高融点金属シリサイドを設けるこ
とで、寄生抵抗を低減させ、トランジスタの高速動作が
可能になる。
【０００３】従来のソース及びドレイン領域上に高融点
金属シリサイドを設けた構造を有する半導体の製造方法
を、一例としてＮＭＯＳの主にそのＦＥＴ部の形成につ
いて図３を参照して以下に示す。
金属シリサイドを設けた構造を有する半導体の製造方法
を、一例としてＮＭＯＳの主にそのＦＥＴ部の形成につ
いて図３を参照して以下に示す。
【０００４】シリコン基板１上に通常のＬＯＣＯＳ（Ｌ
ｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏ
ｎ）法により、フィールド酸化膜２を形成した後、フォ
トリソグラフィー工程とイオン注入工程により、Ｐ型不
純物（ボロン等）を導入し、Ｐウェル領域３を形成す
る。次に、ゲート酸化膜４を形成し、その上に多結晶シ
リコンを堆積させ、フォトエッチング法によりパターン
ニングを行いゲート電極５を形成する。次に、ゲート電
極５の側壁に酸化膜からなる側壁絶縁膜６を形成する
（図３（ａ））。
ｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏ
ｎ）法により、フィールド酸化膜２を形成した後、フォ
トリソグラフィー工程とイオン注入工程により、Ｐ型不
純物（ボロン等）を導入し、Ｐウェル領域３を形成す
る。次に、ゲート酸化膜４を形成し、その上に多結晶シ
リコンを堆積させ、フォトエッチング法によりパターン
ニングを行いゲート電極５を形成する。次に、ゲート電
極５の側壁に酸化膜からなる側壁絶縁膜６を形成する
（図３（ａ））。
【０００５】その後、通常のイオン注入工程によりＮ型
不純物（リン等）を導入し、ソース・ドレイン領域７を
形成し、次いで、チタン薄膜をスパッタ法により形成す
る（図３（ｂ））。次に、それを熱処理によりシリコン
上の高融点金属をシリサイド化し、側壁絶縁膜およびフ
ィールド酸化膜上の高融点金属化合物および高融点金属
をウェットエッチングにより除去する（図３（ｃ））。
不純物（リン等）を導入し、ソース・ドレイン領域７を
形成し、次いで、チタン薄膜をスパッタ法により形成す
る（図３（ｂ））。次に、それを熱処理によりシリコン
上の高融点金属をシリサイド化し、側壁絶縁膜およびフ
ィールド酸化膜上の高融点金属化合物および高融点金属
をウェットエッチングにより除去する（図３（ｃ））。
【０００６】
【発明が解決しようとする課題】ソース及びドレイン領
域上に高融点金属シリサイドを設けることで、寄生抵抗
を低減させ、トランジスタの高速動作が可能になる。し
かし、高融点金属シリサイドとして例えばチタンシリサ
イドを用いた場合、半導体装置の微細化に伴い拡散層幅
が狭くなると抵抗が上昇してしまうという問題がある。
これは、拡散層の形成領域が狭くなることによる応力の
増加等により、チタンの凝集反応、シリサイド化反応や
相転移反応が抑制されることで高抵抗な結晶構造をもつ
ことなどが原因とされている。
域上に高融点金属シリサイドを設けることで、寄生抵抗
を低減させ、トランジスタの高速動作が可能になる。し
かし、高融点金属シリサイドとして例えばチタンシリサ
イドを用いた場合、半導体装置の微細化に伴い拡散層幅
が狭くなると抵抗が上昇してしまうという問題がある。
これは、拡散層の形成領域が狭くなることによる応力の
増加等により、チタンの凝集反応、シリサイド化反応や
相転移反応が抑制されることで高抵抗な結晶構造をもつ
ことなどが原因とされている。
【０００７】本発明の目的は、幅の狭い拡散層でのチタ
ンシリサイドの高抵抗化を防ぐことが可能な半導体の製
造方法を提供することにある。
ンシリサイドの高抵抗化を防ぐことが可能な半導体の製
造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体の製造方
法は、ソース及びドレイン領域上に高融点金属シリサイ
ドを形成した絶縁ゲート型電解効果型トランジスタにお
いて、ゲート電極を形成する工程と、半導体基板全面に
高融点金属層を形成する工程と、前記高融点金属層を形
成した半導体基板を熱処理し、半導体基板上に高融点金
属シリサイドを形成する工程と、前記高融点金属シリサ
イドおよびその下部のシリコン基板の一部をエッチング
しトレンチを形成する工程と、全面に絶縁膜を堆積する
ことにより素子分離領域と層間膜を形成する工程を含む
ことを特徴とする。
法は、ソース及びドレイン領域上に高融点金属シリサイ
ドを形成した絶縁ゲート型電解効果型トランジスタにお
いて、ゲート電極を形成する工程と、半導体基板全面に
高融点金属層を形成する工程と、前記高融点金属層を形
成した半導体基板を熱処理し、半導体基板上に高融点金
属シリサイドを形成する工程と、前記高融点金属シリサ
イドおよびその下部のシリコン基板の一部をエッチング
しトレンチを形成する工程と、全面に絶縁膜を堆積する
ことにより素子分離領域と層間膜を形成する工程を含む
ことを特徴とする。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。図１（ａ）〜（ｃ）及び図２（ａ）〜（ｃ）は本発
明の一実施例を、一例としてＮＭＯＳの主にそのＦＥＴ
部の形成について、工程順に示す図である。
る。図１（ａ）〜（ｃ）及び図２（ａ）〜（ｃ）は本発
明の一実施例を、一例としてＮＭＯＳの主にそのＦＥＴ
部の形成について、工程順に示す図である。
【００１０】半導体基板としてのシリコン基板１上に通
常のフォトリソグラフィー工程とイオン注入工程を用い
て、Ｐ型不純物（ボロン等）を導入し、Ｐウェル領域３
を形成する。次に従来例のようなＬＯＣＯＳ工程は行な
わずにゲート酸化膜４を形成し、その上に多結晶シリコ
ンを堆積させ、フォトエッチング法によりパターンニン
グを行いゲート電極５を形成する。ここで、一例として
本実施例のゲート酸化膜４およびゲート電極である多結
晶シリコンの厚さは、それぞれ約１００Ａ，３０００Ａ
とする。次に、全面にＣＶＤ法によりシリコン酸化膜を
約５００Ａの厚さで形成し、ＲＩＥ（Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｃｈｉｎｇ）法によりエッチバックしてゲ
ート電極５の両側に側壁絶縁膜６を形成する。
常のフォトリソグラフィー工程とイオン注入工程を用い
て、Ｐ型不純物（ボロン等）を導入し、Ｐウェル領域３
を形成する。次に従来例のようなＬＯＣＯＳ工程は行な
わずにゲート酸化膜４を形成し、その上に多結晶シリコ
ンを堆積させ、フォトエッチング法によりパターンニン
グを行いゲート電極５を形成する。ここで、一例として
本実施例のゲート酸化膜４およびゲート電極である多結
晶シリコンの厚さは、それぞれ約１００Ａ，３０００Ａ
とする。次に、全面にＣＶＤ法によりシリコン酸化膜を
約５００Ａの厚さで形成し、ＲＩＥ（Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｃｈｉｎｇ）法によりエッチバックしてゲ
ート電極５の両側に側壁絶縁膜６を形成する。
【００１１】その後、イオン注入工程を用いてゲート電
極５をマスクとしてＮ型不純物（リン等）を少なくとも
Ｐウェル領域３上に導入しＬＤＤ（Ｌｉｇｈｔｌｙ Ｄ
ｏｐｅｄ Ｄｒａｉｎ）構造をもつ広い面積のソース・
ドレイン領域７を形成する（図１（ａ））。
極５をマスクとしてＮ型不純物（リン等）を少なくとも
Ｐウェル領域３上に導入しＬＤＤ（Ｌｉｇｈｔｌｙ Ｄ
ｏｐｅｄ Ｄｒａｉｎ）構造をもつ広い面積のソース・
ドレイン領域７を形成する（図１（ａ））。
【００１２】次に、高融点金属として例えば約５００Ａ
のチタンを全面にスパッタ法により堆積し（図１
（ｂ））、窒素雰囲気中において７００℃で約３０秒間
ランプアニールを行うことでシリコン基板上でシリコン
表面とチタンが接している部分を反応させ、高融点金属
シリサイドであるチタンシリサイド層９を形成する（図
１（ｃ））。側壁絶縁膜上に存在する未反応のチタン
は、アンモニアと過酸化水素水の混合液によるエッチン
グにより除去することができる。
のチタンを全面にスパッタ法により堆積し（図１
（ｂ））、窒素雰囲気中において７００℃で約３０秒間
ランプアニールを行うことでシリコン基板上でシリコン
表面とチタンが接している部分を反応させ、高融点金属
シリサイドであるチタンシリサイド層９を形成する（図
１（ｃ））。側壁絶縁膜上に存在する未反応のチタン
は、アンモニアと過酸化水素水の混合液によるエッチン
グにより除去することができる。
【００１３】次に、フォトエッチング法により素子分離
領域となる部分をチタンシリサイド、次いでシリコン基
板の順にそれぞれ約１０００Ａ，３０００Ａ異方性エッ
チングし、トレンチ１０を形成する（図２（ａ））。
領域となる部分をチタンシリサイド、次いでシリコン基
板の順にそれぞれ約１０００Ａ，３０００Ａ異方性エッ
チングし、トレンチ１０を形成する（図２（ａ））。
【００１４】そして、ＣＶＤ法により酸化膜１１を約５
０００Ａ堆積させる。さらに、ＣＶＤ法によりＢＰＳＧ
（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇ
ｌａｓｓ）１２を１μｍ程度堆積させ（図２（ｂ））、
８００℃でリフローを行う。
０００Ａ堆積させる。さらに、ＣＶＤ法によりＢＰＳＧ
（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇ
ｌａｓｓ）１２を１μｍ程度堆積させ（図２（ｂ））、
８００℃でリフローを行う。
【００１５】次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃ
ｈａｎｉｃａｌ Ｐｏｎｉｓｈｉｎｇ）法によりＢＰＳ
Ｇを研磨し、平坦化を行うことで、素子分離領域と層間
膜が形成される（図２（ｃ））。そして、図示しない
が、コンタクトホールを開口し、配線層と保護膜を形成
しトランジスタを構成する。
ｈａｎｉｃａｌ Ｐｏｎｉｓｈｉｎｇ）法によりＢＰＳ
Ｇを研磨し、平坦化を行うことで、素子分離領域と層間
膜が形成される（図２（ｃ））。そして、図示しない
が、コンタクトホールを開口し、配線層と保護膜を形成
しトランジスタを構成する。
【００１６】本実施例では高融点金属シリサイドとして
チタンシリサイドを用いたが、他にコバルトシリサイ
ド、ニッケルシリサイドを用いてもよい。この場合、高
融点金属としてコバルト又はニッケルをスパッタ法によ
り堆積すればよい。
チタンシリサイドを用いたが、他にコバルトシリサイ
ド、ニッケルシリサイドを用いてもよい。この場合、高
融点金属としてコバルト又はニッケルをスパッタ法によ
り堆積すればよい。
【００１７】
【発明の効果】半導体装置の微細化が進むと、チャネル
抵抗の低減により高速な動作が可能になるが、ソース、
ドレインの抵抗による寄生効果の影響がより顕著にあら
われるようになる。本発明は、広い部分でチタンシリサ
イド化してから素子分離領域を形成し、狭い拡散層を形
成することで、例えば０．７μｍ幅のｎ+ 拡散層におい
て、シート抵抗を従来の２０Ω／□以上から１０Ω／□
程度のように、拡散層幅が狭くなることによる抵抗の上
昇を抑えることができる。これにより、半導体素子の微
細化に応じた高速な動作を実現することができる。
抵抗の低減により高速な動作が可能になるが、ソース、
ドレインの抵抗による寄生効果の影響がより顕著にあら
われるようになる。本発明は、広い部分でチタンシリサ
イド化してから素子分離領域を形成し、狭い拡散層を形
成することで、例えば０．７μｍ幅のｎ+ 拡散層におい
て、シート抵抗を従来の２０Ω／□以上から１０Ω／□
程度のように、拡散層幅が狭くなることによる抵抗の上
昇を抑えることができる。これにより、半導体素子の微
細化に応じた高速な動作を実現することができる。
【００１８】更に本発明はＬＯＣＯＳ法ではなく微細化
に有利なトレンチ分離を用いることができる。その際従
来のトレンチ分離法ではトレンチを形成した後、トレン
チを平坦化する工程の後に、ゲート電極，ソース・ドレ
イン領域形成の工程を行ない次に酸化膜を全面に形成す
る工程が必要であったものが、本発明ではトレンチ形成
の後、平坦化の工程が不要であり、１回の酸化膜形成で
すむため、工程数の減少という効果も有する。
に有利なトレンチ分離を用いることができる。その際従
来のトレンチ分離法ではトレンチを形成した後、トレン
チを平坦化する工程の後に、ゲート電極，ソース・ドレ
イン領域形成の工程を行ない次に酸化膜を全面に形成す
る工程が必要であったものが、本発明ではトレンチ形成
の後、平坦化の工程が不要であり、１回の酸化膜形成で
すむため、工程数の減少という効果も有する。
【図１】本発明の実施例の工程を示す断面図。
【図２】本発明の実施例の工程を示す断面図。
【図３】従来技術を示す断面図。
１ シリコン基板 ２ フィールド酸化膜 ３ Ｐウェル領域 ４ ゲート酸化膜 ５ ゲート電極 ６ 側壁絶縁膜 ７ ソース・ドレイン領域 ８ チタン薄膜 ９ チタンシリサイド １０ トレンチ １１ 酸化膜 １２ ＢＰＳＧ
Claims (1)
- 【請求項１】 ソース及びドレイン領域上に高融点金属
シリサイドを形成した絶縁ゲート型電界効果型トランジ
スタにおいて、半導体基板上にゲート電極を形成する工
程と、前記ゲート電極をマスクとして不純物を注入する
工程と、半導体基板全面に高融点金属層を形成する工程
と、前記高融点金属層を形成した半導体基板を熱処理し
半導体基板上に高融点金属シリサイドを形成する工程
と、前記高融点金属シリサイドおよびその下部の半導体
基板の一部をエッチングしトレンチを形成する工程と、
前記トレンチを含む全面に絶縁膜を堆積することにより
素子分離領域と層間膜を形成する工程とを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6088995A JP2636786B2 (ja) | 1995-03-20 | 1995-03-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6088995A JP2636786B2 (ja) | 1995-03-20 | 1995-03-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08264769A true JPH08264769A (ja) | 1996-10-11 |
| JP2636786B2 JP2636786B2 (ja) | 1997-07-30 |
Family
ID=13155385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6088995A Expired - Lifetime JP2636786B2 (ja) | 1995-03-20 | 1995-03-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2636786B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6249017B1 (en) | 1997-09-22 | 2001-06-19 | Nec Corporation | Highly reliable trench capacitor type memory cell |
| KR20010066141A (ko) * | 1999-12-31 | 2001-07-11 | 황인길 | 반도체 소자의 제조 방법 |
| JP2006228950A (ja) * | 2005-02-17 | 2006-08-31 | Sony Corp | 半導体装置およびその製造方法 |
| JP2008520097A (ja) * | 2004-11-10 | 2008-06-12 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 歪み完全空乏型シリコン・オン・インシュレータ半導体デバイスおよびこの製造方法 |
| KR100845103B1 (ko) * | 2005-12-28 | 2008-07-09 | 동부일렉트로닉스 주식회사 | 반도체소자의 제조방법 |
| JP2008186915A (ja) * | 2007-01-29 | 2008-08-14 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2011129714A (ja) * | 2009-12-17 | 2011-06-30 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
-
1995
- 1995-03-20 JP JP6088995A patent/JP2636786B2/ja not_active Expired - Lifetime
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6249017B1 (en) | 1997-09-22 | 2001-06-19 | Nec Corporation | Highly reliable trench capacitor type memory cell |
| US6300211B1 (en) | 1997-09-22 | 2001-10-09 | Nec Corporation | Highly reliable trench capacitor type memory cell |
| KR100303965B1 (ko) * | 1997-09-22 | 2001-10-19 | 가네꼬 히사시 | 고신뢰성트렌치커패시터형메모리셀 |
| KR20010066141A (ko) * | 1999-12-31 | 2001-07-11 | 황인길 | 반도체 소자의 제조 방법 |
| JP2008520097A (ja) * | 2004-11-10 | 2008-06-12 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 歪み完全空乏型シリコン・オン・インシュレータ半導体デバイスおよびこの製造方法 |
| JP2006228950A (ja) * | 2005-02-17 | 2006-08-31 | Sony Corp | 半導体装置およびその製造方法 |
| KR100845103B1 (ko) * | 2005-12-28 | 2008-07-09 | 동부일렉트로닉스 주식회사 | 반도체소자의 제조방법 |
| JP2008186915A (ja) * | 2007-01-29 | 2008-08-14 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2011129714A (ja) * | 2009-12-17 | 2011-06-30 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2636786B2 (ja) | 1997-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970311 |