JP2916306B2 - 半導体装置 - Google Patents
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- H10B—ELECTRONIC MEMORY DEVICES
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- H—ELECTRICITY
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0135—Manufacturing their gate conductors
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H—ELECTRICITY
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
Landscapes
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、スタテックＲＡＭのメ
モリセルに使用するフリップフロップ回路を構成する半
導体装置の改良に関する。
モリセルに使用するフリップフロップ回路を構成する半
導体装置の改良に関する。
【０００２】
【従来の技術】従来、スタテックＲＡＭのメモリセルに
使用するフリップフロップ回路は、例えば図９に示すよ
うな構成を有している。図９において、１は、フリップ
フロップ回路を構成するＭＯＳＦＥＴであり、２は、メ
モリセルの情報の読出しまたは書込みを制御するＭＯＳ
ＦＥＴである。また、３は、負荷抵抗、４は、ワ−ド
線、５は、ビット線を示している。
使用するフリップフロップ回路は、例えば図９に示すよ
うな構成を有している。図９において、１は、フリップ
フロップ回路を構成するＭＯＳＦＥＴであり、２は、メ
モリセルの情報の読出しまたは書込みを制御するＭＯＳ
ＦＥＴである。また、３は、負荷抵抗、４は、ワ−ド
線、５は、ビット線を示している。
【０００３】また、上記スタテックＲＡＭが半導体基板
上に形成されると、概略、図１０に示すようなパタ−ン
となる。すなわち、６は、素子領域であり、この素子領
域６には、上記ＭＯＳＦＥＴ １，２が形成される。７
は、フリップフロップ回路を構成するＭＯＳＦＥＴ １
のゲ−ト電極のパタ−ンであり、８は、メモリセルの情
報の読出しまたは書込みを制御するＭＯＳＦＥＴ ２の
ゲ−ト電極のパタ−ンである。
上に形成されると、概略、図１０に示すようなパタ−ン
となる。すなわち、６は、素子領域であり、この素子領
域６には、上記ＭＯＳＦＥＴ １，２が形成される。７
は、フリップフロップ回路を構成するＭＯＳＦＥＴ １
のゲ−ト電極のパタ−ンであり、８は、メモリセルの情
報の読出しまたは書込みを制御するＭＯＳＦＥＴ ２の
ゲ−ト電極のパタ−ンである。
【０００４】しかしながら、図１０に示すようなパタ−
ンを有する半導体装置は、ＭＯＳＦＥＴ １のゲ−ト電
極７とＭＯＳＦＥＴ ２のゲ−ト電極８が、同一の層に
形成されている。つまり、ゲ−ト電極７，８は、例えば
ポリシリコン層のパタ−ニングによって、同時に形成さ
れる。このため、ゲ−ト電極７とゲ−ト電極８の間に
は、ゲ−ト電極の分離領域（例えば図１０においてＳで
示す。）が必要であり、素子の集積度の向上に妨げとな
っていた。また、上記パタ−ンにおいては、ＭＯＳＦＥ
Ｔ １，２のゲ−ト酸化膜は、ゲ−ト電極と同様に、同
時に形成される。つまり、ＭＯＳＦＥＴ １，２のゲ−
ト酸化膜の膜厚は同一である。従って、ＭＯＳＦＥＴ
１とＭＯＳＦＥＴ ２の駆動力比は、主としてＭＯＳＦ
ＥＴ １，２のチャネル長とチャネル幅によって調整さ
れている。すなわち、当該駆動力比を大きくするために
は、例えばＭＯＳＦＥＴ １のチャネル幅を大きくする
必要があるため、ＭＯＳＦＥＴ １に占める領域が拡大
し、さらに高集積化には不利であった。
ンを有する半導体装置は、ＭＯＳＦＥＴ １のゲ−ト電
極７とＭＯＳＦＥＴ ２のゲ−ト電極８が、同一の層に
形成されている。つまり、ゲ−ト電極７，８は、例えば
ポリシリコン層のパタ−ニングによって、同時に形成さ
れる。このため、ゲ−ト電極７とゲ−ト電極８の間に
は、ゲ−ト電極の分離領域（例えば図１０においてＳで
示す。）が必要であり、素子の集積度の向上に妨げとな
っていた。また、上記パタ−ンにおいては、ＭＯＳＦＥ
Ｔ １，２のゲ−ト酸化膜は、ゲ−ト電極と同様に、同
時に形成される。つまり、ＭＯＳＦＥＴ １，２のゲ−
ト酸化膜の膜厚は同一である。従って、ＭＯＳＦＥＴ
１とＭＯＳＦＥＴ ２の駆動力比は、主としてＭＯＳＦ
ＥＴ １，２のチャネル長とチャネル幅によって調整さ
れている。すなわち、当該駆動力比を大きくするために
は、例えばＭＯＳＦＥＴ １のチャネル幅を大きくする
必要があるため、ＭＯＳＦＥＴ １に占める領域が拡大
し、さらに高集積化には不利であった。
【０００５】
【発明が解決しようとする課題】このように、従来は、
フリップフロップ回路を構成するＭＯＳＦＥＴのゲ−ト
電極と、メモリセルの情報の読出しまたは書込みを制御
するＭＯＳＦＥＴのゲ−ト電極が、同一の層に形成され
ていたため、素子の高集積化に不利となる欠点があっ
た。
フリップフロップ回路を構成するＭＯＳＦＥＴのゲ−ト
電極と、メモリセルの情報の読出しまたは書込みを制御
するＭＯＳＦＥＴのゲ−ト電極が、同一の層に形成され
ていたため、素子の高集積化に不利となる欠点があっ
た。
【０００６】本発明は、上記欠点を解決すべくなされた
もので、その目的は、フリップフロップ回路を構成する
ＭＯＳＦＥＴと制御用ＭＯＳＦＥＴのゲ−ト電極のパタ
−ンを改良することにより、スタテックＲＡＭの集積度
を向上させることである。
もので、その目的は、フリップフロップ回路を構成する
ＭＯＳＦＥＴと制御用ＭＯＳＦＥＴのゲ−ト電極のパタ
−ンを改良することにより、スタテックＲＡＭの集積度
を向上させることである。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、半導体基板と、前記半導体
基板上に形成され、フリップフロップ回路を構成する第
１のＭＯＳＦＥＴと、前記半導体基板上に形成され、メ
モリセルの情報の読出しまたは書込みを制御する第２の
ＭＯＳＦＥＴとを有し、少なくとも前記第１のＭＯＳＦ
ＥＴの第１のゲ−ト電極と前記第２のＭＯＳＦＥＴの第
２のゲ−ト電極とが、異なる層に形成されている。
に、本発明の半導体装置は、半導体基板と、前記半導体
基板上に形成され、フリップフロップ回路を構成する第
１のＭＯＳＦＥＴと、前記半導体基板上に形成され、メ
モリセルの情報の読出しまたは書込みを制御する第２の
ＭＯＳＦＥＴとを有し、少なくとも前記第１のＭＯＳＦ
ＥＴの第１のゲ−ト電極と前記第２のＭＯＳＦＥＴの第
２のゲ−ト電極とが、異なる層に形成されている。
【０００８】また、前記第１のＭＯＳＦＥＴの第１のゲ
−ト絶縁膜と前記第２のＭＯＳＦＥＴの第２のゲ−ト絶
縁膜とが、異なる層に形成され、これにより前記第１お
よび第２のゲ−ト絶縁膜の膜厚を異ならしめ、前記第１
のＭＯＳＦＥＴと前記第２のＭＯＳＦＥＴの実効ゲ−ト
容量を変えている。なお、前記第１のＭＯＳＦＥＴは、
前記第２のＭＯＳＦＥＴに比べて単位面積当りの実効ゲ
−ト容量が大きくなるように設定される。
−ト絶縁膜と前記第２のＭＯＳＦＥＴの第２のゲ−ト絶
縁膜とが、異なる層に形成され、これにより前記第１お
よび第２のゲ−ト絶縁膜の膜厚を異ならしめ、前記第１
のＭＯＳＦＥＴと前記第２のＭＯＳＦＥＴの実効ゲ−ト
容量を変えている。なお、前記第１のＭＯＳＦＥＴは、
前記第２のＭＯＳＦＥＴに比べて単位面積当りの実効ゲ
−ト容量が大きくなるように設定される。
【０００９】さらに、前記第１のゲ−ト絶縁膜と前記第
２のゲ−ト絶縁膜は、互いに異なる材料、例えばＳｉＯ
2 膜、ＳｉＮ膜、ＴａＯ膜、ＳｉＯ2 ／ＳｉＮ／ＳｉＯ
2 の複合膜から構成されている。
２のゲ−ト絶縁膜は、互いに異なる材料、例えばＳｉＯ
2 膜、ＳｉＮ膜、ＴａＯ膜、ＳｉＯ2 ／ＳｉＮ／ＳｉＯ
2 の複合膜から構成されている。
【００１０】また、前記第１および第２のゲ−ト電極の
パタ−ンは、ある１点を中心にして点対称となるように
配置されている。また、前記第１のゲ−ト電極と前記第
２のゲ−ト電極は、互いに重なる部分を有している。
パタ−ンは、ある１点を中心にして点対称となるように
配置されている。また、前記第１のゲ−ト電極と前記第
２のゲ−ト電極は、互いに重なる部分を有している。
【００１１】
【作用】上記構成によれば、第１のＭＯＳＦＥＴの第１
のゲ−ト電極と、第２のＭＯＳＦＥＴの第２のゲ−ト電
極が、別の層に形成されている。これにより、第１のゲ
−ト電極と第２のゲ−ト電極を重ねて形成できるため、
ゲ−ト電極の分離領域が必要でなくなる。
のゲ−ト電極と、第２のＭＯＳＦＥＴの第２のゲ−ト電
極が、別の層に形成されている。これにより、第１のゲ
−ト電極と第２のゲ−ト電極を重ねて形成できるため、
ゲ−ト電極の分離領域が必要でなくなる。
【００１２】また、第１のＭＯＳＦＥＴの第１のゲ−ト
絶縁膜と第２のＭＯＳＦＥＴの第２のゲ−ト絶縁膜を異
なる厚さに形成できるため、ＭＯＳＦＥＴの駆動力比を
チャネル長およびチャネル幅のみならず、ゲ−ト絶縁膜
で調整することもできる。
絶縁膜と第２のＭＯＳＦＥＴの第２のゲ−ト絶縁膜を異
なる厚さに形成できるため、ＭＯＳＦＥＴの駆動力比を
チャネル長およびチャネル幅のみならず、ゲ−ト絶縁膜
で調整することもできる。
【００１３】また、前記第１のゲ−ト絶縁膜と前記第２
のゲ−ト絶縁膜は、互いに異なる材料から構成すること
もでき、例えばＳｉＯ2 膜、ＳｉＮ膜、ＴａＯ膜、Ｓｉ
Ｏ2／ＳｉＮ／ＳｉＯ2 の複合膜であるのが、効果的で
ある。
のゲ−ト絶縁膜は、互いに異なる材料から構成すること
もでき、例えばＳｉＯ2 膜、ＳｉＮ膜、ＴａＯ膜、Ｓｉ
Ｏ2／ＳｉＮ／ＳｉＯ2 の複合膜であるのが、効果的で
ある。
【００１４】さらに、前記第１および第２のＭＯＳＦＥ
Ｔは、ある１点を中心に点対称となるように配置されて
いれば、メモリセルの安定性が向上し、スタティックＲ
ＡＭの高集積化にとって、さらに効果的である。
Ｔは、ある１点を中心に点対称となるように配置されて
いれば、メモリセルの安定性が向上し、スタティックＲ
ＡＭの高集積化にとって、さらに効果的である。
【００１５】
【実施例】以下、図面を参照しながら、本発明の一実施
例について詳細に説明する。
例について詳細に説明する。
【００１６】図１は、本発明の一実施例に係わる半導体
装置の平面図を示している。図１において、１１は、フ
リップフロップ回路を構成するＭＯＳＦＥＴであり、１
２は、メモリセルの情報の読出しまたは書込みを制御す
るＭＯＳＦＥＴである。また、１３は、素子領域、１４
は、ＭＯＳＦＥＴ １１のゲ−ト電極、１５は、ＭＯＳ
ＦＥＴ １２のゲ−ト電極を示している。
装置の平面図を示している。図１において、１１は、フ
リップフロップ回路を構成するＭＯＳＦＥＴであり、１
２は、メモリセルの情報の読出しまたは書込みを制御す
るＭＯＳＦＥＴである。また、１３は、素子領域、１４
は、ＭＯＳＦＥＴ １１のゲ−ト電極、１５は、ＭＯＳ
ＦＥＴ １２のゲ−ト電極を示している。
【００１７】本発明の半導体装置は、ＭＯＳＦＥＴ １
１のゲ−ト電極 １４と、ＭＯＳＦＥＴ １２のゲ−ト
電極 １５とが、別の層に形成されている点において、
従来と異なっている。つまり、例えば図１においてＲの
部分に示すように、ゲ−ト電極１４とゲ−ト電極１５を
重ねて形成できるため、従来において必要としていたゲ
−ト電極の分離領域が必要でなくなる。また、後に述べ
る製造方法にも示すように、ＭＯＳＦＥＴ １１のゲ−
ト絶縁膜とＭＯＳＦＥＴ １２のゲ−ト絶縁膜を異なる
厚さに形成できるため、ＭＯＳＦＥＴの駆動力比をチャ
ネル長およびチャネル幅のみならず、ゲ−ト絶縁膜で調
整することも可能となる。なお、この半導体装置では、
ＭＯＳＦＥＴ１，２が、ある１点を中心に点対称となる
ように配置されている。
１のゲ−ト電極 １４と、ＭＯＳＦＥＴ １２のゲ−ト
電極 １５とが、別の層に形成されている点において、
従来と異なっている。つまり、例えば図１においてＲの
部分に示すように、ゲ−ト電極１４とゲ−ト電極１５を
重ねて形成できるため、従来において必要としていたゲ
−ト電極の分離領域が必要でなくなる。また、後に述べ
る製造方法にも示すように、ＭＯＳＦＥＴ １１のゲ−
ト絶縁膜とＭＯＳＦＥＴ １２のゲ−ト絶縁膜を異なる
厚さに形成できるため、ＭＯＳＦＥＴの駆動力比をチャ
ネル長およびチャネル幅のみならず、ゲ−ト絶縁膜で調
整することも可能となる。なお、この半導体装置では、
ＭＯＳＦＥＴ１，２が、ある１点を中心に点対称となる
ように配置されている。
【００１８】次に、図２〜図８を参照しながら、本発明
の半導体装置の製造方法について説明することにする。
なお、図２〜図８においては、図１のＩ−Ｉ'線に沿う
断面を例にとって説明してある。
の半導体装置の製造方法について説明することにする。
なお、図２〜図８においては、図１のＩ−Ｉ'線に沿う
断面を例にとって説明してある。
【００１９】まず、図２に示すように、温度９５０℃の
水素燃焼酸化法を用いて、ｐ型シリコン単結晶基板２１
上にシリコン酸化膜（ＳｉＯ2 ）を約５００［オングス
トロ−ム］形成する。また、前記シリコン酸化膜上にシ
リコン窒化膜（ＳｉＮ）を約１５００［オングストロ−
ム］形成する。さらに、リソグラフィ−技術を用いて、
前記シリコン窒化膜上にレジスト膜を形成する。また、
化学的気相等方性エッチング法を用いて、前記シリコン
窒化膜の一部をエッチングする。この後、温度１０００
℃の水素燃焼酸化法を用いて、前記シリコン窒化膜に覆
われていない部分におけるｐ型シリコン単結晶基板２１
上に素子分離酸化膜（ＳｉＯ2 ）２２を約８０００［オ
ングストロ−ム］形成する。その結果、シリコン単結晶
基板２１上は、素子領域と分離領域とに分けられる。
水素燃焼酸化法を用いて、ｐ型シリコン単結晶基板２１
上にシリコン酸化膜（ＳｉＯ2 ）を約５００［オングス
トロ−ム］形成する。また、前記シリコン酸化膜上にシ
リコン窒化膜（ＳｉＮ）を約１５００［オングストロ−
ム］形成する。さらに、リソグラフィ−技術を用いて、
前記シリコン窒化膜上にレジスト膜を形成する。また、
化学的気相等方性エッチング法を用いて、前記シリコン
窒化膜の一部をエッチングする。この後、温度１０００
℃の水素燃焼酸化法を用いて、前記シリコン窒化膜に覆
われていない部分におけるｐ型シリコン単結晶基板２１
上に素子分離酸化膜（ＳｉＯ2 ）２２を約８０００［オ
ングストロ−ム］形成する。その結果、シリコン単結晶
基板２１上は、素子領域と分離領域とに分けられる。
【００２０】次に、図３に示すように、化学的気相等方
性エッチング法を用いて、前記シリコン窒化膜を完全に
除去する。また、ＮＨ4 Ｆ液を用いて、素子領域に存在
する前記シリコン酸化膜を除去する。この後、温度９０
０℃の乾燥酸素酸化法を用いて、シリコン単結晶基板２
１上にシリコン酸化膜（ＳｉＯ2 ）２３を約１６０［オ
ングストロ−ム］形成する。また、リソグラフィ−技術
およびＮＨ4 Ｆ液を用いて、シリコン酸化膜２３の一部
をエッチングし、コンタクトホ−ル２４を形成する。
性エッチング法を用いて、前記シリコン窒化膜を完全に
除去する。また、ＮＨ4 Ｆ液を用いて、素子領域に存在
する前記シリコン酸化膜を除去する。この後、温度９０
０℃の乾燥酸素酸化法を用いて、シリコン単結晶基板２
１上にシリコン酸化膜（ＳｉＯ2 ）２３を約１６０［オ
ングストロ−ム］形成する。また、リソグラフィ−技術
およびＮＨ4 Ｆ液を用いて、シリコン酸化膜２３の一部
をエッチングし、コンタクトホ−ル２４を形成する。
【００２１】次に、図４に示すように、化学的気相成長
法を用いて、基板２１上の全面にポリシリコン膜２５を
約２０００［オングストロ−ム］形成する。また、温度
９００℃のＰＯＣｌ3 雰囲気中において、約３０分間の
熱処理を行う。その結果、ポリシリコン膜２５中に不純
物（リン）がド−ピングされ、ポリシリコン膜２５が低
抵抗化される。同時に、ポリシリコン膜２５から基板２
１中へ不純物（リン）が拡散し、基板２１の表面領域に
拡散層２６が形成される。さらに、スパッタ法を用い
て、ポリシリコン膜２５上に低抵抗膜２７、例えば高融
点金属（Ｍｏ，ＭｏＳｉX ，Ｗ，ＷＳｉX ，Ｔｉ，Ｔｉ
ＳｉX など）を約２０００［オングストロ−ム］形成す
る。
法を用いて、基板２１上の全面にポリシリコン膜２５を
約２０００［オングストロ−ム］形成する。また、温度
９００℃のＰＯＣｌ3 雰囲気中において、約３０分間の
熱処理を行う。その結果、ポリシリコン膜２５中に不純
物（リン）がド−ピングされ、ポリシリコン膜２５が低
抵抗化される。同時に、ポリシリコン膜２５から基板２
１中へ不純物（リン）が拡散し、基板２１の表面領域に
拡散層２６が形成される。さらに、スパッタ法を用い
て、ポリシリコン膜２５上に低抵抗膜２７、例えば高融
点金属（Ｍｏ，ＭｏＳｉX ，Ｗ，ＷＳｉX ，Ｔｉ，Ｔｉ
ＳｉX など）を約２０００［オングストロ−ム］形成す
る。
【００２２】次に、図５に示すように、異方性エッチン
グ法を用いて、ポリシリコン膜２５および低抵抗膜２７
をパタ−ニングする。その結果、フリップフロップ回路
を構成するＭＯＳＦＥＴのゲ−ト電極およびその配線が
形成される。この後、ＮＨ4Ｆ液を用いて、基板２１上
に露出したシリコン酸化膜２３を除去する。
グ法を用いて、ポリシリコン膜２５および低抵抗膜２７
をパタ−ニングする。その結果、フリップフロップ回路
を構成するＭＯＳＦＥＴのゲ−ト電極およびその配線が
形成される。この後、ＮＨ4Ｆ液を用いて、基板２１上
に露出したシリコン酸化膜２３を除去する。
【００２３】次に、図６に示すように、温度９００℃の
乾燥酸素酸化法を用いて、基板２１上、および、ポリシ
リコン膜２５上、および、低抵抗膜２７上にそれぞれシ
リコン酸化膜（ＳｉＯ2 ）２８を約２５０［オングスト
ロ−ム］形成する。
乾燥酸素酸化法を用いて、基板２１上、および、ポリシ
リコン膜２５上、および、低抵抗膜２７上にそれぞれシ
リコン酸化膜（ＳｉＯ2 ）２８を約２５０［オングスト
ロ−ム］形成する。
【００２４】次に、図７に示すように、化学的気相成長
法を用いて、基板２１上の全面にポリシリコン膜２９を
約２０００［オングストロ−ム］形成する。また、温度
９００℃のＰＯＣｌ3 雰囲気中において、約３０分間の
熱処理を行う。その結果、ポリシリコン膜２９中に不純
物（リン）がド−ピングされ、ポリシリコン膜２９が低
抵抗化される。また、スパッタ法を用いて、ポリシリコ
ン膜２９上に低抵抗膜３０、例えば高融点金属（Ｍｏ，
ＭｏＳｉX ，Ｗ，ＷＳｉX ，Ｔｉ，ＴｉＳｉXなど）を
約２０００［オングストロ−ム］形成する。
法を用いて、基板２１上の全面にポリシリコン膜２９を
約２０００［オングストロ−ム］形成する。また、温度
９００℃のＰＯＣｌ3 雰囲気中において、約３０分間の
熱処理を行う。その結果、ポリシリコン膜２９中に不純
物（リン）がド−ピングされ、ポリシリコン膜２９が低
抵抗化される。また、スパッタ法を用いて、ポリシリコ
ン膜２９上に低抵抗膜３０、例えば高融点金属（Ｍｏ，
ＭｏＳｉX ，Ｗ，ＷＳｉX ，Ｔｉ，ＴｉＳｉXなど）を
約２０００［オングストロ−ム］形成する。
【００２５】次に、図８に示すように、異方性エッチン
グ法を用いて、ポリシリコン膜２９および低抵抗膜３０
をパタ−ニングする。その結果、メモリセルの情報の読
出しまたは書込みを制御するＭＯＳＦＥＴのゲ−ト電極
およびその配線が形成される。なお、異方性エッチング
は、シリコン酸化膜２８とポリシリコン膜２９のエッチ
ング選択比が十分であることを条件に行う。この後、上
記工程によって形成されたＭＯＳＦＥＴのゲ−ト電極お
よびその配線をマスクにして、ヒ素（Ａｓ）イオンを、
加速電圧約６０ｋｅＶ、ド−ズ量約５×１０15［ｃ
ｍ-2］で基板２１中へ注入する。また、熱処理を行い、
基板２１中に注入されたヒ素イオンを活性化すること
で、当該基板２１中に拡散層（ソ−スまたはドレイン）
３１を形成する。
グ法を用いて、ポリシリコン膜２９および低抵抗膜３０
をパタ−ニングする。その結果、メモリセルの情報の読
出しまたは書込みを制御するＭＯＳＦＥＴのゲ−ト電極
およびその配線が形成される。なお、異方性エッチング
は、シリコン酸化膜２８とポリシリコン膜２９のエッチ
ング選択比が十分であることを条件に行う。この後、上
記工程によって形成されたＭＯＳＦＥＴのゲ−ト電極お
よびその配線をマスクにして、ヒ素（Ａｓ）イオンを、
加速電圧約６０ｋｅＶ、ド−ズ量約５×１０15［ｃ
ｍ-2］で基板２１中へ注入する。また、熱処理を行い、
基板２１中に注入されたヒ素イオンを活性化すること
で、当該基板２１中に拡散層（ソ−スまたはドレイン）
３１を形成する。
【００２６】この後、図示しないが、基板上の全面に層
間絶縁膜を形成し、コンタクトホ−ルを形成した後、そ
の層間絶縁膜上に第３層目の配線を形成する。さらに、
基板上の全面に層間絶縁膜を形成し、その層間絶縁膜を
平坦化し、コンタクトホ−ルを形成した後、金属配線
（例えばＡｌ−Ｓｉ合金など）を形成する。
間絶縁膜を形成し、コンタクトホ−ルを形成した後、そ
の層間絶縁膜上に第３層目の配線を形成する。さらに、
基板上の全面に層間絶縁膜を形成し、その層間絶縁膜を
平坦化し、コンタクトホ−ルを形成した後、金属配線
（例えばＡｌ−Ｓｉ合金など）を形成する。
【００２７】
【発明の効果】以上、説明したように、本発明の半導体
装置によれば次のような効果を奏する。
装置によれば次のような効果を奏する。
【００２８】スタティックＲＡＭのメモリセルにおい
て、フリップフロップ回路を構成するドライブ用ＭＯＳ
ＦＥＴのゲ−ト電極と、メモリセルの情報の読出しまた
は書込みを制御する制御用ＭＯＳＦＥＴのゲ−ト電極
が、別の層に形成されている。これにより、ドライブ用
ＭＯＳＦＥＴのゲ−ト電極と制御用ＭＯＳＦＥＴのゲ−
ト電極を重ねて形成できるため、ゲ−ト電極の分離領域
が必要でなくなる。また、ドライブ用ＭＯＳＦＥＴのゲ
−ト酸化膜と制御用ＭＯＳＦＥＴのゲ−ト酸化膜を別々
に形成できるため、ＭＯＳＦＥＴの駆動力比をチャネル
長およびチャネル幅のみならず、ゲ−ト絶縁膜の膜厚で
調整することも可能である。
て、フリップフロップ回路を構成するドライブ用ＭＯＳ
ＦＥＴのゲ−ト電極と、メモリセルの情報の読出しまた
は書込みを制御する制御用ＭＯＳＦＥＴのゲ−ト電極
が、別の層に形成されている。これにより、ドライブ用
ＭＯＳＦＥＴのゲ−ト電極と制御用ＭＯＳＦＥＴのゲ−
ト電極を重ねて形成できるため、ゲ−ト電極の分離領域
が必要でなくなる。また、ドライブ用ＭＯＳＦＥＴのゲ
−ト酸化膜と制御用ＭＯＳＦＥＴのゲ−ト酸化膜を別々
に形成できるため、ＭＯＳＦＥＴの駆動力比をチャネル
長およびチャネル幅のみならず、ゲ−ト絶縁膜の膜厚で
調整することも可能である。
【図１】本発明の一実施例に係わる半導体装置を示す平
面図。
面図。
【図２】本発明の半導体装置の製造方法を示す断面図。
【図３】本発明の半導体装置の製造方法を示す断面図。
【図４】本発明の半導体装置の製造方法を示す断面図。
【図５】本発明の半導体装置の製造方法を示す断面図。
【図６】本発明の半導体装置の製造方法を示す断面図。
【図７】本発明の半導体装置の製造方法を示す断面図。
【図８】本発明の半導体装置の製造方法を示す断面図。
【図９】スタテックＲＡＭのメモリセルを示す回路図。
【図１０】従来の半導体装置を示す平面図。
１１…フリップフロップ回路を構成するＭＯＳＦＥＴ、 １２…メモリセルの情報の読出しまたは書込みを制御す
るＭＯＳＦＥＴ、 １３…素子領域、 １４…ＭＯＳＦＥＴ １１のゲ−ト電極、 １５…ＭＯＳＦＥＴ １２のゲ−ト電極、 ２１…ｐ型シリコン単結晶基板、 ２２…素子分離酸化膜（ＳｉＯ2 ）、 ２３，２８…シリコン酸化膜（ＳｉＯ2 ）、 ２４…コンタクトホ−ル、 ２５，２９…ポリシリコン膜、 ２６，３１…拡散層（ソ−スまたはドレイン）、 ２７，３０…低抵抗膜。
るＭＯＳＦＥＴ、 １３…素子領域、 １４…ＭＯＳＦＥＴ １１のゲ−ト電極、 １５…ＭＯＳＦＥＴ １２のゲ−ト電極、 ２１…ｐ型シリコン単結晶基板、 ２２…素子分離酸化膜（ＳｉＯ2 ）、 ２３，２８…シリコン酸化膜（ＳｉＯ2 ）、 ２４…コンタクトホ−ル、 ２５，２９…ポリシリコン膜、 ２６，３１…拡散層（ソ−スまたはドレイン）、 ２７，３０…低抵抗膜。
Claims (9)
- 【請求項１】 スタテックＲＡＭのメモリセルに使用さ
れるフリップフロップ回路と、前記メモリセルの情報の
読出し又は書込みを制御するトランスファゲートとを有
する半導体装置において、 前記フリップフロップ回路は、ゲート電極が第１のレベ
ルの層に形成される第１のＭＯＳＦＥＴを有し、 前記トランスファゲートは、ゲート電極が前記第１のレ
ベルとは異なる第２のレベルの層に形成される第２のＭ
ＯＳＦＥＴを有し、前記第１のＭＯＳＦＥＴのゲート電
極の一端は、前記第２のＭＯＳＦＥＴのゲート電極にオ
ーバーラップしており、 前記フリップフロップ回路は、ゲート電極が前記第１の
レベルの層に形成される第３のＭＯＳＦＥＴを有し、 前記トランスファゲートは、ゲート電極が前記第２のレ
ベルの層に形成される第４のＭＯＳＦＥＴを有し、前記
第３のＭＯＳＦＥＴのゲート電極の一端は、前記第４の
ＭＯＳＦＥＴのゲート電極にオーバーラップしており、 前記第１、第２、第３及び第４のＭＯＳＦＥＴは、それ
ぞれ拡散層を有し、 前記第１のＭＯＳＦＥＴのゲート電極の他端は、前記第
３及び第４のＭＯＳＦＥＴの拡散層に接続され、前記第
３のＭＯＳＦＥＴのゲート電極の他端は、前記第１及び
第２のＭＯＳＦＥＴの拡散層に接続され、前記第１のＭＯＳＦＥＴの第１のゲート絶縁膜の膜厚と
前記第２のＭＯＳＦＥＴの第２のゲート絶縁膜の膜厚を
互いに異ならしめ、前記第１のＭＯＳＦＥＴと前記第２
のＭＯＳＦＥＴの実効ゲート容量を変える ことを特徴と
する半導体装置。 - 【請求項２】 スタテックＲＡＭのメモリセルに使用さ
れるフリップフロップ回路と、前記メモリセルの情報の
読出し又は書込みを制御するトランスファゲートとを有
する半導体装置において、 前記フリップフロップ回路は、ゲート電極が第１のレベ
ルの層に形成される第１のＭＯＳＦＥＴを有し、 前記トランスファゲートは、ゲート電極が前記第１のレ
ベルとは異なる第２のレベルの層に形成される第２のＭ
ＯＳＦＥＴを有し、前記第１のＭＯＳＦＥＴのゲート電
極の一端は、前記第２のＭＯＳＦＥＴのゲート電極にオ
ーバーラップしており、 前記フリップフロップ回路は、ゲート電極が前記第１の
レベルの層に形成される第３のＭＯＳＦＥＴを有し、 前記トランスファゲートは、ゲート電極が前記第２のレ
ベルの層に形成される第４のＭＯＳＦＥＴを有し、前記
第３のＭＯＳＦＥＴのゲート電極の一端は、前記第４の
ＭＯＳＦＥＴのゲート電極にオーバーラップしており、 前記第１、第２、第３及び第４のＭＯＳＦＥＴは、それ
ぞれ拡散層を有し、 前記第１のＭＯＳＦＥＴのゲート電極の他端は、前記第
３及び第４のＭＯＳＦＥＴの拡散層に接続され、前記第
３のＭＯＳＦＥＴのゲート電極の他端は、前記第１及び
第２のＭＯＳＦＥＴの拡散層に接続され、前記第１のＭＯＳＦＥＴの第１のゲート絶縁膜と前記第
２のＭＯＳＦＥＴの第２のゲート絶縁膜を互いに異なる
材料から構成し、前記第１のＭＯＳＦＥＴと前記第２の
ＭＯＳＦＥＴの実効ゲート容量を変える ことを特徴とす
る半導体装置。 - 【請求項３】 前記第１のＭＯＳＦＥＴの第１のゲート
絶縁膜と前記第２のＭＯＳＦＥＴの第２のゲート絶縁膜
は、互いに異なる層に形成されていることを特徴とする
請求項１記載の半導体装置。 - 【請求項４】 前記第１のＭＯＳＦＥＴは、前記第２の
ＭＯＳＦＥＴに比べて単位面積当りの実効ゲート容量が
大きいことを特徴とする請求項１又は２記載の半導体装
置。 - 【請求項５】 前記第１のゲート電極は、ポリシリコン
膜、又は、ポリシリコン膜と高融点金属膜の積層膜、又
は、ポリシリコン膜と高融点金属シリサイド膜の積層膜
から構成されていることを特徴とする請求項１又は２記
載の半導体装置。 - 【請求項６】 前記第２のゲート電極は、ポリシリコン
膜、又は、ポリシリコン膜と高融点金属膜の積層膜、又
は、ポリシリコン膜と高融点金属シリサイド膜の積層膜
から構成されていることを特徴とする請求項１又は２記
載の半導体装置。 - 【請求項７】 前記第１のゲート絶縁膜は、ＳｉＯ
２膜、又は、ＳｉＮ膜、又は、ＴａＯ膜、又は、ＳｉＯ
２／ＳｉＮ／ＳｉＯ２の複合膜から構成されていること
を特徴とする請求項１又は２記載の半導体装置。 - 【請求項８】 前記第２のゲート絶縁膜は、ＳｉＯ
２膜、又は、ＳｉＮ膜、又は、ＴａＯ膜、又は、ＳｉＯ
２／ＳｉＮ／ＳｉＯ２の複合膜から構成されていること
を特徴とする請求項１又は２記載の半導体装置。 - 【請求項９】 前記第１及び第２のゲート電極のパター
ンは、ある１点を中心にして点対称となるように配置さ
れていることを特徴とする請求項１又は２記載の半導体
装置。
Priority Applications (5)
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|---|---|---|---|
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| KR1019920015984A KR960012301B1 (ko) | 1991-09-06 | 1992-09-03 | 반도체 장치 |
| EP92115166A EP0534203B1 (en) | 1991-09-06 | 1992-09-04 | Semiconductor device |
| DE69227663T DE69227663T2 (de) | 1991-09-06 | 1992-09-04 | Halbleitereinrichtung |
| US07/941,325 US5396105A (en) | 1991-09-06 | 1992-09-04 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3226848A JP2916306B2 (ja) | 1991-09-06 | 1991-09-06 | 半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH0567744A JPH0567744A (ja) | 1993-03-19 |
| JP2916306B2 true JP2916306B2 (ja) | 1999-07-05 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3226848A Expired - Fee Related JP2916306B2 (ja) | 1991-09-06 | 1991-09-06 | 半導体装置 |
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| KR (1) | KR960012301B1 (ja) |
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| DE19839272B4 (de) * | 1997-09-11 | 2007-02-01 | Iro Sweden Ab | Steuerbare Fadenbremse |
| US6924560B2 (en) * | 2003-08-08 | 2005-08-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Compact SRAM cell with FinFET |
| KR20050018300A (ko) * | 2003-08-09 | 2005-02-23 | 최호진 | 니코틴 감소 필터구멍 형성방법 |
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| US4951112A (en) * | 1987-01-28 | 1990-08-21 | Advanced Micro Devices, Inc. | Triple-poly 4T static ram cell with two independent transistor gates |
| JPH01152662A (ja) * | 1987-12-09 | 1989-06-15 | Fujitsu Ltd | 半導体記憶装置 |
| DE69011038T2 (de) * | 1989-11-02 | 1995-01-05 | Seiko Epson Corp | Integrierte Halbleiterschaltung. |
-
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- 1991-09-06 JP JP3226848A patent/JP2916306B2/ja not_active Expired - Fee Related
-
1992
- 1992-09-03 KR KR1019920015984A patent/KR960012301B1/ko not_active IP Right Cessation
- 1992-09-04 US US07/941,325 patent/US5396105A/en not_active Expired - Fee Related
- 1992-09-04 DE DE69227663T patent/DE69227663T2/de not_active Expired - Lifetime
- 1992-09-04 EP EP92115166A patent/EP0534203B1/en not_active Expired - Lifetime
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| DE69227663D1 (de) | 1999-01-07 |
| EP0534203A2 (en) | 1993-03-31 |
| KR960012301B1 (ko) | 1996-09-18 |
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| DE69227663T2 (de) | 1999-05-12 |
| EP0534203B1 (en) | 1998-11-25 |
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