JPH06318673A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH06318673A JPH06318673A JP5143643A JP14364393A JPH06318673A JP H06318673 A JPH06318673 A JP H06318673A JP 5143643 A JP5143643 A JP 5143643A JP 14364393 A JP14364393 A JP 14364393A JP H06318673 A JPH06318673 A JP H06318673A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 74
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 239000010410 layer Substances 0.000 claims abstract description 428
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 211
- 239000003990 capacitor Substances 0.000 claims abstract description 75
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 49
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 48
- 229910052751 metal Inorganic materials 0.000 claims abstract description 42
- 239000002184 metal Substances 0.000 claims abstract description 42
- 239000011229 interlayer Substances 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 30
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 16
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims abstract description 13
- 239000012535 impurity Substances 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 22
- 238000000059 patterning Methods 0.000 claims description 16
- 239000002356 single layer Substances 0.000 claims description 7
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 3
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 208000024891 symptom Diseases 0.000 claims 1
- 238000003475 lamination Methods 0.000 abstract 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 11
- 239000011574 phosphorus Substances 0.000 description 11
- 229910052698 phosphorus Inorganic materials 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 7
- 239000002019 doping agent Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 6
- 229910021342 tungsten silicide Inorganic materials 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000011109 contamination Methods 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical group CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 230000001590 oxidative effect Effects 0.000 description 4
- 229910019001 CoSi Inorganic materials 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 239000003870 refractory metal Substances 0.000 description 3
- 238000005979 thermal decomposition reaction Methods 0.000 description 3
- 229910016006 MoSi Inorganic materials 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 1
- MANYRMJQFFSZKJ-UHFFFAOYSA-N bis($l^{2}-silanylidene)tantalum Chemical compound [Si]=[Ta]=[Si] MANYRMJQFFSZKJ-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002923 metal particle Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 アナログ回路に適した半導体装置およびその
製造方法を提供する。 【構成】 半導体基板５０上にフィールド酸化層５１お
よびゲート酸化層５５を形成し、第１の多結晶シリコン
層５２を堆積して、その上に層間絶縁層５３を形成し、
この絶縁層上に第２の多結晶シリコン層５４を形成し、
キャパシタの上部電極層となる部分を残して第２の多結
晶シリコン層をエッチングし、上部電極層およびその側
面を覆う第１のマスク体５７を選択的に被着する。次い
で金属シリサイド層５９を形成した後、ＭＯＳトランジ
スタのゲート電極となる部分に第２のマスク体６０を形
成し、第１の多結晶シリコン層と金属シリサイド層をエ
ッチングし、多結晶シリコン層と金属シリサイド層との
積層構造からなるゲート電極と多結晶シリコン層の電極
およびシリコン酸化層５７の層間絶縁層５３からなるキ
ャパシタを形成する。
製造方法を提供する。 【構成】 半導体基板５０上にフィールド酸化層５１お
よびゲート酸化層５５を形成し、第１の多結晶シリコン
層５２を堆積して、その上に層間絶縁層５３を形成し、
この絶縁層上に第２の多結晶シリコン層５４を形成し、
キャパシタの上部電極層となる部分を残して第２の多結
晶シリコン層をエッチングし、上部電極層およびその側
面を覆う第１のマスク体５７を選択的に被着する。次い
で金属シリサイド層５９を形成した後、ＭＯＳトランジ
スタのゲート電極となる部分に第２のマスク体６０を形
成し、第１の多結晶シリコン層と金属シリサイド層をエ
ッチングし、多結晶シリコン層と金属シリサイド層との
積層構造からなるゲート電極と多結晶シリコン層の電極
およびシリコン酸化層５７の層間絶縁層５３からなるキ
ャパシタを形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、さらに詳しくは多結晶シリコン層
（膜）で形成されるキャパシタの電極やＭＩＳＦＥＴの
ゲート等のようなアナログ回路に好適な半導体装置とそ
の製造方法に関するものである。
製造方法に関し、さらに詳しくは多結晶シリコン層
（膜）で形成されるキャパシタの電極やＭＩＳＦＥＴの
ゲート等のようなアナログ回路に好適な半導体装置とそ
の製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体集積装置は微細化が非常に
進んでいる。このような微細化に伴い、素子に用いられ
るゲートや配線の線幅が小さくなっている。ゲートの線
幅が小さくなることにより生じるショートチャネル効果
を軽減するものとして、特公昭６２−３１５０６号公報
には、ＴＥＯＳ（テトラエトキシシラン）の熱分解等に
よるＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏ
ｓｉｔｉｏｎ）により絶縁層を形成し、異方性ドライエ
ッチングによりサイドウォールを形成し、ソースおよび
ドレインを２重構造とする、いわゆるＬＤＤ（Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造が記載されてい
る。
進んでいる。このような微細化に伴い、素子に用いられ
るゲートや配線の線幅が小さくなっている。ゲートの線
幅が小さくなることにより生じるショートチャネル効果
を軽減するものとして、特公昭６２−３１５０６号公報
には、ＴＥＯＳ（テトラエトキシシラン）の熱分解等に
よるＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏ
ｓｉｔｉｏｎ）により絶縁層を形成し、異方性ドライエ
ッチングによりサイドウォールを形成し、ソースおよび
ドレインを２重構造とする、いわゆるＬＤＤ（Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造が記載されてい
る。
【０００３】また、微細化に伴うゲートや配線の線幅が
小さくなるため、抵抗が高くなって信号の伝達特性が遅
くなるという問題が生じた。このような問題を解決する
ために、米国特許第４，３９２，２９９号公報明細書に
は多結晶シリコン上にシリサイドを積層して低抵抗のゲ
ートや配線を形成することが記載されている。
小さくなるため、抵抗が高くなって信号の伝達特性が遅
くなるという問題が生じた。このような問題を解決する
ために、米国特許第４，３９２，２９９号公報明細書に
は多結晶シリコン上にシリサイドを積層して低抵抗のゲ
ートや配線を形成することが記載されている。
【０００４】
【発明が解決しようとする課題】ところが、アナログ回
路では抵抗素子やキャパシタが多用されており、上述の
ような低抵抗の多結晶シリコン層とシリサイド層の積層
構造による配線で高抵抗の抵抗素子を形成すると、配線
を長くする必要があり、チップ面積の増大を招いてしま
うという問題があった。
路では抵抗素子やキャパシタが多用されており、上述の
ような低抵抗の多結晶シリコン層とシリサイド層の積層
構造による配線で高抵抗の抵抗素子を形成すると、配線
を長くする必要があり、チップ面積の増大を招いてしま
うという問題があった。
【０００５】図２は、一般的なスイッチドキャパシタフ
ィルタ（以下、ＳＣＦと略す）の構成を示す回路図であ
る。図２においてＣ１およびＣ２はそれぞれ複数のユニ
ットキャパシタの集合体として構成されている。このユ
ニットキャパシタを有する半導体装置の製造方法の一例
を図３を参照して説明する。
ィルタ（以下、ＳＣＦと略す）の構成を示す回路図であ
る。図２においてＣ１およびＣ２はそれぞれ複数のユニ
ットキャパシタの集合体として構成されている。このユ
ニットキャパシタを有する半導体装置の製造方法の一例
を図３を参照して説明する。
【０００６】まず、図３（Ａ）に示すように、半導体基
板１の上にフィールド酸化層２を形成した後、このフィ
ールド酸化層２の上に第１の多結晶シリコン層（ポリシ
リコン層）３を例えばＳｉＨ4 ガスの熱分解などにより
堆積する。次に、低抵抗化のために第１の多結晶シリコ
ン層３に対してＰＯＣｌ3 等の拡散法により不純物とし
てのリンを高濃度に拡散し、ヘビードープ層Ｈ1 とす
る。ヘビードープ層Ｈ1 とされた第１の多結晶シリコン
層３の上には、図３（Ｂ）に示すようにトランジスタ形
成領域Ａおよびキャパシタ形成領域Ｂにそれぞれレジス
ト８を設けた後、第１の多結晶シリコン層３に対して例
えばフォトリソグラフィおよびエッチングによりパター
ニングを施しゲート電極３Ａ（Ｈ1 ）およびキャパシタ
下部電極３Ｂ（Ｈ2 ）を形成する（図３（Ｃ）参照）。
なお、図３において１０はゲート酸化層である。
板１の上にフィールド酸化層２を形成した後、このフィ
ールド酸化層２の上に第１の多結晶シリコン層（ポリシ
リコン層）３を例えばＳｉＨ4 ガスの熱分解などにより
堆積する。次に、低抵抗化のために第１の多結晶シリコ
ン層３に対してＰＯＣｌ3 等の拡散法により不純物とし
てのリンを高濃度に拡散し、ヘビードープ層Ｈ1 とす
る。ヘビードープ層Ｈ1 とされた第１の多結晶シリコン
層３の上には、図３（Ｂ）に示すようにトランジスタ形
成領域Ａおよびキャパシタ形成領域Ｂにそれぞれレジス
ト８を設けた後、第１の多結晶シリコン層３に対して例
えばフォトリソグラフィおよびエッチングによりパター
ニングを施しゲート電極３Ａ（Ｈ1 ）およびキャパシタ
下部電極３Ｂ（Ｈ2 ）を形成する（図３（Ｃ）参照）。
なお、図３において１０はゲート酸化層である。
【０００７】次に、このヘビードープ層Ｈ1 の上に、図
３（Ｄ）に示すように例えば熱酸化あるいはＣＶＤ法等
により層間絶縁層４を被着する。その上に第２の多結晶
シリコン層５を堆積する（図３（Ｅ）参照）。次に、こ
の第２の多結晶シリコン層５に対して第１の多結晶シリ
コン層３に対するドーピングと同様な方法によってリン
を高濃度に拡散し、これも低抵抗化のためにヘビードー
プ層Ｈ2 とする（図３（Ｆ）参照）。次に、図３（Ｇ）
に示すようにヘビードープ層Ｈ2 とされた第２の多結晶
シリコン層５の上にレジスト９を設けた後、第２の多結
晶シリコン層５に対して例えばフォトリソグラフィによ
りパターニングを施す（図３（Ｈ）参照）。
３（Ｄ）に示すように例えば熱酸化あるいはＣＶＤ法等
により層間絶縁層４を被着する。その上に第２の多結晶
シリコン層５を堆積する（図３（Ｅ）参照）。次に、こ
の第２の多結晶シリコン層５に対して第１の多結晶シリ
コン層３に対するドーピングと同様な方法によってリン
を高濃度に拡散し、これも低抵抗化のためにヘビードー
プ層Ｈ2 とする（図３（Ｆ）参照）。次に、図３（Ｇ）
に示すようにヘビードープ層Ｈ2 とされた第２の多結晶
シリコン層５の上にレジスト９を設けた後、第２の多結
晶シリコン層５に対して例えばフォトリソグラフィによ
りパターニングを施す（図３（Ｈ）参照）。
【０００８】また、図４は、第２の多結晶シリコン層５
を先にパターニングした後に第１の多結晶シリコン層３
をパターニングする例である。上述した製造方法では、
ゲート電極やポリ抵抗（図中に記載なし）を低抵抗化す
るため、第１の多結晶シリコン層の不純物濃度が高くな
る。そのため、第１の多結晶シリコン層で形成されるキ
ャパシタ下部電極ではそのドーピング中あるいは後の熱
工程において層３の内部に結晶粒が成長し、層表面に凹
凸が生じてしまう。このような凹凸表面の多結晶シリコ
ン層上に形成されるユニットキャパシタは、その比精度
が低下する。この比精度は、図２におけるキャパシタＣ
1 とＣ2 の比であって、例えば積分器の特性を決定し、
ＳＣＦの特性をも決定するものである。したがって、比
精度の低いキャパシタから構成されたＳＣＦの特性がば
らつくという不都合があった。
を先にパターニングした後に第１の多結晶シリコン層３
をパターニングする例である。上述した製造方法では、
ゲート電極やポリ抵抗（図中に記載なし）を低抵抗化す
るため、第１の多結晶シリコン層の不純物濃度が高くな
る。そのため、第１の多結晶シリコン層で形成されるキ
ャパシタ下部電極ではそのドーピング中あるいは後の熱
工程において層３の内部に結晶粒が成長し、層表面に凹
凸が生じてしまう。このような凹凸表面の多結晶シリコ
ン層上に形成されるユニットキャパシタは、その比精度
が低下する。この比精度は、図２におけるキャパシタＣ
1 とＣ2 の比であって、例えば積分器の特性を決定し、
ＳＣＦの特性をも決定するものである。したがって、比
精度の低いキャパシタから構成されたＳＣＦの特性がば
らつくという不都合があった。
【０００９】さらに、ゲート酸化層やキャパシタの層間
絶縁層は、シリサイド等から不純物が混入することによ
って耐圧の低下等を生じるために、ゲート酸化層やキャ
パシタの層間絶縁層の形成を金属シリサイド層の形成後
に行うと信頼性を損なうという問題があった。また、ゲ
ート酸化層とキャパシタの層間絶縁層は独立に形成する
ことにより、それぞれの層に適した酸化方法を用いたい
という要望もあった。
絶縁層は、シリサイド等から不純物が混入することによ
って耐圧の低下等を生じるために、ゲート酸化層やキャ
パシタの層間絶縁層の形成を金属シリサイド層の形成後
に行うと信頼性を損なうという問題があった。また、ゲ
ート酸化層とキャパシタの層間絶縁層は独立に形成する
ことにより、それぞれの層に適した酸化方法を用いたい
という要望もあった。
【００１０】
【発明が解決しようとする課題】以上の点に鑑み、本発
明はアナログ回路に好適な半導体装置およびその製造方
法を提供することを課題とする。特に、比精度の高いキ
ャパシタと低抵抗な多結晶シリコンゲート電極および抵
抗体を有し、かつ量産性の高い半導体装置およびその製
造方法を提供することにある。
明はアナログ回路に好適な半導体装置およびその製造方
法を提供することを課題とする。特に、比精度の高いキ
ャパシタと低抵抗な多結晶シリコンゲート電極および抵
抗体を有し、かつ量産性の高い半導体装置およびその製
造方法を提供することにある。
【００１１】
（１）上記課題を解決するために、請求項１に従う本発
明の半導体装置は、半導体基板と、前記半導体基板上に
設けられ、多結晶シリコン層と金属シリサイド層とから
なるゲート電極を有するＭＯＳトランジスタと、下部電
極を形成している第１の多結晶シリコン層と層間絶縁層
と、上部電極層を形成している第１の多結晶シリコン層
とからなるキャパシタとを具備したことを特徴とする。
明の半導体装置は、半導体基板と、前記半導体基板上に
設けられ、多結晶シリコン層と金属シリサイド層とから
なるゲート電極を有するＭＯＳトランジスタと、下部電
極を形成している第１の多結晶シリコン層と層間絶縁層
と、上部電極層を形成している第１の多結晶シリコン層
とからなるキャパシタとを具備したことを特徴とする。
【００１２】（２）上述した（１）の半導体装置におい
て、半導体基板と、前記キャパシタは絶縁層によって前
記上部電極層およびその側面が覆われていてもよい。
て、半導体基板と、前記キャパシタは絶縁層によって前
記上部電極層およびその側面が覆われていてもよい。
【００１３】（３）上述した（１）の半導体装置におい
て、前記金属シリサイドはＷＳｉ，ＭｏＳｉ2 ，ＴｉＳ
ｉ2 ，ＴａＳｉ2 ，ＣｏＳｉ2 から選択された少なくと
も１以上の層からなるものであってもよい。
て、前記金属シリサイドはＷＳｉ，ＭｏＳｉ2 ，ＴｉＳ
ｉ2 ，ＴａＳｉ2 ，ＣｏＳｉ2 から選択された少なくと
も１以上の層からなるものであってもよい。
【００１４】（４）上述した（１）の半導体装置におい
て、前記層間絶縁層がＳｉＯ2 であってもよい。
て、前記層間絶縁層がＳｉＯ2 であってもよい。
【００１５】（５）上述した（２）の半導体装置におい
て、前記絶縁層はＳｉＯ2 であってもよい。
て、前記絶縁層はＳｉＯ2 であってもよい。
【００１６】（６）上述した（２）の半導体装置におい
て、前記絶縁層はＳｉＮであってもよい。
て、前記絶縁層はＳｉＮであってもよい。
【００１７】（７）上述した（１）の半導体装置におい
て、前記第１の多結晶シリコン層のシート抵抗値が３０
〜１０００Ω／□の範囲であってもよい。
て、前記第１の多結晶シリコン層のシート抵抗値が３０
〜１０００Ω／□の範囲であってもよい。
【００１８】（８）上述した（１）の半導体装置におい
て、前記キャパシタはユニットキャパシタであってもよ
い。
て、前記キャパシタはユニットキャパシタであってもよ
い。
【００１９】（９）上述した（１）の半導体装置におい
て、下部電極層部分の抵抗が他の多結晶シリコン層の抵
抗より高くてもよい。
て、下部電極層部分の抵抗が他の多結晶シリコン層の抵
抗より高くてもよい。
【００２０】（１０）請求項２に従う本発明の半導体装
置は、半導体基板と、前記半導体基板上に設けられ、多
結晶シリコン層と金属シリサイド層とからなるゲート電
極を有するＭＯＳトランジスタと、下部電極を形成して
いる第１の多結晶シリコン層と層間絶縁層と、上部電極
層を形成している第１の多結晶シリコン層とからなるキ
ャパシタと、多結晶シリコン層単層からなる抵抗体とを
具備したことを特徴とする。
置は、半導体基板と、前記半導体基板上に設けられ、多
結晶シリコン層と金属シリサイド層とからなるゲート電
極を有するＭＯＳトランジスタと、下部電極を形成して
いる第１の多結晶シリコン層と層間絶縁層と、上部電極
層を形成している第１の多結晶シリコン層とからなるキ
ャパシタと、多結晶シリコン層単層からなる抵抗体とを
具備したことを特徴とする。
【００２１】（１１）請求項３に従う本発明の半導体装
置は、多結晶シリコンにより構成されるキャパシタの下
部電極は、不純物濃度がその周辺部の不純物濃度より相
対的に低く、かつシート抵抗値が３０〜１０００Ω／□
の範囲であることを特徴とする。
置は、多結晶シリコンにより構成されるキャパシタの下
部電極は、不純物濃度がその周辺部の不純物濃度より相
対的に低く、かつシート抵抗値が３０〜１０００Ω／□
の範囲であることを特徴とする。
【００２２】（１２）請求項４に従う本発明の半導体装
置の製造方法は、半導体基板上にフィールド酸化層およ
びゲート酸化層を形成し、第１の多結晶シリコン層を堆
積して、前記第１の多結晶シリコン層上に絶縁層を形成
し、前記絶縁上に第２の多結晶シリコン層を形成し、キ
ャパシタの上部電極層となる部分を残して前記第２の多
結晶シリコン層をエッチングし、前記上部電極層および
その側面を覆う第１のマスク体を選択的に被着し、次い
で金属シリサイドを層を形成した後、ＭＯＳトランジス
タのゲート電極となる部分に第２のマスク体を形成し、
前記第１の多結晶シリコン層と前記金属シリサイド層を
エッチングし、多結晶シリコン層と金属シリサイド層と
の積層構造からなるゲート電極と多結晶シリコン層の電
極およびシリコン酸化層の層間絶縁層からなるキャパシ
タを形成することを特徴とする。
置の製造方法は、半導体基板上にフィールド酸化層およ
びゲート酸化層を形成し、第１の多結晶シリコン層を堆
積して、前記第１の多結晶シリコン層上に絶縁層を形成
し、前記絶縁上に第２の多結晶シリコン層を形成し、キ
ャパシタの上部電極層となる部分を残して前記第２の多
結晶シリコン層をエッチングし、前記上部電極層および
その側面を覆う第１のマスク体を選択的に被着し、次い
で金属シリサイドを層を形成した後、ＭＯＳトランジス
タのゲート電極となる部分に第２のマスク体を形成し、
前記第１の多結晶シリコン層と前記金属シリサイド層を
エッチングし、多結晶シリコン層と金属シリサイド層と
の積層構造からなるゲート電極と多結晶シリコン層の電
極およびシリコン酸化層の層間絶縁層からなるキャパシ
タを形成することを特徴とする。
【００２３】（１３）上述した（１２）の半導体の製造
方法において、前記第１のマスク体は絶縁層であっても
よい。
方法において、前記第１のマスク体は絶縁層であっても
よい。
【００２４】（１４）上述した（１３）の半導体の製造
方法において、前記第１のマスク体はＣＶＤにより形成
されるＳｉＯ2 であってもよい。
方法において、前記第１のマスク体はＣＶＤにより形成
されるＳｉＯ2 であってもよい。
【００２５】（１５）上述した（１３）の半導体の製造
方法において、前記第１のマスク体はＣＶＤにより形成
されるＳｉＮであってもよい。
方法において、前記第１のマスク体はＣＶＤにより形成
されるＳｉＮであってもよい。
【００２６】（１６）上述した（１２）の半導体の製造
方法において、前記金属シリサイドはＷＳｉ，ＭｏＳｉ
2 ，ＴｉＳｉ2 ，ＴａＳｉ2 ，ＣｏＳｉ2 から選択され
た少なくとも１以上の層からなるものであってもよい。
方法において、前記金属シリサイドはＷＳｉ，ＭｏＳｉ
2 ，ＴｉＳｉ2 ，ＴａＳｉ2 ，ＣｏＳｉ2 から選択され
た少なくとも１以上の層からなるものであってもよい。
【００２７】（１７）上述した（１２）の半導体の製造
方法において、前記第１の多結晶シリコン層にシート抵
抗値が３０〜１０００Ω／□となるように不純物を拡散
してもよい。
方法において、前記第１の多結晶シリコン層にシート抵
抗値が３０〜１０００Ω／□となるように不純物を拡散
してもよい。
【００２８】（１８）請求項５に従う本発明の半導体装
置の製造方法は、半導体基板上にフィールド酸化層およ
びゲート酸化層を形成し、第１の多結晶シリコン層を堆
積して、前記第１の多結晶シリコン層上に絶縁層を形成
し、前記絶縁上に第２の多結晶シリコン層を形成し、キ
ャパシタの上部電極層となる部分を残して前記第２の多
結晶シリコン層をエッチングし、前記上部電極層および
その側面と多結晶シリコン層単層の抵抗体となる部分と
を覆う第１のマスク体を選択的に被着し、次いで金属シ
リサイドを層を形成した後、ＭＯＳトランジスタのゲー
ト電極となる部分に第２のマスク体を形成し、前記第１
の多結晶シリコン層と前記金属シリサイド層をエッチン
グし、多結晶シリコン層と金属シリサイド層との積層構
造からなるゲート電極と多結晶シリコン層の電極および
シリコン酸化層の層間絶縁層からなるキャパシタと多結
晶シリコン層単層からなる抵抗体とを形成することを特
徴とする。
置の製造方法は、半導体基板上にフィールド酸化層およ
びゲート酸化層を形成し、第１の多結晶シリコン層を堆
積して、前記第１の多結晶シリコン層上に絶縁層を形成
し、前記絶縁上に第２の多結晶シリコン層を形成し、キ
ャパシタの上部電極層となる部分を残して前記第２の多
結晶シリコン層をエッチングし、前記上部電極層および
その側面と多結晶シリコン層単層の抵抗体となる部分と
を覆う第１のマスク体を選択的に被着し、次いで金属シ
リサイドを層を形成した後、ＭＯＳトランジスタのゲー
ト電極となる部分に第２のマスク体を形成し、前記第１
の多結晶シリコン層と前記金属シリサイド層をエッチン
グし、多結晶シリコン層と金属シリサイド層との積層構
造からなるゲート電極と多結晶シリコン層の電極および
シリコン酸化層の層間絶縁層からなるキャパシタと多結
晶シリコン層単層からなる抵抗体とを形成することを特
徴とする。
【００２９】（１９）上述した（１８）の半導体の製造
方法において、前記第２の多結晶シリコン層をエッチン
グすると共に、前記第１の多結晶シリコン層上の絶縁層
をエッチングし、次いで不純物を拡散して前記第２の多
結晶シリコン層と前記第２の多結晶シリコン層に覆われ
ていない前記第１の多結晶シリコン層との抵抗を下げて
もよい。
方法において、前記第２の多結晶シリコン層をエッチン
グすると共に、前記第１の多結晶シリコン層上の絶縁層
をエッチングし、次いで不純物を拡散して前記第２の多
結晶シリコン層と前記第２の多結晶シリコン層に覆われ
ていない前記第１の多結晶シリコン層との抵抗を下げて
もよい。
【００３０】（２０）請求項６に従う本発明の半導体装
置の製造方法は、半導体基板上に形成された酸化層上に
第１の多結晶シリコン層を形成する工程と、前記第１の
多結晶シリコン層に対して不純物を拡散して該第１の多
結晶シリコン層のシート抵抗値を３０〜１０００Ω／□
の範囲内に制御する工程と、該シート抵抗制御工程後の
第１の多結晶シリコン層上に絶縁層を介してキャパシタ
の上部電極となる第２の多結晶シリコン層を形成する工
程と、前記第２の多結晶シリコン層をパターニングし
て、ユニットキャパシタの上部電極を形成する工程と、
該パターニングにより残された前記第２の多結晶シリコ
ン層をマスクとして前記第１の多結晶シリコン層に対し
てさらに不純物を拡散することにより、前記第２の多結
晶シリコン層の下側の第１の多結晶シリコン層であって
シート抵抗値の制御された第１の多結晶シリコン層を除
いた他の部分の不純物濃度を上げる工程と、前記第１の
多結晶シリコン層をパターニングしてゲートおよびユニ
ットキャパシタの下部電極を形成する工程とを含むこと
を特徴とする。
置の製造方法は、半導体基板上に形成された酸化層上に
第１の多結晶シリコン層を形成する工程と、前記第１の
多結晶シリコン層に対して不純物を拡散して該第１の多
結晶シリコン層のシート抵抗値を３０〜１０００Ω／□
の範囲内に制御する工程と、該シート抵抗制御工程後の
第１の多結晶シリコン層上に絶縁層を介してキャパシタ
の上部電極となる第２の多結晶シリコン層を形成する工
程と、前記第２の多結晶シリコン層をパターニングし
て、ユニットキャパシタの上部電極を形成する工程と、
該パターニングにより残された前記第２の多結晶シリコ
ン層をマスクとして前記第１の多結晶シリコン層に対し
てさらに不純物を拡散することにより、前記第２の多結
晶シリコン層の下側の第１の多結晶シリコン層であって
シート抵抗値の制御された第１の多結晶シリコン層を除
いた他の部分の不純物濃度を上げる工程と、前記第１の
多結晶シリコン層をパターニングしてゲートおよびユニ
ットキャパシタの下部電極を形成する工程とを含むこと
を特徴とする。
【００３１】（２１）請求項７に従う本発明の半導体装
置の製造方法は、半導体基板上に形成された酸化層上に
第１の多結晶シリコン層を形成する工程と、前記第１の
多結晶シリコン層に対して不純物を拡散して該第１の多
結晶シリコン層のシート抵抗値を３０〜１０００Ω／□
の範囲内に制御する工程と、前記第１の多結晶シリコン
層に対してパターニングを施し、ゲートおよびキャパシ
タの下部電極を形成する工程と、該パターニング工程に
よりパターニングされた前記第１の多結晶シリコン層上
に層間絶縁層を形成した後に、該層間絶縁層上にキャパ
シタの上部電極となる第２の多結晶シリコン層を形成す
る工程と、前記第２の多結晶シリコン層をパターニング
する工程と、該第２の多結晶シリコン層に対して不純物
を拡散して前記第２の多結晶シリコン層の下側の第１の
多結晶シリコン層であってシート抵抗値の制御された第
１の多結晶シリコン層を除いた他の部分の不純物濃度を
上げる工程とを含むことを特徴とする。
置の製造方法は、半導体基板上に形成された酸化層上に
第１の多結晶シリコン層を形成する工程と、前記第１の
多結晶シリコン層に対して不純物を拡散して該第１の多
結晶シリコン層のシート抵抗値を３０〜１０００Ω／□
の範囲内に制御する工程と、前記第１の多結晶シリコン
層に対してパターニングを施し、ゲートおよびキャパシ
タの下部電極を形成する工程と、該パターニング工程に
よりパターニングされた前記第１の多結晶シリコン層上
に層間絶縁層を形成した後に、該層間絶縁層上にキャパ
シタの上部電極となる第２の多結晶シリコン層を形成す
る工程と、前記第２の多結晶シリコン層をパターニング
する工程と、該第２の多結晶シリコン層に対して不純物
を拡散して前記第２の多結晶シリコン層の下側の第１の
多結晶シリコン層であってシート抵抗値の制御された第
１の多結晶シリコン層を除いた他の部分の不純物濃度を
上げる工程とを含むことを特徴とする。
【００３２】
【作用】例えばシリコン基板等の半導体基板上に素子間
分離のためのフィールド酸化層を形成する。この半導体
基板のフィールド酸化層が形成されていない部分にゲー
ト酸化層を形成し、このゲート酸化層とフィールド酸化
層上に第１の多結晶シリコン層を形成し、不純物として
例えばリンを拡散する。この第１の多結晶シリコン層の
表面を例えば酸化雰囲気中での熱酸化により酸化する
か、あるいはＣＶＤによりＳｉＮやＳｉＯ2 の絶縁層を
形成し、この絶縁層上に、同様にして、第２の多結晶シ
リコン層を形成する。不純物として例えばリンを拡散す
る。例えば、レジストを用いてキャパシタの上部電極と
なる部分を残して上述した第２の多結晶シリコン層をエ
ッチングし、上述した上部電極層およびその側面を覆う
第１のマスク体を選択的に被着する。第１のマスク体は
ＣＶＤにより形成されるＳｉＮやＳｉＯ2 の絶縁層を用
いることができる。
分離のためのフィールド酸化層を形成する。この半導体
基板のフィールド酸化層が形成されていない部分にゲー
ト酸化層を形成し、このゲート酸化層とフィールド酸化
層上に第１の多結晶シリコン層を形成し、不純物として
例えばリンを拡散する。この第１の多結晶シリコン層の
表面を例えば酸化雰囲気中での熱酸化により酸化する
か、あるいはＣＶＤによりＳｉＮやＳｉＯ2 の絶縁層を
形成し、この絶縁層上に、同様にして、第２の多結晶シ
リコン層を形成する。不純物として例えばリンを拡散す
る。例えば、レジストを用いてキャパシタの上部電極と
なる部分を残して上述した第２の多結晶シリコン層をエ
ッチングし、上述した上部電極層およびその側面を覆う
第１のマスク体を選択的に被着する。第１のマスク体は
ＣＶＤにより形成されるＳｉＮやＳｉＯ2 の絶縁層を用
いることができる。
【００３３】次いで、金属シリサイド層を形成した後、
ＭＯＳトランジスタのゲート電極となる部分にレジスト
等の第２のマスク体を形成し、上述した第１の多結晶シ
リコン層と金属シリサイド層をエッチングする。金属シ
リサイドとしては、高融点金属シリサイド、例えばタン
グステンシリサイド（ＷＳｉ）、モリブデンシリサイド
（ＭｏＳｉ2 ）、チタンシリサイド（ＴｉＳｉ2 ）、タ
ンタルシリサイド（ＴａＳｉ2 ）、コバルトシリサイド
（ＣｏＳｉ2 ）から選択された少なくとも１以上の層か
らなる層を使用できる。
ＭＯＳトランジスタのゲート電極となる部分にレジスト
等の第２のマスク体を形成し、上述した第１の多結晶シ
リコン層と金属シリサイド層をエッチングする。金属シ
リサイドとしては、高融点金属シリサイド、例えばタン
グステンシリサイド（ＷＳｉ）、モリブデンシリサイド
（ＭｏＳｉ2 ）、チタンシリサイド（ＴｉＳｉ2 ）、タ
ンタルシリサイド（ＴａＳｉ2 ）、コバルトシリサイド
（ＣｏＳｉ2 ）から選択された少なくとも１以上の層か
らなる層を使用できる。
【００３４】このようにして、同一基板上に、多結晶シ
リコンと金属シリサイドとの積層構造（第１の導電層）
からなるゲート電極を有するＭＯＳトランジスタと、多
結晶シリコンの単層構造（第２の導電層）からなる抵抗
素子とを備えた半導体装置が得られる。
リコンと金属シリサイドとの積層構造（第１の導電層）
からなるゲート電極を有するＭＯＳトランジスタと、多
結晶シリコンの単層構造（第２の導電層）からなる抵抗
素子とを備えた半導体装置が得られる。
【００３５】同様に、同一半導体基板上に多結晶シリコ
ン層と金属シリサイド層との積層構造からなるゲート電
極と、多結晶シリコン層の電極およびシリコン酸化層の
層間絶縁層からなるキャパシタを得ることができる。こ
のため、配線部分やゲート電極部分は低抵抗となり、キ
ャパシタ部分は耐圧が高い上に比精度が高くなる。
ン層と金属シリサイド層との積層構造からなるゲート電
極と、多結晶シリコン層の電極およびシリコン酸化層の
層間絶縁層からなるキャパシタを得ることができる。こ
のため、配線部分やゲート電極部分は低抵抗となり、キ
ャパシタ部分は耐圧が高い上に比精度が高くなる。
【００３６】第１の多結晶シリコン層にシート抵抗値が
３０〜１０００Ω／□となるように不純物を拡散する
と、その電極部分でのシリコン結晶粒の成長を抑制でき
ることから、電極表面の凹凸の発生を減少させることが
できる。このため、ユニットキャパシタの比精度を低下
させることがない。
３０〜１０００Ω／□となるように不純物を拡散する
と、その電極部分でのシリコン結晶粒の成長を抑制でき
ることから、電極表面の凹凸の発生を減少させることが
できる。このため、ユニットキャパシタの比精度を低下
させることがない。
【００３７】また、上部電極層およびその側面を第１の
マスク体によって覆うと共に、多結晶シリコン層単層の
抵抗体となる部分を覆うことにより、多結晶シリコン層
と金属シリサイド層との積層構造からなるゲート電極と
多結晶シリコン層の電極およびシリコン酸化層の層間絶
縁層からなるキャパシタと多結晶シリコン層単層からな
る抵抗体とを形成することができる。従って、上述のキ
ャパシタおよびゲート電極に加え、高抵抗の抵抗素子を
形成することができ、チップサイズを小さくすることが
できる。
マスク体によって覆うと共に、多結晶シリコン層単層の
抵抗体となる部分を覆うことにより、多結晶シリコン層
と金属シリサイド層との積層構造からなるゲート電極と
多結晶シリコン層の電極およびシリコン酸化層の層間絶
縁層からなるキャパシタと多結晶シリコン層単層からな
る抵抗体とを形成することができる。従って、上述のキ
ャパシタおよびゲート電極に加え、高抵抗の抵抗素子を
形成することができ、チップサイズを小さくすることが
できる。
【００３８】さらに、第２の多結晶シリコン層をエッチ
ングすると共に、第１の多結晶シリコン層上の絶縁層を
エッチングし、次いで不純物を拡散して第２の多結晶シ
リコン層と第２の多結晶シリコン層に覆われていない第
１の多結晶シリコン層との抵抗を下げることにより、第
２の多結晶シリコン層をドーピングする際、第１の多結
晶シリコン層で形成されるゲート電極および抵抗体も低
抵抗化される。従って、本発明により、ゲート電極等を
低抵抗に保ったままユニットキャパシタの比精度を低下
させることなく、ＳＣＦの性能を向上させることが可能
となる。
ングすると共に、第１の多結晶シリコン層上の絶縁層を
エッチングし、次いで不純物を拡散して第２の多結晶シ
リコン層と第２の多結晶シリコン層に覆われていない第
１の多結晶シリコン層との抵抗を下げることにより、第
２の多結晶シリコン層をドーピングする際、第１の多結
晶シリコン層で形成されるゲート電極および抵抗体も低
抵抗化される。従って、本発明により、ゲート電極等を
低抵抗に保ったままユニットキャパシタの比精度を低下
させることなく、ＳＣＦの性能を向上させることが可能
となる。
【００３９】また、本発明は、第１，第２の多結晶シリ
コン層に対するドーピングを熱拡散法にて処理するた
め、量産性を維持したまま実施可能である。
コン層に対するドーピングを熱拡散法にて処理するた
め、量産性を維持したまま実施可能である。
【００４０】
【実施例】以下、図面を参照して本発明の実施例を説明
する。なお、全図を通して同じものには同一の番号を付
与し、繰り返しの説明は省略する。
する。なお、全図を通して同じものには同一の番号を付
与し、繰り返しの説明は省略する。
【００４１】（実施例１）図１は本発明の他の実施例に
従う半導体装置の製造方法の工程を示す工程図であり、
ＣＭＯＳアナログ回路で重要なキャパシタを形成する例
である。ＣＭＯＳアナログ回路では電圧係数や温度係数
に優れた多結晶シリコンを両電極としシリコンの酸化層
を層間絶縁層としたキャパシタを用いることが望まし
い。従って、本実施例では、上記の層間絶縁層を、高速
性に優れた高融点金属シリサイド層を配線およびゲート
材料として用いたＭＯＳトランジスタと同一基板上に実
現する方法を提供するものである。なお、アルミニウム
等の配線やパッシベーション層等は省略して示してい
る。
従う半導体装置の製造方法の工程を示す工程図であり、
ＣＭＯＳアナログ回路で重要なキャパシタを形成する例
である。ＣＭＯＳアナログ回路では電圧係数や温度係数
に優れた多結晶シリコンを両電極としシリコンの酸化層
を層間絶縁層としたキャパシタを用いることが望まし
い。従って、本実施例では、上記の層間絶縁層を、高速
性に優れた高融点金属シリサイド層を配線およびゲート
材料として用いたＭＯＳトランジスタと同一基板上に実
現する方法を提供するものである。なお、アルミニウム
等の配線やパッシベーション層等は省略して示してい
る。
【００４２】図１において、５０は半導体基板、５１は
フィールド酸化層、５５はゲート酸化層、５２は第１の
多結晶シリコン層、５３は層間絶縁層、５４は第２の多
結晶シリコン層、５６はレジスト、５７は第１のマスク
体となる絶縁層、５８は第１のマスク体を形成するため
のレジスト、５９は金属シリサイド層、６０は第２のマ
スク体である。
フィールド酸化層、５５はゲート酸化層、５２は第１の
多結晶シリコン層、５３は層間絶縁層、５４は第２の多
結晶シリコン層、５６はレジスト、５７は第１のマスク
体となる絶縁層、５８は第１のマスク体を形成するため
のレジスト、５９は金属シリサイド層、６０は第２のマ
スク体である。
【００４３】図１（Ａ）において、公知の方法でシリコ
ン基板５０の表面にフィールド酸化層５１を形成し、ア
クティブ領域に第１の絶縁層としてゲート酸化層５５を
例えば２５０Åの厚さに形成する。さらに、多結晶シリ
コン層５２をＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ
Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）等で例えば３０００Åの厚さに形成する。この多結
晶シリコン層５２はキャパシタの下部電極となると共
に、ゲートや配線に使用される高融点金属シリサイド層
と多結晶シリコン層の積層構造の下部側となる。次い
で、多結晶シリコン層５２に不純物としてリンを気相拡
散法によりドープする。
ン基板５０の表面にフィールド酸化層５１を形成し、ア
クティブ領域に第１の絶縁層としてゲート酸化層５５を
例えば２５０Åの厚さに形成する。さらに、多結晶シリ
コン層５２をＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ
Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）等で例えば３０００Åの厚さに形成する。この多結
晶シリコン層５２はキャパシタの下部電極となると共
に、ゲートや配線に使用される高融点金属シリサイド層
と多結晶シリコン層の積層構造の下部側となる。次い
で、多結晶シリコン層５２に不純物としてリンを気相拡
散法によりドープする。
【００４４】次に、酸化雰囲気中で、多結晶シリコン層
５２の表面を熱酸化して第２の絶縁層である層間絶縁層
５３を形成する。層間絶縁層５３の厚さは例えば４５０
Åである。
５２の表面を熱酸化して第２の絶縁層である層間絶縁層
５３を形成する。層間絶縁層５３の厚さは例えば４５０
Åである。
【００４５】さらに、層間絶縁層５３上に多結晶シリコ
ン層５４を形成し、リンをドープする。この多結晶シリ
コン層５４は、キャパシタの上部電極となる部分であ
る。形成条件は、多結晶シリコン層５２の形成条件と同
じでよい。
ン層５４を形成し、リンをドープする。この多結晶シリ
コン層５４は、キャパシタの上部電極となる部分であ
る。形成条件は、多結晶シリコン層５２の形成条件と同
じでよい。
【００４６】次に、図１（Ｂ）に示すように、キャパシ
タの上部電極となるべき部分にレジスト５６を形成し、
多結晶シリコン層５４をエッチングする。
タの上部電極となるべき部分にレジスト５６を形成し、
多結晶シリコン層５４をエッチングする。
【００４７】次に、レジスト５６を除去した後、図１
（Ｃ）に示すように、ＴＥＯＳ（テトラエトキシシラ
ン）の熱分解によるシリコン酸化層５７を例えば１００
０Åの厚さに形成して第３の絶縁層とする。この第３の
絶縁層としてのシリコン酸化層５７は、多結晶シリコン
層５２とエッチングの選択比が十分大きいものであれば
よく、シリコン酸化層５７の代わりに例えば窒化シリコ
ンでもよい。
（Ｃ）に示すように、ＴＥＯＳ（テトラエトキシシラ
ン）の熱分解によるシリコン酸化層５７を例えば１００
０Åの厚さに形成して第３の絶縁層とする。この第３の
絶縁層としてのシリコン酸化層５７は、多結晶シリコン
層５２とエッチングの選択比が十分大きいものであれば
よく、シリコン酸化層５７の代わりに例えば窒化シリコ
ンでもよい。
【００４８】さらに、シリコン酸化層５７上に多結晶シ
リコン層５２のうちキャパシタの下部電極となるべき部
分にレジスト５８を形成し、シリコン酸化層５７および
層間絶縁層５３をエッチングし、次いでこのレジスト５
８を除去して、図１（Ｄ）に示すように第１のマスク体
５７が形成される。第１のマスク体５７は上部電極層と
なる第２の多結晶シリコン層の上面およびその側面を覆
うように被着されている。この第２のマスク体は、後述
するように金属シリサイド層をエッチングする際のマス
クとなると共に、金属シリサイド層をエッチングする際
に飛翔する金属粒子による汚染を防止するものである。
さらに、上部電極と下部電極の短絡防止の役目を果た
す。また、図示しないが、第１の多結晶シリコン層５４
のうち、抵抗素子となる部分の上部に第１のマスク体５
７、すなわちシリコン酸化層５７を選択的に残すことに
より、当該部分を高抵抗の抵抗素子とすることができ
る。
リコン層５２のうちキャパシタの下部電極となるべき部
分にレジスト５８を形成し、シリコン酸化層５７および
層間絶縁層５３をエッチングし、次いでこのレジスト５
８を除去して、図１（Ｄ）に示すように第１のマスク体
５７が形成される。第１のマスク体５７は上部電極層と
なる第２の多結晶シリコン層の上面およびその側面を覆
うように被着されている。この第２のマスク体は、後述
するように金属シリサイド層をエッチングする際のマス
クとなると共に、金属シリサイド層をエッチングする際
に飛翔する金属粒子による汚染を防止するものである。
さらに、上部電極と下部電極の短絡防止の役目を果た
す。また、図示しないが、第１の多結晶シリコン層５４
のうち、抵抗素子となる部分の上部に第１のマスク体５
７、すなわちシリコン酸化層５７を選択的に残すことに
より、当該部分を高抵抗の抵抗素子とすることができ
る。
【００４９】次ぎに、図１（Ｅ）に示すように、タング
ステンシリサイド層５９を例えば２０００Åに形成す
る。さらに、多結晶シリコン層とタングステンシリサイ
ド層との積層構造となるべき部分に第２のマスク体であ
るレジスト６０を形成し、プラズマエッチング法を用い
てタングステンシリサイドと多結晶シリコンをエッチン
グする。このとき、レジスト６０の部分は、エッチング
されず、多結晶シリコン層と金属シリサイド層との積層
構造となる。この積層構造は、ＭＯＳトランジスタのゲ
ート電極となる。
ステンシリサイド層５９を例えば２０００Åに形成す
る。さらに、多結晶シリコン層とタングステンシリサイ
ド層との積層構造となるべき部分に第２のマスク体であ
るレジスト６０を形成し、プラズマエッチング法を用い
てタングステンシリサイドと多結晶シリコンをエッチン
グする。このとき、レジスト６０の部分は、エッチング
されず、多結晶シリコン層と金属シリサイド層との積層
構造となる。この積層構造は、ＭＯＳトランジスタのゲ
ート電極となる。
【００５０】また、シリコン酸化層５７の部分は、その
上のタングステンシリサイドがエッチングされるが、シ
リコン酸化層５７の下部の多結晶シリコン層５２，層間
絶縁層５３，多結晶シリコン層５４は、シリコン酸化層
５７がマスクとして機能し、多結晶シリコン層５２およ
び５４と層間絶縁層５３からなるキャパシタを形成する
ことができる。さらに、第１の多結晶シリコン層５２の
上に形成されたマスク体により当該部分はタングステン
シリサイドが被着されない高抵抗領域となり、抵抗素子
として用いることができる。
上のタングステンシリサイドがエッチングされるが、シ
リコン酸化層５７の下部の多結晶シリコン層５２，層間
絶縁層５３，多結晶シリコン層５４は、シリコン酸化層
５７がマスクとして機能し、多結晶シリコン層５２およ
び５４と層間絶縁層５３からなるキャパシタを形成する
ことができる。さらに、第１の多結晶シリコン層５２の
上に形成されたマスク体により当該部分はタングステン
シリサイドが被着されない高抵抗領域となり、抵抗素子
として用いることができる。
【００５１】次いで、ゲート電極をマスクとしてアクテ
ィブ領域に不純物を拡散させてソース・ドレイン拡散層
を形成する（図１（Ｆ）参照）。
ィブ領域に不純物を拡散させてソース・ドレイン拡散層
を形成する（図１（Ｆ）参照）。
【００５２】このようにして得られた本実施例によるキ
ャパシタは、その層間絶縁層が他の層、例えばゲート酸
化層とは別個に形成することができるので、多結晶シリ
コンを酸化するのに適した条件で行うことができると共
に、金属（Ｗ）シリサイド形成以前に行うため金属シリ
サイドの汚染を防ぐことができ、高信頼性の層間絶縁層
とすることができる。
ャパシタは、その層間絶縁層が他の層、例えばゲート酸
化層とは別個に形成することができるので、多結晶シリ
コンを酸化するのに適した条件で行うことができると共
に、金属（Ｗ）シリサイド形成以前に行うため金属シリ
サイドの汚染を防ぐことができ、高信頼性の層間絶縁層
とすることができる。
【００５３】また、トランジスタはそのゲート部分がタ
ングステンシリサイド層と多結晶シリコン層からなる積
層構造となって、低抵抗で高速動作することができ、ま
たゲート酸化層は多結晶シリコン層や金属（Ｗ）シリサ
イド層を形成する前に、独立に形成することができるの
で、高信頼性を有するゲート酸化層とすることができ
る。
ングステンシリサイド層と多結晶シリコン層からなる積
層構造となって、低抵抗で高速動作することができ、ま
たゲート酸化層は多結晶シリコン層や金属（Ｗ）シリサ
イド層を形成する前に、独立に形成することができるの
で、高信頼性を有するゲート酸化層とすることができ
る。
【００５４】以上のように、本実施例によれば、ゲート
酸化層とキャパシタの層間絶縁層を多結晶シリコン層や
金属シリサイド層を形成する前に形成することができ、
また、第１のマスク体が上部電極の上面および側面を覆
っているので、金属シリサイドのエッチングの際の汚染
を防ぐことができると共に、上部電極の不要なエッチン
グを防止することができる。
酸化層とキャパシタの層間絶縁層を多結晶シリコン層や
金属シリサイド層を形成する前に形成することができ、
また、第１のマスク体が上部電極の上面および側面を覆
っているので、金属シリサイドのエッチングの際の汚染
を防ぐことができると共に、上部電極の不要なエッチン
グを防止することができる。
【００５５】なお、本実施例では層間絶縁層を熱酸化に
より形成したが、ＣＶＤで形成してもよい。
より形成したが、ＣＶＤで形成してもよい。
【００５６】（実施例２）本実施例は、図１に示した従
来の半導体装置の製造方法にほぼそのまま対応してい
る。但し、本実施例は、第１の多結晶シリコン層５２内
へのリンドープ量を特定の値に制御する結果、そのシー
ト抵抗値を３０〜１０００Ω／□、好ましくは３５〜１
０００Ω／□の範囲に制御して、その第１の多結晶シリ
コン層５２をライトドープ層Ｌ1 とする工程を行う点お
よび第２の多結晶シリコン層５４に対するドーピングを
パターニング後に行う点で従来法と異なる。
来の半導体装置の製造方法にほぼそのまま対応してい
る。但し、本実施例は、第１の多結晶シリコン層５２内
へのリンドープ量を特定の値に制御する結果、そのシー
ト抵抗値を３０〜１０００Ω／□、好ましくは３５〜１
０００Ω／□の範囲に制御して、その第１の多結晶シリ
コン層５２をライトドープ層Ｌ1 とする工程を行う点お
よび第２の多結晶シリコン層５４に対するドーピングを
パターニング後に行う点で従来法と異なる。
【００５７】上記のシート抵抗値制御工程について説明
すると、層厚３５００Åの第１の多結晶シリコン層５２
を形成した後、第１の多結晶シリコン層５２に対して特
定条件でドーピングを行う。このドーピングは、例えば
Ｎ2 ガス（５リットル／分）、Ｏ2 ガス（０．５リット
ル／分）およびＰＯＣｌ3 ガス（１２０ｍｇ／分）から
なる混合ガスを、温度１０００℃程度に加熱した反応室
内に導入して４分間行う。この条件に従うことにより、
第１の多結晶シリコン層５２のシート抵抗値を上述の特
定範囲内に制御することができる。この特定範囲のシー
ト抵抗値を示す多結晶シリコン層では、ドーピング中の
熱あるいは後の熱工程での熱に晒されても層内部におい
て結晶粒が発生することがないため、層表面に凹凸部分
を生じることがない。
すると、層厚３５００Åの第１の多結晶シリコン層５２
を形成した後、第１の多結晶シリコン層５２に対して特
定条件でドーピングを行う。このドーピングは、例えば
Ｎ2 ガス（５リットル／分）、Ｏ2 ガス（０．５リット
ル／分）およびＰＯＣｌ3 ガス（１２０ｍｇ／分）から
なる混合ガスを、温度１０００℃程度に加熱した反応室
内に導入して４分間行う。この条件に従うことにより、
第１の多結晶シリコン層５２のシート抵抗値を上述の特
定範囲内に制御することができる。この特定範囲のシー
ト抵抗値を示す多結晶シリコン層では、ドーピング中の
熱あるいは後の熱工程での熱に晒されても層内部におい
て結晶粒が発生することがないため、層表面に凹凸部分
を生じることがない。
【００５８】上記第１の多結晶シリコン層５２に対する
シート抵抗値制御の工程の後は、図１（Ｂ）に示すよう
に、不純物（ドーパント）が拡散されていないノンドー
プの第２の多結晶シリコン層５４上にレジスト５６を設
けて第２の多結晶シリコン層５４に対してパターニング
を施す。このときその下側の層間絶縁層５３に対してパ
ターニングしてもよい。次に、第２の多結晶シリコン層
５４に覆われていない第１の多結晶シリコン層５２の露
出表面および上記第２の多結晶シリコン層５４に対し
て、ドーピング時間を９分間とする以外は先のシート抵
抗値制御工程におけるドーピングと同一の条件でドーピ
ングを行う。この工程により、既にパターニングされた
第２の多結晶シリコン層５４については、ドーパント
（リン）濃度が高くなり、ヘビードープ層Ｈ2 となる。
また、その第２の多結晶シリコン層５４に被われていな
い第１の多結晶シリコン層５２の露出部分については、
ドーピング前のドーパント（リン）濃度を超えて高濃度
となり、これもヘビードープ層Ｈ1 となる。続いて、第
２の多結晶シリコン層５４に覆われている第１の多結晶
シリコン層５２の部分については、ドーピング前のドー
パント（リン）濃度のままでライトドープ層となる。続
いて、図１（Ｃ）〜（Ｆ）と同様にして目的のユニット
キャパシタ構造とゲート電極３Ａ（Ｈ1 ）および抵抗素
子を有する半導体を有する半導体装置を得る。
シート抵抗値制御の工程の後は、図１（Ｂ）に示すよう
に、不純物（ドーパント）が拡散されていないノンドー
プの第２の多結晶シリコン層５４上にレジスト５６を設
けて第２の多結晶シリコン層５４に対してパターニング
を施す。このときその下側の層間絶縁層５３に対してパ
ターニングしてもよい。次に、第２の多結晶シリコン層
５４に覆われていない第１の多結晶シリコン層５２の露
出表面および上記第２の多結晶シリコン層５４に対し
て、ドーピング時間を９分間とする以外は先のシート抵
抗値制御工程におけるドーピングと同一の条件でドーピ
ングを行う。この工程により、既にパターニングされた
第２の多結晶シリコン層５４については、ドーパント
（リン）濃度が高くなり、ヘビードープ層Ｈ2 となる。
また、その第２の多結晶シリコン層５４に被われていな
い第１の多結晶シリコン層５２の露出部分については、
ドーピング前のドーパント（リン）濃度を超えて高濃度
となり、これもヘビードープ層Ｈ1 となる。続いて、第
２の多結晶シリコン層５４に覆われている第１の多結晶
シリコン層５２の部分については、ドーピング前のドー
パント（リン）濃度のままでライトドープ層となる。続
いて、図１（Ｃ）〜（Ｆ）と同様にして目的のユニット
キャパシタ構造とゲート電極３Ａ（Ｈ1 ）および抵抗素
子を有する半導体を有する半導体装置を得る。
【００５９】このような半導体装置においては、上記の
ヘビードープ層３Ｂ（Ｈ1 ）に囲まれた第１の多結晶シ
リコン層５２の部分は、ドーパント濃度が所定範囲に維
持されており、ライトドープ層Ｌ1 のままである。この
ライトドープ層３Ｂ（Ｌ1 ）はキャパシタの下部電極と
して機能し、このライトドープ層３Ｂ（Ｌ1 ）の上側の
ヘビードープ層５Ｂ（Ｈ2 ）はキャパシタの上部電極と
して機能しており、両ドープ層は層間絶縁層５３を介し
てユニットキャパシタを構成する。複数のユニットキャ
パシタを集合して図２におけるＳＣＦのＣ1 またはＣ2
を構成する。本実施例では、キャパシタの下部電極とし
てのライトドープ層３（Ｌ1 ）のシート抵抗が特定の範
囲内に制御され、その表面に凹凸が生じていないもので
あるから、そのライトドープ層３（Ｌ1 ）がユニットキ
ャパシタの比精度を低下させることはない。表面に凹凸
の少ないライトドープ層Ｌ1 を一方の電極としてユニッ
トキャパシタに用いているので、その比精度を容易に引
き上げることができ、ひいてはＳＣＦの性能をも向上さ
せることもできる。
ヘビードープ層３Ｂ（Ｈ1 ）に囲まれた第１の多結晶シ
リコン層５２の部分は、ドーパント濃度が所定範囲に維
持されており、ライトドープ層Ｌ1 のままである。この
ライトドープ層３Ｂ（Ｌ1 ）はキャパシタの下部電極と
して機能し、このライトドープ層３Ｂ（Ｌ1 ）の上側の
ヘビードープ層５Ｂ（Ｈ2 ）はキャパシタの上部電極と
して機能しており、両ドープ層は層間絶縁層５３を介し
てユニットキャパシタを構成する。複数のユニットキャ
パシタを集合して図２におけるＳＣＦのＣ1 またはＣ2
を構成する。本実施例では、キャパシタの下部電極とし
てのライトドープ層３（Ｌ1 ）のシート抵抗が特定の範
囲内に制御され、その表面に凹凸が生じていないもので
あるから、そのライトドープ層３（Ｌ1 ）がユニットキ
ャパシタの比精度を低下させることはない。表面に凹凸
の少ないライトドープ層Ｌ1 を一方の電極としてユニッ
トキャパシタに用いているので、その比精度を容易に引
き上げることができ、ひいてはＳＣＦの性能をも向上さ
せることもできる。
【００６０】上記実施例では、パターニングされた第２
の多結晶シリコン層５４をヘビードープ層とするための
ドーピングの時間を９分間としたが、これを４〜９分間
として任意にドーピング量を変えてもよい。この場合に
は、パターニングされた第２のポリシリコン層５４はヘ
ビードープ層とはならず、その下側部分の第１の多結晶
シリコン層５２と同様にライトドープ層となる。しか
し、この場合でもライトドープ層である第１の多結晶シ
リコン層５２に隣接する部分は不純物濃度が高くなるた
め、ヘビードープ層となる。この場合においても、第１
の多結晶シリコン層５２のうちライトドープ層の部分は
キャパシタの下部電極として機能することは上記実施例
の場合と同様である。
の多結晶シリコン層５４をヘビードープ層とするための
ドーピングの時間を９分間としたが、これを４〜９分間
として任意にドーピング量を変えてもよい。この場合に
は、パターニングされた第２のポリシリコン層５４はヘ
ビードープ層とはならず、その下側部分の第１の多結晶
シリコン層５２と同様にライトドープ層となる。しか
し、この場合でもライトドープ層である第１の多結晶シ
リコン層５２に隣接する部分は不純物濃度が高くなるた
め、ヘビードープ層となる。この場合においても、第１
の多結晶シリコン層５２のうちライトドープ層の部分は
キャパシタの下部電極として機能することは上記実施例
の場合と同様である。
【００６１】なお、本実施例でも、第１の多結晶シリコ
ン層５２のみならず、第２の多結晶シリコン層５４に対
しても、ライトドープ層とするためのドーピングを行う
こともできる。また、上記各実施例では、いずれも従来
の薄層堆積技術、不純物拡散技術等を用いて製造するこ
とができるので、量産性に優れているという効果を奏す
る。さらに、上記各実施例では、ドーパントとしてリン
を用いたが、これに限定されるものではない。
ン層５２のみならず、第２の多結晶シリコン層５４に対
しても、ライトドープ層とするためのドーピングを行う
こともできる。また、上記各実施例では、いずれも従来
の薄層堆積技術、不純物拡散技術等を用いて製造するこ
とができるので、量産性に優れているという効果を奏す
る。さらに、上記各実施例では、ドーパントとしてリン
を用いたが、これに限定されるものではない。
【００６２】
【発明の効果】以上説明したように、本発明によれば、
多結晶シリコン層と金属シリサイド層との積層構造のゲ
ートをもった高速動作に優れたトランジスタと、多結晶
シリコンの熱酸化層を層間絶縁層とし、多結晶シリコン
を両電極とした電圧係数に優れたキャパシタとを形成す
ることができる。また、多結晶シリコンへの高濃度不純
物導入前にトランジスタのゲート酸化層を形成し、また
金属シリサイド層形成前にキャパシタの層間絶縁層を形
成することにより、不純物や金属シリサイドの汚染か
ら、それぞれの絶縁層を防ぐと共に、ゲート酸化層の酸
化と層間絶縁層の酸化を別個に行うことができるため、
それぞれに適した酸化条件で形成することができ、信頼
性の高い半導体装置を提供することができる。
多結晶シリコン層と金属シリサイド層との積層構造のゲ
ートをもった高速動作に優れたトランジスタと、多結晶
シリコンの熱酸化層を層間絶縁層とし、多結晶シリコン
を両電極とした電圧係数に優れたキャパシタとを形成す
ることができる。また、多結晶シリコンへの高濃度不純
物導入前にトランジスタのゲート酸化層を形成し、また
金属シリサイド層形成前にキャパシタの層間絶縁層を形
成することにより、不純物や金属シリサイドの汚染か
ら、それぞれの絶縁層を防ぐと共に、ゲート酸化層の酸
化と層間絶縁層の酸化を別個に行うことができるため、
それぞれに適した酸化条件で形成することができ、信頼
性の高い半導体装置を提供することができる。
【００６３】また、第１のマスク体が上部電極の上面お
よび側面を覆っているので、金属シリサイド層のエッチ
ングの際の汚染を防ぐことができると共に、上部電極の
不要なエッチングを防止することができる。
よび側面を覆っているので、金属シリサイド層のエッチ
ングの際の汚染を防ぐことができると共に、上部電極の
不要なエッチングを防止することができる。
【００６４】さらに、上記のトランジスタとキャパシタ
に加え、高抵抗の多結晶シリコンの単層構造を同一基板
上に形成することができる。従って、電圧係数に優れた
キャパシタと高抵抗率が必要な抵抗素子と、高速性の要
求されるゲート部、配線部を同一基板上に形成すること
ができる。
に加え、高抵抗の多結晶シリコンの単層構造を同一基板
上に形成することができる。従って、電圧係数に優れた
キャパシタと高抵抗率が必要な抵抗素子と、高速性の要
求されるゲート部、配線部を同一基板上に形成すること
ができる。
【００６５】さらに、ユニットキャパシタの下部電極の
シート抵抗を３０〜１０００Ω／□の範囲に制御するよ
うにしたので、ユニットキャパシタの比精度を低下させ
ることがなく、本発明が適用されるＳＣＦの性能を向上
させることが可能となる。また、第２の多結晶シリコン
層をドーピングする際、第１の多結晶シリコンで形成さ
れるゲート電極および抵抗体も低抵抗化される。従っ
て、本発明により、ゲート電極等を低抵抗に保ったまま
ユニットキャパシタの比精度を低下させることなく、Ｓ
ＣＦの性能を向上させることが可能となる。
シート抵抗を３０〜１０００Ω／□の範囲に制御するよ
うにしたので、ユニットキャパシタの比精度を低下させ
ることがなく、本発明が適用されるＳＣＦの性能を向上
させることが可能となる。また、第２の多結晶シリコン
層をドーピングする際、第１の多結晶シリコンで形成さ
れるゲート電極および抵抗体も低抵抗化される。従っ
て、本発明により、ゲート電極等を低抵抗に保ったまま
ユニットキャパシタの比精度を低下させることなく、Ｓ
ＣＦの性能を向上させることが可能となる。
【００６６】また、本発明は、第１，第２の多結晶シリ
コン層のドーピングを熱拡散法にて処理するため、量産
性を維持したまま実施可能である。
コン層のドーピングを熱拡散法にて処理するため、量産
性を維持したまま実施可能である。
【図１】本発明の半導体装置の製造方法の第１の実施例
を説明するための工程図であって、（Ａ）〜（Ｆ）は各
工程後の半導体装置の構成を示す概略断面図である。
を説明するための工程図であって、（Ａ）〜（Ｆ）は各
工程後の半導体装置の構成を示す概略断面図である。
【図２】一般的なＳＣＦの構成を示す回路図である。
【図３】従来の半導体装置の製造方法の一例を説明する
ための工程図であって、（Ａ）ないし（Ｈ）はそれぞれ
各工程後の半導体装置の構成を示す概略断面図である。
ための工程図であって、（Ａ）ないし（Ｈ）はそれぞれ
各工程後の半導体装置の構成を示す概略断面図である。
【図４】従来の半導体装置の製造方法の一例を説明する
ための工程図であって、（Ａ）ないし（Ｉ）はそれぞれ
各工程後の半導体装置の構成を示す概略断面図である。
ための工程図であって、（Ａ）ないし（Ｉ）はそれぞれ
各工程後の半導体装置の構成を示す概略断面図である。
５０ 半導体基板 ５１ フィールド酸化層 ５２ 第１の多結晶シリコン層 ５３ 層間絶縁層 ５５ ゲート酸化層 ５４ 第２の多結晶シリコン層 ５６ レジスト ５７ 第１のマスク体（絶縁層，シリコン酸化層） ５８ レジスト ５９ 金属シリサイド層 ６０ 第２のマスク体（レジスト）
Claims (7)
- 【請求項１】 半導体基板と、 前記半導体基板上に設けられ、多結晶シリコン層と金属
シリサイド層とからなるゲート電極を有するＭＯＳトラ
ンジスタと、 下部電極を形成している第１の多結晶シリコン層と層間
絶縁層と、上部電極層を形成している第１の多結晶シリ
コン層とからなるキャパシタとを具備したことを特徴と
する半導体装置。 - 【請求項２】 半導体基板と、 前記半導体基板上に設けられ、多結晶シリコン層と金属
シリサイド層とからなるゲート電極を有するＭＯＳトラ
ンジスタと、 下部電極を形成している第１の多結晶シリコン層と層間
絶縁層と、上部電極層を形成している第１の多結晶シリ
コン層とからなるキャパシタと、 多結晶シリコン層単層からなる抵抗体とを具備したこと
を特徴とする半導体装置。 - 【請求項３】 多結晶シリコンにより構成されるキャパ
シタの下部電極は、不純物濃度がその周辺部の不純物濃
度より相対的に低く、かつシート抵抗値が３０〜１００
０Ω／□の範囲であることを特徴とする半導体装置。 - 【請求項４】 半導体基板上にフィールド酸化層および
ゲート酸化層を形成し、第１の多結晶シリコン層を堆積
して、前記第１の多結晶シリコン層上に絶縁層を形成
し、前記絶縁上に第２の多結晶シリコン層を形成し、キ
ャパシタの上部電極層となる部分を残して前記第２の多
結晶シリコン層をエッチングし、前記上部電極層および
その側面を覆う第１のマスク体を選択的に被着し、 次いで金属シリサイドを層を形成した後、ＭＯＳトラン
ジスタのゲート電極となる部分に第２のマスク体を形成
し、前記第１の多結晶シリコン層と前記金属シリサイド
層をエッチングし、 多結晶シリコン層と金属シリサイド層との積層構造から
なるゲート電極と多結晶シリコン層の電極およびシリコ
ン酸化層の層間絶縁層からなるキャパシタを形成するこ
とを特徴とする半導体装置の製造方法。 - 【請求項５】 半導体基板上にフィールド酸化層および
ゲート酸化層を形成し、第１の多結晶シリコン層を堆積
して、前記第１の多結晶シリコン層上に絶縁層を形成
し、前記絶縁上に第２の多結晶シリコン層を形成し、キ
ャパシタの上部電極層となる部分を残して前記第２の多
結晶シリコン層をエッチングし、前記上部電極層および
その側面と多結晶シリコン層単層の抵抗体となる部分と
を覆う第１のマスク体を選択的に被着し、 次いで金属シリサイドを層を形成した後、ＭＯＳトラン
ジスタのゲート電極となる部分に第２のマスク体を形成
し、前記第１の多結晶シリコン層と前記金属シリサイド
層をエッチングし、 多結晶シリコン層と金属シリサイド層との積層構造から
なるゲート電極と多結晶シリコン層の電極およびシリコ
ン酸化層の層間絶縁層からなるキャパシタと多結晶シリ
コン層単層からなる抵抗体とを形成することを特徴とす
る半導体装置の製造方法。 - 【請求項６】 半導体基板上に形成された酸化層上に第
１の多結晶シリコン層を形成する工程と、 前記第１の多結晶シリコン層に対して不純物を拡散して
該第１の多結晶シリコン層のシート抵抗値を３０〜１０
００Ω／□の範囲内に制御する工程と、 該シート抵抗制御工程後の第１の多結晶シリコン層上に
絶縁層を介してキャパシタの上部電極となる第２の多結
晶シリコン層を形成する工程と、 前記第２の多結晶シリコン層をパターニングして、ユニ
ットキャパシタの上部電極を形成する工程と、 該パターニングにより残された前記第２の多結晶シリコ
ン層をマスクとして前記第１の多結晶シリコン層に対し
てさらに不純物を拡散することにより、前記第２の多結
晶シリコン層の下側の第１の多結晶シリコン層であって
シート抵抗値の制御された第１の多結晶シリコン層を除
いた他の部分の不純物濃度を上げる工程と、 前記第１の多結晶シリコン層をパターニングしてゲート
およびユニットキャパシタの下部電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 【請求項７】 半導体基板上に形成された酸化層上に第
１の多結晶シリコン層を形成する工程と、 前記第１の多結晶シリコン層に対して不純物を拡散して
該第１の多結晶シリコン層のシート抵抗値を３０〜１０
００Ω／□の範囲内に制御する工程と、 前記第１の多結晶シリコン層に対してパターニングを施
し、ゲートおよびキャパシタの下部電極を形成する工程
と、 該パターニング工程によりパターニングされた前記第１
の多結晶シリコン層上に層間絶縁層を形成した後に、該
層間絶縁層上にキャパシタの上部電極となる第２の多結
晶シリコン層を形成する工程と、 前記第２の多結晶シリコン層をパターニングする工程
と、 該第２の多結晶シリコン層に対して不純物を拡散して前
記第２の多結晶シリコン層の下側の第１の多結晶シリコ
ン層であってシート抵抗値の制御された第１の多結晶シ
リコン層を除いた他の部分の不純物濃度を上げる工程と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14364393A JP3290506B2 (ja) | 1992-06-15 | 1993-06-15 | 半導体装置の製造方法 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15533592 | 1992-06-15 | ||
| JP3823393 | 1993-02-26 | ||
| JP5-38233 | 1993-02-26 | ||
| JP4-155335 | 1993-02-26 | ||
| JP14364393A JP3290506B2 (ja) | 1992-06-15 | 1993-06-15 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001124422A Division JP2001308192A (ja) | 1992-06-15 | 2001-04-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06318673A true JPH06318673A (ja) | 1994-11-15 |
| JP3290506B2 JP3290506B2 (ja) | 2002-06-10 |
Family
ID=27289745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14364393A Expired - Lifetime JP3290506B2 (ja) | 1992-06-15 | 1993-06-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3290506B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6215142B1 (en) | 1997-12-29 | 2001-04-10 | Hyundai Electronics Industries Co., Ltd. | Analog semiconductor device and method of fabricating the same |
| US6225658B1 (en) | 1998-04-30 | 2001-05-01 | Fujitsu Limited | Semiconductor device manufacture method and semiconductor device comprising capacitor and MISFET |
| KR100331267B1 (ko) * | 1999-06-23 | 2002-04-06 | 박종섭 | 반도체소자의 아날로그 캐패시터 형성방법 |
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| KR100486109B1 (ko) * | 1998-09-18 | 2005-08-01 | 매그나칩 반도체 유한회사 | 아날로그 반도체소자의 제조방법 |
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| JP2013254788A (ja) * | 2012-06-05 | 2013-12-19 | Asahi Kasei Electronics Co Ltd | 半導体装置及び半導体装置の製造方法 |
-
1993
- 1993-06-15 JP JP14364393A patent/JP3290506B2/ja not_active Expired - Lifetime
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