KR0122295B1

KR0122295B1 - 반도체 집적회로 장치에서 안정하게 동작하는 신호출력회로 및 그의 전원배선의 배치

Info

Publication number: KR0122295B1
Application number: KR1019930019739A
Authority: KR
Inventors: 시게끼 도미시마; 히데또 히다까; 다까히로 쯔루다; 마사까즈 히로세
Original assignee: 기따오까 다까시; 미쯔비시덴끼가부시끼가이샤
Priority date: 1992-10-29
Filing date: 1993-09-25
Publication date: 1997-11-12
Also published as: US5390140A; JP2792795B2; US5574397A; JPH06140578A; KR940010317A; DE4336887C2; DE4336887A1

Abstract

칩상에 형성되고 전원 전위를 받는 패드, 접지 전위를 받는 패드와 각 패드에 접속되고 칩의 주위를 따라 루프 방식으로 형성된 전원 전위선 및 접지 전위선을 포함하는 반도체 집적 회로 장치로서 접지 전위 패드 또는 전원 전위 패드에서의 거리에 관계없이, 출력 데이터를 고속이고 안정하게 마련하기 위해, 소정의 전위 패드에 가까운 데이터 출력 단자에 마련된 제1의 데이터 출력 회로 및 소정의 전위 패드에서 먼 데이터 출력 단자에 마련된 제1의 데이터 출력 회로를 포함하고, 제1 및 제2의 데이터 출력 회로가 내부 출력 데이터 신호에 따라 저속, 고속의 2단계로 대응하는 데이터 출력 단자를 소정의 전위로 구동한다.

이러한 반도체 집적 회로 장치에 의해, 오버슈트, 언더슈트 또는 링잉없이 고속으로 데이터를 마련할 수 있다.

Description

반도체 집적회로 장치에서 안정하게 동작하는 신호출력회로 및 그의 전원배선의 배치

제1도는 본 발명에 따른 반도체 집적회로 장치의 칩 레이아웃을 도시한 도면.

제2도 a 및 제2도 b는 본 발명의 제1실시예인 데이터 출력회로의 구조를 도시한 도면.

제3도는 제2도 a 및 제2도 b에 도시한 회로의 동작을 도시한 신호파형도.

제4도 a 및 제4도 b는 본 발명의 제2실시예인 데이터 출력회로의 구조를 도시한 도면.

제5도는 제4도 a 및 제4도 b에 도시한 회로의 동작을 도시한 신호파형도.

제6도 a 및 제6도 b는 본 발명의 제3실시예인 데이터 출력회로의 구조를 도시한 도면.

제7도는 제6도 a 및 제6도 b에 도시한 회로의 동작을 도시한 신호파형도.

제8도 a 및 제8도 b는 본 발명의 제4실시예인 데이터 출력회로의 구조를 도시한 도면.

제9도는 제8도 a 및 제8도 b에 도시한 회로의 동작을 도시한 신호파형도.

제10도 a 및 제10도 b는 본 발명의 제5실시예인 데이터 출력회로의 구조를 도시한 도면.

제11도 a 및 제11도 b는 본 발명의 제6실시예인 데이터 출력회로의 구조를 도시한 도면.

제12도 a, 제12도 b 및 제12도 c는 본 발명의 제7실시예인 데이터 출력회로의 구조를 도시한 도면.

제13도는 다이나믹 랜덤 액세스 메모리의 칩 레이아웃을 도시한 도면.

제14도는 본 발명에 따른 전원배선의 제1구조를 도시한 도면.

제15도는 본 발명에 따른 전원배선의 제2구조를 도시한 도면.

제16도는 본 발명에 따른 전원배선의 제3구조를 도시한 도면.

제17도는 본 발명에 따른 전원배선의 제4구조를 도시한 도면.

제18도는 종래 반도체 집적회로 장치의 칩 레이아웃을 도시한 도면.

제19도는 본 발명의 스타트점으로서 기능하는 데이터 출력부의 구조를 도시한 도면.

제20도 및 제21도는 제19도에 도시한 회로의 동작을 도시한 신호파형도.

제22도는 제19도에 도시한 회로의 문제점을 설명하는 도면.

제23도는 종래 반도체 집적회로 장치의 전원배선의 배치를 도시한 도면.

제24도는 본 발명에 의해 개선된 데이터 출력회로의 구조를 도시한 도면.

제25도는 제24도에 도시한 데이터 출력회로의 문제점을 설명하는 도면.

본 발명의 반도체 집적회로 장치의 데이터 출력부의 구조에 관한 것으로서, 특히 반도체 메모리 장치 내의 데이터 출력회로의 구조 및 그의 전원배선의 배치에 관한 것이다.

제18도는 일반적인 4M 비트 DRAM(Dynamic Random Access Memory)의 칩 레이아웃을 개략적으로 도시한 도면이다. 제18도에서 메모리셀 군(2a) 및 (2b)는 반도체칩(1)내에 배치되어 있다. 메모리셀 군(2a) 및 (2b)는 명확히 도시하지는 않았지만, 로우 및 컬럼으로 배치된 여러개의 다이나믹형 메모리셀을 구비한다.

반도체칩(1)의 주변끝(제18도에서 칩의 우측 상단부)에는 접지전위 GND를 받는 접지전위 패드(3)이 마련되어 있다. 접지전위 패드(3)에는 알루미늄 등의 저저항 도체로 형성되고, 반도체칩(1)의 주변을 따라 루프방식으로 배치되어 접지전위를 전달하는 접지선(4)가 접속되어 있다.

메모리셀 군(2a) 및 (2b)에서 선택된 메모리셀의 데이터를 마련하도록 반도체칩(1)의 주변을 따라 데이터 출력부(5a),(5b),(5c) 및 (5d)가 배치되어 있다. 제18도에 있어서, 데이터 출력부(5a)~(5d)의 각각이 데이터 출력 패드 및 데이터 출력회로를 구비하는 것이 도시되어 있다. 인가된 메모리셀 데이터에 따라 대응하는 데이터 출력노드가 접지전위로 방전되도록, 데이터 출력부(5a)~(5d)에는 접지선(4)에서 접지전위가 공급된다.

데이터 출력회로가 DRAM의 고속동작을 위해 고속으로 동작할 때, 데이터 출력노드에서 언더슈트 또는 링잉이 발생하고, 이것에 의해 액세스시간이 길어진다(출력데이타의 안정화에 필요한 시간이 더 길어진다). 따라서, 고속성능을 저해하지 않고 그러한 언더슈트 또는 링잉의 발생을 방지하는 여러 가지 구조가 발명되었다.

제19도는 상술한 바와 같은 언더슈트/오버슈트 문제를 방지하는 데이터 출력부의 가능한 구조를 도시한 도면이다. 데이터 출력부(5a)~(5d)가 동일한 구조를 가지므로, 제19도에서는 데이터 출력부(5)를 대표적으로 도시한 것이다.

데이터 출력부(5)는 데이터 출력회로(13), 데이터 출력회로(13)의 출력데이터 Dout를 외부로 전달하는 패드(14) 및 핀 단자(15)를 구비한다. 데이터 출력회로(13)은 전원전위 노드(11)에 인가된 전원전위 Vcc 및 접지전위 노드(12)에 인가된 접지전위 GND를 동작전원으로서 사용하여 동작한다. 데이터 출력회로(13)은 출력 인에이블 신호 OEM에 따라 활성화되어 패드(14) 및 핀 단자(15)를 통해 선택된 메모리셀에서 리드된 데이터 반전신호 ZDD와 동일한 논리레벨의 출력데이터 Dout를 마련한다.

데이터 출력회로(13)은 데이터 반전신호 ZDD를 받는 인버터(13a), 인버터(13a)의 출력 및 출력 인에이블 신호 OEM을 받을 때 신호 ψ1을 마련하는 2입력 AND 회로(13b)의 출력 ψ1을 그의 게이트에서 받는 n채널 MOS 트랜지스터(13c)를 구비한다. MOS 트랜지스터(13d)가 신호 ψ1이 논리 하이 또는 H 레벨일 때 도통으로 되어 전원 전위 노드(11)에서 전류가 공급되는 것에 의해 출력노드(13b)가 전원전위 Vcc(더 정확하게는 Vcc-Vth, 여기서 Vth는 트랜지스터(13c)의 스레시홀드 전압을 나타낸다)의 레벨로 충전된다.

데이터 출력회로(13)은 출력 인에이블 신호 OEM 및 데이터 반전신호 ZDD를 받을 때 신호 ψ2를 마련하는 AND 회로(13e), AND 회로(13e)의 출력 ψ2를 소정시간 지연시키는 지연회로(13g) 및 AND 회로(13e)의 출력 ψ2와 지연회로(13g)의 출력 ψ3을 받을 때 신호 ψ4를 마련하는 2입력 AND 회로(13h)를 더 구비한다. 지연회로(13g)는 예를 들면 우수한 캐스케이드 인버터(제19도에서는 4개의 인버터)를 포함한다.

데이터 출력회로(13)은 AND 회로(13e)의 출력 ψ2에 따라 접지전위 노드(12)의 전위레벨로 출력노드(13d)를 방전시키는 n채널 MOS 트랜지스터(13f)와 AND 회로(13h)의 출력 ψ4에 따라 접지전위 노드(12)의 전위레벨로 출력노드(13d)를 방전시키는 n채널 MOS 트랜지스터(13i)를 더 구비한다. MOS 트랜지스터(13i)는 MOS 트랜지스터(13f)보다 큰 전류구동력 및 사이즈를 갖는다. 이하, 제19도에 도시한 데이터 출력회로(13)의 동작을 그의 동작파형도인 제20도 및 제21도에 따라 설명한다. 제20도는 반전신호 ZDD가 논리로우 또는 L 레벨일 때의 동작파형을 도시한 도면이고, 제21도는 반전신호 ZDD가 H 레벨일 때의 동작파형을 도시한 도면이다.

선택된 메모리셀의 데이터가 H 레벨일 때, 데이터 반전신호 ZDD는 제20도의 (a)에 도시한 바와 같이 L 레벨이다. L 레벨의 반전신호 ZDD를 받는 AND 회로(13e)는 다른 입력인 출력 인에이블 신호 OEM의 레벨에 관계없이 제20도의 (d)에 도시한 바와 같이 L 레벨의 출력신호 ψ2를 마련한다. 게이트전극에서 출력신호 ψ2를 받는 n채널 MOS 트랜지스터(13f)는 비도통으로 된다. L 레벨의 출력신호 ψ2를 받는 AND 회로(13h)가 지연회로(13g)로부터의 지연신호 ψ3의 레벨에 관계없이 n채널 MOS 트랜지스터(13i)의 게이트전극에 제20도의 (f)에 도시한 바와 같이, L 레벨의 출력신호 ψ4를 마련하는 것에 의해, n채널 MOS 트랜지스터(13i)가 비도통으로 된다.

제20도의 (b)에 도시한 바와 같이, 출력 인에이블 신호 OEM이 시간 t0에서 H 레벨로 상승할 때까지, 제20도의 (c)에 도시한 바와 같이 L 레벨의 출력 인에이블 신호 OEM을 받는 AND 회로(13b)가 L 레벨의 출력신호 Ø1을 마련하는 것에 의해 게이트전극에서 출력신호 Ø1을 받는 n채널 MOS 트랜지스터(13c)가 비도통으로 된다. n채널 MOS 트랜지스터(13f) 및 (13i)가 비도통으로 되므로, 출력노드(13d)에서 마련된 데이터 Dout는 고임피던스 상태에 있다.

제20도의 (b)에 도시한 바와 같이, 시간 t0에서 출력 인에이블 신호 OEM이 H 레벨로 상승할 때, 출력 인에이블 신호 OEM 및 반전신호 ZDD의 반전신호를 받는 AND 회로(13b)가 제20도의 (c)에 도시한 바와 같이, n채널 MOS 트랜지스터(13c)의 게이트전극에 H 레벨의 출력신호 ψ1을 마련한다. n채널 MOS 트랜지스터(13c)가 도통으로 되어 전원전위 노드(11) 및 출력노드(13d)가 전기적으로 접속되므로, 출력데이타 Dout는 제20도의 (g)에 도시한 바와 같이 H 레벨에 도달한다. 출력 인에이블 신호 OEM이 제20도의 (b)에 도시한 바와 같이, 시간 t1에서 H 레벨에서 L 레벨로 떨어질 때, 출력데이타 Dout는 고임피던스 상태에 다시 도달한다.

한편, 선택된 메모리셀의 데이터가 L 레벨일 때, 데이터 반전신호 ZDD는 제21도의 (a)에 도시한 바와 같이 H 레벨이다. 반전신호 ZDD의 반전신호를 받는 AND 회로(13b)는 다른 입력인 출력 인에이블 신호 OEM의 레벨에 관계없이 제21도의 (c)에 도시한 바와 같이 L 레벨의 출력신호 ψ1을 마련한다. 게이트전극에서 출력신호 Ø1를 받는 n채널 MOS 트랜지스터(13c)는 비도통으로 된다. 제21도의 (b)에 도시한 바와 같이, 출력 인에이블 신호 OEM이 시간 t0에서 H 레벨로 상승할 때까지 제21도의 (d)에 도시한 바와 같이 L 레벨의 출력 인에이블 신호 OEM을 받는 AND 회로(13e)가 L 레벨의 출력신호 ψ2를 마련하는 것에 의해, 게이트전극에서 출력신호 ψ2를 받는 n채널 MOS 트랜지스터(13f)가 비도통으로 된다. L 레벨의 출력신호 ψ2를 받는 AND 회로(13h)는 지연회로(13g)로부터의 지연신호 ψ3의 레벨에 관계없이 제21도 (f)에 도시한 바와 같이, n채널 MOS 트랜지스터(13i)의 게이트전극에 L 레벨의 출력신호 ψ4를 마련한다. 그동안, n채널 MOS 트랜지스터(13i)가 비도통으로 되므로, 출력노드(13d)에서 마련된 데이터 Dout은 고임피던스 상태이다.

제21도의 (b)에 도시한 바와 같이, 시간 t0에서 출력 인에이블 신호 OEM이 H 레벨로 상승할 때, 출력 인에이블 신호 OEM 및 반전신호 ZDD를 받는 AND 회로(13e)는 n채널 MOS 트랜지스터(13f)의 게이트전극에, 제21도의 (d)에 도시한 바와 같이 H 레벨의 출력신호 ψ2를 마련한다. n채널 MOS 트랜지스터(13f)가 도통으로 되어 접지전위 노드(12)와 출력노드(13d)가 전기적으로 접속되므로, 출력데이타 Dout는 제21도의 (g)에 도시한 바와 같이 서서히 하강하기 시작한다.

시간 t0에서 H 레벨로 상승하는 AND 회로(13e)로부터의 출력신호 ψ2를 받는 지연회로(13g)는 지연회로(13g)를 구성하는 인버터의 수로 결정되는 지연시간 td만큼 지연된 시간 t2에서, 제21도의 (e)에 도시한 바와 같이 H 레벨로 상승하는 지연신호 ψ3을 마련한다. 지연신호 ψ3 및 H 레벨의 AND 회로(13e)로부터의 출력신호 ψ2를 받는 AND 회로(13h)는 n채널 MOS 트랜지스터(13i)의 게이트전극에, 제21도의 (f)에 도시한 바와 같이 H 레벨로 상승하는 출력신호 ψ4를 마련한다. n채널 MOS 트랜지스터(13i)가 도통으로 되어 접지전위 노드(12)와 출력노드(13d)가 전기적으로 접속되므로, 제21도의 (g)에 도시한 바와 같이 출력데이타 Dout는 접지전위에 급속히 도달한다. 그 후, 출력 인에이블 신호 OEM이 제21도의 (b)에 도시한 바와 같이, 시간 t3에서 H 레벨에서 L 레벨로 떨어질 때, 출력데이타 Dout는 고임피던스 상태에 다시 도달한다.

언더슈트 및 링잉은 출력노드(13d)의 출력데이타 Dout을 접지전위로 하여 2단계로 타이밍을 지연시키는 것에 의해 출력노드(13d)의 방전시에 발생되는 것이 방지된다. 출력데이타 Dout의 하강시간의 하한은 스팩에 의해 결정된다. 접지전위 패드(3)에 가까운 데이터 출력부(5d)로부터의 출력데이타 Dout는 접지전위를 전달하는 접지선(4)의 전위가 데이터 출력부(5d) 부근에서 접지전위 GND로부터 상승하지 않기 때문에 또한 접지전위 패드(3)으로부터의 접속저항이 작기 때문에 n채널 MOS 트랜지스터(13i)를 통해 접지전위로 급속히 하강한다. 따라서, 스팩의 하한을 충족시키기 위해서는 지연회로(13g)에 의한 지연이 필요하게 된다.

종래의 반도체 메모리장치는 칩의 사이즈가 증가되어 축적용량이 크게 되므로, 접지전위를 전달하는 접지선(4)가 길어지는 것에 의해, 제22도에 도시한 바와 같이, 접속저항 RI 및 기생용량 CI이 증가한다. 그 결과, 접지선(4)가 접속된 접지전위 패드(3)으로부터의 거리가 멀어질수록 접지전위 패드(3)이 전달하는 접지전위의 안정성이 떨어지므로, 접지전위 패드(3)에서 먼 데이터 핀(15)의 데이타 출력회로(13)을 통한 접지전위로의 방전이 느려진다. 데이터 출력부(5a)~(5d)에 마련된 데이터 출력회로(13)이 접지전위 패드(3)에서의 거리에 관계없이 동일한 구조를 가지므로, 엑세스속도는 제18도에 도시한 바와 같이, 여러개의 데이터 출력 핀을 갖는 다비트 구조에서 접지전위 패드(3)에서 가장 먼 데이터 핀(15)의 접지전위로의 하강 시간으로 결정된다. 따라서, 접지전위를 전달하는 접지선(4)가 길게 되어 접지전위가 불안정하게 될 때 액세스속도가 떨어진다.

접지전위 패드(3)에서 먼 데이터 출력회로(13)을 통한 접지전위로의 하강시간을 단축하기 위해, 데이터 출력회로(13)의 지연회로(13g)에 의해 결정되는 지연시간을 단축시키는 것이 고려된다. 그러나, 이 경우, 데이터 출력회로(13)이 접지전위 패드(3)으로부터의 거리에 관계없이 동일한 구조를 가지므로, 접지전위 패드(3)에 가까운 데이터 출력회로(13)의 지연회로(13g)에 의한 지연시간도 단축된다. 따라서, 데이터 출력회로(13)으로부터의 출력데이타 Dout가 접지전위로 급속히 하강하여 언더슈트 및 링잉이 발생하기 쉽다는 문제가 있다.

접지선(4)의 기생 인덕턴스, 기생용량 및 배선저항은 전원전위 Vcc를 전달하는 전원선에서 문제로 된다. 제23도에 도시한 바와 같이, 전원전위 Vcc를 반도체칩(1)의 주변을 따라 전달하는 전원선(7)은 루프방식으로 마련된다. 전원선(7)은 반도체칩(1)의 주변 끝에 마련되어 전원패드(6)에 접속된다. 데이터 출력부(5a)~(5d)에 전원선(7)을 통해 전원전위 Vcc가 공급되어 출력노드(13d)의 충전이 실행된다. 출력노드의 충전시 출력노드(13d)(출력밴드 및 데이터 출력 핀)에서의 오버슈트 또는 링잉를 방지하기 위해, 데이터 출력회로(13)에서 충전동작을 2단계로 실행하는 것이 고려된다.

제24도에 따르면, 데이터 출력회로(13)은 데이터 반전신호 ZDD를 받는 인버터(13a), 출력 인에이블 신호 OEM 및 인버터(13a)의 출력을 받는 2입력 AND 회로(13b) , 출력 인에이블 신호 OEM 및 데이터 반전신호 ZDD를 받는 2입력 AND 회로(13e), AND 회로(13b)의 출력에 따라 전원전위의 레벨로 출력노드(13d)를 충전시키는 n채널 MOS 트랜지스터(13c) 및 AND 회로(13e)의 출력에 따라 접지전위의 레벨로 출력노드(13d)를 충전시키는 n채널 MOS 트랜지스터(13h)를 구비한다.

데이터 출력회로(13)은 AND 회로(13b)의 출력을 소정시간 지연시키는 지연회로(13k), 지연회로(13k)의 출력 및 AND 회로(13b)의 출력을 받는 2입력 AND 회로(13l)의 출력에 따라 전원전위의 레벨로 출력노드(13d)를 충전시키는 n채널 MOS 트랜지스터(13m)을 더 구비한다.

MOS 트랜지스터(13m)은 MOS 트랜지스터(13c)보다 큰 전류구동력 및 사이즈를 갖는다.

제24도에 도시한 구조에 있어서, AND 회로(13b)의 출력이 상승할 때 MOS 트랜지스터(13c)가 도통으로 되는 것에 의해 출력노드(13d)가 충전된다. 소정의 시간 후, 지연회로의 출력이 상승하고 MOS 트랜지스터(13m)이 도통으로 되는 것에 의해, 출력노드(13d)가 충전된다. 출력노드(13d)가 2단계로 충전되므로, 오버슈트 또는 링잉의 발생을 방지할 수 있다.

전원선(7)에 대하여, 제25도에 도시한 바와 같이, 분포저항 및 기생용량이 존재한다. 배선저항 및 기생요량은 제25도에 도시한 바와 같이, 각각 저항 R2 및 용량 C2로서, MOS 트랜지스터(13c) 및 (13m)이 접속된 전원전위 노드(11)과 패드(6) 사이에 접속된다. 저항 R2 및 용량 C2의 크기는 패드(6)과 데이터 출력회로(13)사이의 거리에 비례한다. 그 결과, 데이터 출력회로(13)은 반도체칩(1)상에서의 위치에 따른 충전시간을 갖는다. 출력데이타 Dout가 결정되는 타이밍은 최악(최장)충전시간(패드(6)에서 가장 먼 데이터 출력회로가 마련된다. 이것은 출력데이타 Dout가 상승시간의 하한을 결정하는 스팩의 조건을 만족하기 때문이다. 따라서, 모든 데이터 출력회로가 동일한 구조를 갖는 경우, 액세스시간의 단축과 오버슈트/링잉 발생장치의 보완이 이루어진다.

본 발명의 목적은 접지전위 패드/전원전위 패드에서의 거리에 관계없이 안정한 방식으로 또한 고속으로 출력데이타를 마련하는 데이터 출력회로를 구비하는 반도체 집적회로 장치를 제공하는 것이다.

본 발명의 다른 목적은 접지전위 패드/전원전위를 안정하게 공급할 수 있는 전원배선의 구조를 제공하는 것이다.

간단히 말해서, 본 발명에 따른 반도체 집적회로 장치는 접지전위 패드/전원전위 패드로부터의 거리에 따라 데이터 출력노드의 충전/방전속도를 조정하는 구성요소를 구비한다.

본 발명에 다른 전원선의 배치에서, 전원선은 여러개로 분할되고, 그 각각의 특정기능 회로용이다. 전원선은 일부 개방된 루프방식으로 형성된다.

본 발명에 있어서, 소정의 전위가 인가되는 패드에서 먼 데이터 출력부가 소정의 전위를 마련할 때, 충전/방전은 그 거리에 대응하는 속도롤 실행된다. 따라서, 데이터 핀의 전위는 오버슈트/언더슈트/링잉 없이 소전의 전위에 재빨리 도달한다.

소정의 전위가 인가되는 패드에 가까운 데이터 출력회로 내의 스위칭소자의 전류구동력을 저감하는 것에 의해 또는 패드에서 데이터 출력회로로의 전원배선의 저항을 증가시키는 것에 의해, 데이터 핀의 전위가 소정의 전위에 서서히 도달하므로, 오버슈트, 언더슈트 및 링잉을 방지할 수 있다.

패드를 통해 접속된 여러개의 전원배선을 포함하는 것에 의해 또느 센스앰프, 주변논리회로 및 데이터 출력회로 등의 다른 용도를 갖는 회로를 각 전원배선에 의해 접속하는 것에 의해, 전원배선 당의 기생용량을 저감할 수 있으므로, 안정한 소정의 전위를 공급할 수 있다.

전원배선이 완전한 폐루프가 아닌 경우, 전원배선의 인덕턴스를 저감하여 반도체 칩에 침입하는 자속의 영향을 줄일 수 있으므로, 안정한 소정의 전위를 공급할 수 있다.

본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에 의해 더욱 명확하게 될 것이다.

이하, 본 발명의 실시예를 첨부도면에 따라 상세히 설명한다.

[제1실시예]

제1도는 본 발명에 따른 반도체 집적회로 장치의 칩 레이아웃을 개략적으로 도시한 도면이다. 16M 비트 DRAM인 제1도에 도시한 반도체 집적회로 장치는 4개의 메모리셀 군(102a)~(102d)를 구비한다. 전원전위 Vcc를 받는 전원전위 패드(103((103a,103b))는 반도체칩(101)의 한쪽의 상단 및 하단에 배치되어 있다. 접지전위 GND를 받는 접지전위 패드(104)((104a,104b))는 반도체칩(101)의 다른쪽의 상단 및 하단에 배치되어 있다.

전원전위 패드(103)에는 반도체칩(101)의 주변을 따라 루프방식으로 알루미늄 등의 저저항 도체로 형성된 전원배선(106)이 접속되어 있다. 접지전위 패드(104)에는 반도체칩(101)의 주변을 따라 알루미늄 등의 저저항 도체로 형성된 접지전위선(107)이 접속되어 있다. 전원배선(106)과 접지전위선(107)의 교차부는 다층구조로 된다. 구체적으로, 접지전위선(107)은 제1도에 점선으로 도시한 교차부에서 상층의 2층 알루미늄 층을 사용하고, 교차부 이외의 부분에서 하층의 1층 알루미늄 층을 사용한다.

선택된 메모리셀의 데이터를 마련하는 데이터 출력부(105a),(105b),(105c) 및 (105d)는 반도체칩(101)의 양쪽에 배치되어 있다. 데이타 출력부(105a)~(105d)에 가까운 전원배선(106) 및 접지전위선(107)을 통해 전원전위 및 접지전위가 공급되는 것에 의해 대응하는 데이터의 출력단자의 충전/방전이 실행된다. 데이터 출력부(105a) 및 (105b)는 전원전위 패드(103)이 마련된 반도체칩(101)의 한쪽에 배치되고, 데이터 출력부(105c) 및 (105d)는 접지전위 패드가 마련된 반도체칩(101)의 다른쪽에 배치된다.

제2도는 접지전위 패드(104a)에 가까운 데이터 출력부(105c) 및 (105d)에 포함된 데이타 출력회로(130a)를 도시한 도면이고, 제2도 b는 전원전위 패드(103a)에 가가운 데이타 출력부(105a) 및 (105b)에 포함된 데이터 출력회로(130b)를 도시한 도면이다.

제2도 a에 따르면, 데이터 출력회로(13a)는 선택된 메모리셀에서 리드된 데이터 반전신호 ZDD를 받는 인버터(131), 출력 인에이블 신호 OEM 및 인버터(131)의 출력을 받는 2입력 AND 회로(132) , 반전신호 ZDD와 출력 인에이블 신호 OEM을 받는 2입력 AND 회로(135) 및 AND 회로(132)의 출력 ψ1에 따라 출력노드(134)의 전원전위 노드(11)을 전기적으로 접속시키는 n채널 MOS 트랜지스터(133)을 구비한다. MOS 트랜지스터(133)이 AND 회로(132)의 출력 ψ1이 H 레벨일 때 온하여 출력노드(134)의 출력을 전원전위 Vcc의 레벨로 충전한다.

데이터 출력회로(130a)는 AND 회로(132)의 출력 ψ2를 소정시간 지연시키는 지연회로(136ba) 및 AND 회로(134)의 출력 ψ2 및 지연회로(136ba)의 출력 ψ3을 받는 2입력 AND 회로(136c)를 더 구비한다. 우수의 캐스케이드 인버터(제2도 a에서는 4개의 인버터)를 구비하는 지연회로(136ba)는 AND회로(135)의 출력 ψ2에 지연시간 td2를 마련한다.

데이터 출력회로(130a)는 AND회로(135)의 출력 ψ2에 따라 접지전위 노드(120)의 전위레벨로 출력노드(134)를 방전시키는 n채널 MOS 트랜지스터(136a) 및 AND 회로(136c)의 출력 ψ4에 따라 접지전위 노드(120)의 전위레벨로 출력노드(134)를 방전시키는n채널 MOS 트랜지스터(136d)를 더 구비한다. MOS 트랜지스터(136d)는 MOS 트랜지스터(136a)보다 큰 전류구동력 및 사이즈를 갖는다.

출력노드(134)는 데이터패드를 거쳐 데이터 출력단자에 접속된다. 전원전위 노드(110) 및 접지전위 노드(120)은 각각 가까운 전원배선(106) 및 접지전위선(107)에 접속된다. 트랜지스터(133)은 출력노드(134)를 충전하고, 회로블럭(136)은 출력노드(134)를 방전한다.

제2도 b에 따르면, 데이터 출력회로(130b)는 제2도 a에 도시한 데이터 출력회로(130a)와 동일한 구조를 갖고 있다. 그러나, AND회로(135)의 출력 ψ2에 대하여 데이터 출력회로(130b)내의 지연회로(136bb)에 의해 마련된 지연시간 td1은 데이터 출력회로(130a)내의 지연회로(136ba)의 지연시간 td2보다 짧다. 지연시간의 조정은 지연회로(136ba) 및 (136bb)내의 인버터 수를 적당히 선택하는 것에 의해 실현된다.

데이터 출력회로(130a) 및 (136bb)의 양쪽에는 노드(110),(120)에서 전원전위 및 접지전위가 공급되고, 출력 인에이블 신호에 따라 활성화되어, 대응하는 데이터 출력단자에 데이터 반전신호 ZDD와 동일한 논리레벨의 신호를 마련한다. 이하, 제2도 A 및 제2도 b의 회로의 동작을 동작파형도인 제3도에 따라 설명한다. 제3도는 데이터 반전신호 ZDD가 H 레벨일 때의 동작파형을 도시한 도면이다.

먼저,4개의 선택된 메모리셀에서 리드되는 데이터는 모두 H레벨인 것으로 한다. 데이터 출력부(105a)~(105d)에 마련된 데이터 출력회로(130)에 인가되고, 메모리셀에서 리드되는 데이터 반전신호 ZDD는 제3도의 (a)에 도시한 바와 같이 모두 H레벨이다. 반전신호 ZDD를 받는 인버터(131)이 AND회로(132)에 L레벨의 신호를 마련하므로, AND회로(132)가 출력 인에이블 신호 OEM의 레벨에 관계없이 제3도의(c)에 도시한 바와 같이 L레벨의 신호 ψ1을 마련하는 것에 의해, 게이트전극에서 출력신호 ψ1을 받는 n채널 MOS 트랜지스터(133)이 비도통으로 된다.

제3도의 (b)에 도시한 바와 같이, 시간 t10에서 출력 인에이블 신호 OEM이 H 레벨로 상승할 때까지, L레벨의 출력 인에이블 신호 OEM을 받는 AND회로(135)는 제3도의 (d) 에 도시한 바와 같이 L 레벨의 출력신호 ψ2를 마련한다. 게이트전극에서 신호 ψ2를 받는 n채널 MOS 트랜지스터(136a)는 비도통으로 된다. L레벨의 출력신호 ψ2를 받는 AND회로(136c)는 제3도의 (g) 및 (h)에 도시한 바와 같이, n채널 MOS 트랜지스터(136d)의 게이트전극에 L레벨의 출력신호 ψ4를 마련한다. n채널 MOS 트랜지스터(136d)가 비도통으로 되므로, 출력노드(134)에서 마련된 데이터 Dout(D0~D3)은 제3도의 (i) 및 (j)에 도시한 바와 같이 고임피던스 상태이다.

제3도의 (b)에 도시한 바와 같이, 시간 t10에서 출력 인에이블 신호 OEM이 H레벨로 상승할 때, 출력 인에이블 신호 OEM 및 반전신호 ZDD를 받는 AND 회로(135)는 n채널 MOS트랜지스터(136a)의 게이트전극에 제3도의 (d)에 도시한 바와 같이 H레벨로 상승하는 신호 ψ2를 마련한다. n채널 MOS 트랜스지스터(136a)가 도통으로 되고 접지전위 노드(120) 및 출력노드(134)가 전기적으로 접속되는 것에 의해, 제3도의 (i) 및 (j)에 도시한 바와 같이 출력데이타 Dout은 서서히 하강하기 시작한다.

지연회로 (136bb)는 제2도에 도시한 접지전위 패드(104)에서 먼 데이터 출력부(105a) 및 (105b)의 데이터 출력회로 (136b)에 마련된다. 지연회로(136bb)는 시간 t10에서 H레벨로 상승하는 AND회로(135)에서 출력신호 ψ2를 받는다. 지연회로(136bb)는 제3도의 (e)에 도시한 바와 같이, 지연시간 td1만큼 지연된 시간 t11에서 H레벨로 상승하는 출력신호 ψ3를 마련한다. 지연신호 ψ3 및 AND 회로(135)에서 H 레벨의 출력신호 ψ2를 받는 AND 회로(136c)는 n채널 MOS 트랜지스터(136d)의 게이트 전극에 제3도의 (g)에 도시한 바와 같이, H레벨로 상승하는 출력신호 ψ4를 마련한다. n채널 MOS 트랜지스터(136d)가 도통으로 되고 접지전위 노드(120)과 출력노드(134)가 전기적으로 접속되므로, 출력데이타 Dout(D0,D1)은 제3도의 (i)에 도시한 바와 같이, 급속히 하강하여 시간t13에서 접지전위에 도달한다.

한편, 데이타 출력회로(130a)에서, 시간 t10에서 H레벨로 상승하는 AND 회로(135)로부터의 출력신호 ψ2를 받는 지연회로(136ba)는 지연신호 ψ3을 마련한다. 지연신호 ψ3은 제3도의 (f)에 도시한 바와 같이, 지연시간 td1보다 긴 지연시간 td2만큼 지연된 시간 t13에서 H레벨로 상승한다. 지연신호 3ψ 및 AND회로(135)에서 H레벨의 출력신호 ψ2를 받는 AND회로(136c)는 n채널 MOS 트랜지스터(136d)의 게이트전극에 제3도의 (h)에 도시한 바와 같이, H레벨로 상승하는 출력신호 ψ4를 마련한다. n채널 MOS 트랜지스터(136d)가 도통으로 되고 접지전위 노드(120) 및 출력노드(134)가 전기적으로 접속된다. 제3도의 (j)에 도시한 바와같이, 출력데이타 Dout(D2,D3)의 하강속도는 출력데이타 Dout(D0,D1)(제3도의 (i)에 도시한 접지전위 패드(104)에서 먼 데이터 출력부(105a) 및 (105b)에서 마련됨)이 시간 t11에서 시간 t13까지 접지전위에 도달하는 하강속도보다 빠르다. 출력데이타 Dout(D2,D3)은 시간 t13에서 접지전위에 도달한다.

그후, 제3도의 (b)에 도시한 바와 같이, 시간 t14에서 출력 인에이블 신호 OEM이 H 레벨에서 L레벨로 하강할 때, 출력 인에이블 신호 OEM을 받는 AND 회로(135)는 제3도의 (d)에 도시한 바와 같이, n채널 MOS 트랜지스터(136a)의 게이트전극에 L레벨의 신호 ψ2를 마련한다. 한편, L레벨의 출력신호 ψ3을 받는 AND 회로(136c)는 제3도의 (g) 및(h)에 도시한 바와 같이, n채널 MOS 트랜지스터(136d)의 게이트전극에 L레벨의 신호 ψ4를 마련한다. n채널 MOS트랜지스터(136a) 및 (136d)가 비도통으로 되는 것에 의해, 출력데이타 Dout(D0~D3)은 다시 고임피던스 상태에 도달한다.

본 발명의 제1실시예에 있어서, 접지전위 패드(104)에서 멀리 위치한 데이터 출력회로(130b)로부터의 출력데이타 Dout(D0,D1)의 하강시간은 접지전위 패드(104)에 가까이 위치한 데이터 출력회로(130a)로부터의 출력데이타 Dout의 하강시간과 같아지도록 단축된다. 따라서, 접지 패드(104)에서 멀리 위치한 데이터 출력회로(130b)의 하강시간은 종래에 비해 더욱 단축되어 액세스 시간이 감소된다.

[제2실시예]

제4도 a 및 제4도 b는 본 발명의 제2실시예의 데이터 출력회로의 구조를 도시한 도면이다. 제2실시예의 구조는 전원배선(106)에 의한 출력데이타 Dout의 오버슈트/링잉을 방지하고, 액세스 시간을 단축한다. 제4도 A는 접지전위 패드(104a)에 가까운, 즉 전원전위 패드(103)에서 먼 데이터 출력회로(130a)의 구조를 도시한 도면이다. 제4도 B는 접지전위 패드 (104)에서 먼, 즉 전원전위 패드(103)에 가까운 데이터 출력회로(130b)의 구조를 도시한 도면이다.

제4도 a 에 따르면, 데이터 출력회로(130a)는 데이터 반전신호 ZDD를 반전하는 인버터(131), 출력 인에이블 신호 OEM과 인버터(131)의 출력을 받는 2입력 AND 회로(132), 반전신호 ZDD와 출력 인에이블 신호 OEM과 데이터 반전신호 ZDD를 받는 2입력 AND 회로(135), AND 회로(132)의 출력 ψ1에 따라 출력 노드(134)의 전원전위 노드(110)을 전기적으로 접속시키는 n채널 MOS 트랜지스터(137a) 및 AND 휠(135)의 출력 ψ2에 따라 출력노드(134)와 접지전위 노드(120)을 전기적으로 접속시키는 n채널 MOS 트랜지스터(136a)를 구비한다. MOS 트랜지스터(136a) 및 (137a)는 AND 회로(135)의 출력 ψ2와 AND 회로(132)의 출력 ψ1이 H' 레벨일 때, 각각 도통으로 된다.

데이터 출력회로(130a)는 AND 회로(132)의 출력 ψ1을 소정시간 지연시키는 지연회로(137ba), 지연회로(132)의 출력 ψ1을 받는 2입력 AND 회로(137c) 및 AND 회로(137c)의 출력에 따라 출력노드(134)의 전원전위 노드(110)을 전기적으로 접속시키는 n채널 MOS 트랜지스터(137d)를 더 구비한다. MOS 트랜지스터(137d)는 MOS 트랜지스터(137a)보다 큰 전류구동력 및 사이즈를 갖는다. 회로블럭(136)은 메모리셀 데이터에 따라 출력노드(134)를 방전하고, 회로블럭(137)은 메모리셀 데이터에 따라 출력노드(134)를 충전한다. 데이터 D2, D3은 데이터 출력회로(130a)에서 마련된다.

제4도 b에 따르면, 데이터 출력회로(130b)는 제4도 A의 데이터 출력회로(130a)와 동일한 구조를 갖는다. 그러나, 데이터 출력회로(130b)내의 지연회로(137ba)에 의해 마련된 지연시간 td3은 데이터 출력회로(130b)내의 지연회로(137bb)에 의해 마련된 지연시간 td4보다 짧다. 지연시간의 td3, td4의 조정은 각 지연회로(137ba) 및 (137bb)에 포함된 인버터의 단수를 조정하는 것에 의해 실현된다. 제4도 a 및 제4도 b에 있어서, 지연회로(137ba)는 2단의 인버터를 구비하고, 지연회로(137bb)는 4단의 인버터를 구비한다. 이하, 제4도 a 및 제4도 b에 도시한 데이터 출력회로(130a),(130b)의 동작을 동작파형도인 제5도에 따라 설명한다.

선택된 4비트 메모리셀에서 리드된 데이터가 모두 H레벨일 때, 메모리셀에서 리드되고 데이터 출력회로(130a),(130b)에 인가된 데이터 반전신호 ZDD는 제5도의 (a)에 도시한 바와 같이 모두 H레벨이다. L레벨의 반전신호 ZDD를 받는 데이터 출력회로(130a),(130b)내의 AND 회로(135)는 출력 인에이블 신호 OEM의 레벨에 관계없이 제5도의 (d)에 도시한 바와 같이 L레벨의 신호 ψ2를 마련한다. 게이트 전극에서 출력신호 ψ2를 받는 n채널 MOS 트랜지스터(136a)는 비도통으로 된다.

제5도의 (b)에 도시한 바와 같이, 시간 t20에서 출력 인에이블 신호 OEM이 H 레벨로 상승할 때까지, L레벨의 출력 인에이블 신호 OEM을 받는 AND회로(132)는 제5도의 (c)에 도시한 바와 같이, L레벨의 출력신호 ψ1를 마련한다. 게이트전극에서 출력신호 ψ1을 받는 n채널 MOS 트랜지스터(137a)는 비도통으로 된다. L레벨의 출력신호 ψ1을 받는 n채널 MOS 트랜지스터(137a)는 지연회로(137ba), (137bb)에서의 지연신호 ψ5에 관계없이, n채널 MOS트랜지스터(137d)의 게이트전극에 제5도의 (g) 및 (h)에 도시한 바와 같이 L레벨의 신호 ψ6을 마련한다. n채널 MOS트랜지스터(137d)가 비도통으로 되므로, 출력노드(134)에서 마련된 데이타 Dout(D0~D3)은 고임피던스 상태이다.

제5도의 (b)에 도시한 바와 같이, 시간 t20에서 출력 인에이블 신호 OEM이 H 레벨로 상승할 때, 출력 인에이블 신호 OEM 및 반전신호 ZDD를 받는 AND회로(132)는 n채널 MOS 트랜지스터(137a)의 게이트전극에 제5도의 (c)에 도시한 바와 같이 H레벨로 상승하는 신호 ψ1을 마련한다. n채널 MOS트랜지스터(137a)가 도통으로 되고, 전원전위 노드(110)과 출력노드(134)가 전기적으로 접속되는 것에 의해, 출력 데이타 Dout(D0,D1,D2,D3)은 제5도의 (i) 및 (j)에 도시한 바와 같이 서서히 상승하기 시작한다.

데이터 D2, D3을 마련하는 데이터 출력회로(130a)내의 지연회로(137ba)는 신호 ψ1의 상승에서 지연시간 td3만큼 지연된 시간 t21에서 H 레벨로 상승하는 지연신호 ψ5를 마련한다. 지연신호 ψ5 및 AND 회로(132)에서 H레벨로 출력신호 ψ1을 받는 AND회로(137c)는 n채널 MOS트랜지스터(137d)의 게이트전극에 제5도의 (h)에 도시한 바와 같이, H 레벨로 상승하는 지연신호 ψ6을 마련한다. n채널 MOS 트랜지스터(137d)가 도통으로 되고 전원전위 노드(110)와 출력노드(134)가 전기적으로 접속되므로, 출력 데이타 Dout(D2,D3)은 제3도의 (j)에 도시한 바와 같이 시간 t23에서 전원전위 Vcc의 레벨에 도달한다.

데이터 D0, D1을 마련하는 데이터 출력회로(130b)에서, 지연회로(137bb)는 제5도의 (e)에 도시한 바와 같이, 지연시간 td3보다 긴 지연시간 td4만큼 지연된 시간 t22에서 H 레벨로 상승하는 지연신호 ψ5를 마련한다. 지연신호 ψ5 및 AND 회로(132)에서 H레벨로 출력신호 ψ1을 받는 AND회로(137c)는 n채널 MOS트랜지스터(137d)의 게이트전극에 제5도의 (g)에 도시한 바와 같이, H 레벨로 상승하는 출력신호 ψ6을 마련한다. 그 결과, n채널 MOS 트랜지스터(137d)가 도통으로 되고 전원전위 노드(110)와 출력노드(134)가 전기적으로 접속된다. 따라서, 제5도의 (i)에 도시한 바와 같이, 출력데이타 Dout(D0,D1)의 상승시간이 제5도의 (j)에 도시한 출력데이타 Dout(D2,D3)가 시간 t21에서 시간 t23까지 전원전위 Vcc로 상승하는 상승시간보다 빠르다. 출력데이타 Dout(D0, D1)은 시간 t23에서 전원전위 Vcc의 레벨에 도달한다.

그 후, 제5도의 (b)에 도시한 바와 같이, 시간t24에서 출력 인에이블 신호 OEM이 H레벨에서 L레벨로 하강할 때, 출력 인에이블 신호 OEM을 받는 AND회로(132)는 n채널 MOS 트랜지스터(137a)의 게이트전극에 제5도의 (c)에 도시한 바와 같이 L레벨의 신호 ψ1을 마련한다. L레벨의 출력신호 ψ1을 받는 AND 회로(137c)는 n채널 MOS 트랜지스터(137d)의 게이트 전극에 제5도의 (g) 및 (h)에 도시한 바와 같이, L레벨의 신호 ψ6을 마련한다. 따라서, n채널 MOS 트랜지스터(137a) 및 (137d)는 비도통으로 되고, 출력데이타 Dout(D0~D3)은 다시 고임피던스 상태에 도달한다.

본 발명의 제2실시예에 있어서, 전원전위 패드(103)에서 멀리 위치한 데이터 출력회로(130a)로부터의 출력데이타 Dout(D2,D3)의 상승시간은 전원전위 패드(103)에 가까이 위치한 데이터 출력회로(130b)로부터의 출력데이타 Dout(D0,D1)의 상승시간과 같아지도록 단축된다. 따라서, 전원전위 패드(103)에 가까이 위치한 데이터 출력회로(130b)의 상승시간이 길다는 것은 액세스 속도를 저감시키지 않는다.

전원전위 패드(102)에 가까운 데이터 출력회로(130b)는 지연회로(137bb)를 거쳐 2단계로 출력노드(134)를 충전하므로, 출력데이타 Dout(D0,D1)의 링잉/오버슈트의 발생을 방지할 수 있다.

[제3실시예]

상기 제1실시예는 접지전위선의 영향만을 고려한데 반해 제2실시예는 전원전위선의 영향만을 고려하였다. 전원선이 커지는 영향을 시뮬레이션 등에 의해 실험할 수 있다. 영향이 더 큰 전원선에 대하여 적당한 측정을 취해도 좋다. 다음의 설명에서 전원선은 전원전위선, 접지전위선을 모두 포함한다.

제6도 a 및 제6도 b는 본 발명의 제3실시예의 구조를 도시한 도면이다. 제6도 a 및 제6도 b에 도시한 데이타 출력회로(130a) 및 (130b)는 제1 및 제2실시예의 조합의 구조를 갖는다.

제6도 a 및 제6도 b에 있어서, 제2도 a, 제2도 b, 제4도 a 및 제4도 b에 도시한 데이터 출력회로에 대응하는 부분에는 동일 부호를 붙이고, 그의 상세한 설명은 생략한다.

제7도는 데이터 반전신호 ZDD가 L레벨일 때의 동작파형을 도시한 도면이다. 제7도에 도시한 동작파형은 제5도에 도시한 것과 실질적으로 동일하다. 데이터 반전신호 ZDD가 H 레벨일 때의 동작파형이 제3도(신호 ψ5,ψ6을 L레벨로 고정함)와 실질적으로 동일하므로, 그 동작파형은 도시하지 않는다.

제6도 a 및 제6도 b의 회로의 동작이 제1도 및 제2실시예의 동작의 조합이므로, 설명은 생략한다.

제6도 a 및 제6도 b에 도시한 구조의 경우, 전원배선(Vcc) 및 접지선(GND) 모두의 영향이 충분하더라도, 언더슈트/오버슈트/링잉의 발생없이 출력데이타 Dout을 발생할 수 있으므로, 액세스 시간을 단축시킬 수 있다.

접지전위선의 영향만을 고려한 구조를 설명하였다. 그러나, 이것은 전원배선의 영향을 고려한 구조로 용이하게 변경할 수 있으며 또한 접지전위선과 전원배선의 양자 조합의 구조로도 확장할 수 있다. 따라서, 이들 구조에 본 발명을 적용하는 것은 배제되지 않는다.

[제4실시예]

제8도 a 및 제8도 b는 본 발명의 제4실시예인 데이터 출력회로의 구조를 도시한 도면이다. 제8도 a는 접지전위 패드(104)에 가깝고 데이터 D2, D3을 마련하는 데이터 출력회로(140a)를 도시한 도면이다. 제8도 b는 접지전위 패드(104)에서 멀고 데이터 D0, D1을 마련하는 데이터 출력회로(140b)를 도시한 도면이다.

제8도 a에 따르면, 데이터 출력회로(140a)는 데이터 반전신호 ZDD를 반전하는 인버터(141), 출력 인에이블 신호 OEM과 인버터(141)의 출력을 받는 2입력 AND 회로(142), AND 회로(142)의 출력 ψ1에 따라 전원전위 노드(110)의 전원전위 레벨로 출력노드(144)를 충전하는 n채널 MOS 트랜지스터(143), 데이터 반전신호 ZDD 및 출력 인에이블 신호 OEM 받는 2입력 AND 회로(145) 및 AND 회로(145)의 출력 ψ2에 따라 접지전위 노드(120)의 전원레벨로 출력노드(144)를 방전하는 스위칭회로(146)을 구비한다.

스위칭회로(146)은 지연반전신호 ψ3 및 지연신호 ψ4를 발생하기 위해 AND 회로(145)의 출력을 지연시키는 지연회로(146aa), 지연회로(146aa)의 지연반전신호 ψ3 및 AND 회로(145)의 출력 ψ2를 받는 2입력 AND 회로(146b), AND 회로(146b)의 출력 ψ5에 따라 접지전위 노드(120)의 전위레벨로 출력노드(144)를 방전시키는 n채널 MOS 트랜지스터(146c), 지연회로(146aa)의 지연신호 4 및 AND 회로(145)의 출력 2를 받는 2입력 AND 회로(146d) 및 AND 회로(146d)의 출력 ψ6에 따라 접지전위 노드(120)의 전위레벨로 출력노드(144)를 방전시키는 n채널 MOS 트랜지스터(146e)를 구비한다.

지연회로(146aa)는 4개의 캐스케이드 인버터를 구비한다. 제3단 인버터는 지연반전신호 ψ3을 마련하고, 제4단 인버터는 지연신호 ψ4를 마련한다. 구체적으로, 지연반전신호 ψ3의 지연시간의 지연신호 ψ4의 지연시간보다 짧다. MOS 트랜지스터(146e)는 MOS 트랜지스터(146c)보다 큰 전류구동력 및 사이즈를 갖는다.

제8도 b에 도시한 데이터 출력회로(140b)는 제8도 a이 데이타 출력회로(140a)와 동일한 구조를 갖고 있다. 제8도 b의 스위치(146)내의 지연회로(146ab)의 지연시간은 제8도 a의 데이터 출력회로(140a)내의 지연회로(146aa)보다 짧다. 지연회로(146ab)는 2단의 인버터를 구비한다. 제1단 인버터는 지연반전신호 ψ3을 발생하고, 제2단 인버터는 지연신호 ψ4를 발생한다. 따라서, 지연회로(146ab)의 지연신호 ψ4의 지연시간은 지연회로(146aa)의 지연반전신호 ψ3보다 짧다.

이하, 본 발명의 제4실시예의 동작을 제9도의 타이밍도에 따라 설명한다. 여기서, 4개의 선택된 메모리셀에서 리드된 데이터는 모두 H레벨이고, 그 데이터는 출력데이타 D0~D3에 대응하는 데이터 출력회로(140a),(140b)에 인가되는 것으로 한다. 이들 메모리셀에서 리드되는 데이터 반전신호 ZDD는 제9도의 (a)에 도시한 바와 같이 모두 H레벨이다. H레벨의 반전신호 ZDD를 받는 인버터(141)은 AND 회로(142)에 L레벨의 신호를 마련한다. AND회로(142)는 출력 인에이블 신호 OEM의 레벨에 관계없이 제9도의 (c)에 도시한 바와 같이 L레벨의 신호 ψ1를 마련한다. 게이트 전극에서 출력신호 ψ1을 받는 n채널 MOS 트랜지스터(143)은 비도통으로 된다.

제9도의 (b)에 도시한 바와 같이, 시간 t30에서 출력 인에이블 신호 OEM이 H 레벨로 상승할 때까지, L레벨의 출력 인에이블 신호 OEM을 받는 AND회로(145)는 제9도의 (d)에 도시한 바와 같이, L레벨의 출력신호 ψ2를 마련한다. 출력신호 ψ2 및 지연회로(146aa),(146ab)에서 H 레벨의 신호 ψ3을 받는 AND 회로(146b)는 제9도의 (i) 및 (j)에 도시한 바와 같이, L레벨의 신호ψ5를 마련한다. 게이트전극에서 출력신호ψ5를 받는 n채널 MOS 트랜지스터(146c)는 비도통으로 된다. L레벨의 출력신호 ψ2를 받는 AND 회로(146d)는 지연회로(146aa),(146ab)에서의 지연신호 ψ4의 레벨에 관계없이, n채널 MOS 트랜지스터(146e)의 게이트 전극에 제9도의 (k) 및 (m)에 도시한 바와 같이, L 레벨의 출력신호 ψ6을 마련한다. n채널 MOS 트랜지스터(146e)가 비도통으로 되므로, 출력노드(144)에서 마련된 데이타 Dout (D0~D3)은 고임피던스 상태이다.

제9도의 (b)에 도시한 바와 같이, 시간 t30에서 출력 인에이블 신호 OEM이 H 레벨로 상승할 때, 출력 인에이블 신호 OEM 및 반전신호 ZDD를 받는 AND 회로(145)는 제9도의 (d)에 도시한 바와 같이 H 레벨로 상승하는 신호 ψ2를 마련한다. AND 회로(146b)는 지연회로(146aa),(146ab)의 인버터 및 출력신호ψ2에 의한 지연으로 인해 제9도의 (e) 및 (f)에 도시한 바와 같이 여전히 H 레벨인 신호ψ3을 받는다. AND 회로(146b)는 n채널 MOS 트랜지스터(146c)의 게이트 전극에 제9도의 (i) 및 (j)에 도시한 바와 같이, H레벨로 상승하는 신호 ψ5를 마련한다. n채널 MOS트랜지스터(146c)가 도통으로 되고 접지전위 노드(120)과 출력노드(144)가 전기적으로 접속되므로, 출력데이타 Dout(D0~D3)은 제9도의 (n) 및 (p)에 도시한 바와 같이 서서히 하강하기 시작한다.

지연회로(146ab)는 접지전위 패드(104)에서 먼 데이터 출력회로(140b)에 포함된다. 지연회로(146ab)는 시간 t30에서 H 레벨로 상승하는 AND 회로(145)부터의 출력신호 ψ2를 받는다. 지연회로(146ab)는 제9도의 (e)에 도시한 바와 같이, 지연시간 td5만큼 지연된 시간 t31에서 L레벨로 하강하는 신호ψ3을 마련한다. 신호ψ3을 받는 AND 회로(146b)가 MOS 트랜지스터(146c)의 게이트전극에 제9도의 (i)에 도시한 바와 같이, L 레벨로 하강하는 신호 ψ5를 마련하므로, n채널 MOS 트랜지스터(146)은 비도통으로 된다. 지연회로(146ab)는 제9도의 (g)에 도시한 바와 같이 지연시간 td6만큼 시간 t30에서 지연된 시간 t32에서 H 레벨로 상승하는 지연신호 ψ4를 마련한다. 지연신호 ψ4 및 AND 회로(145)에서 H 레벨의 출력신호 ψ2를 받는 AND 회로(146d)는 n채널 MOS 트랜지스터(146e)의 게이트전극에 제9도의 (k)에 도시한 바와 같이 H 레벨로 상승하는 출력신호 ψ6을 마련한다. n채널 MOS 트랜지스터(146e)가 도통으로되고 접지전위 노드(120)과 출력노드(144)가 전기적으로 접속되므로, 출력데이타 Dout(D0,D1)은 급속히 하강하여, 제9도의 (n)에 도시한 바와 같이, 시간 t35에서 접지전위에 도달한다.

한편, 접지전위 패드(104)에 가까운 데이터 출력회로(140a)에서 시간 t30에서 H레벨로 상승하는 AND 회로(145)로부터의 출력신호 ψ2를 받는 지연회로(146aa)는 신호 ψ3을 마련한다. 신호 ψ3은 제9도의 (f)에서 도시한 바와 같이, 지연시간 td5보다 2단의 인버터에서의 지연에 의해 길어지는 지연시간 td7만큼 지연된 시간 t33에서 L 레벨로 하강한다. 신호 ψ3을 받는 AND 회로(146b)가 n채널 MOS 트랜지스터(146c)의 게이트 전극에 제9도의 (j)에 도시한 바와 같이 L 레벨로 하강하는 신호 ψ5를 마련하는 것에 의해 n채널 MOS 트랜지스터(146c)는 비도통으로 된다. 지연회로(146aa)는 제9도의 (h)에 도시한 바와 같이, 지연시간 td8만큼 시간 t30에서 H레벨로 상승하는 지연신호 ψ4를 마련한다. 지연신호 ψ4 및 AND 회로(145)에서 H 레벨의 출력신호 ψ2를 받는 AND 회로(146d)가 n채널 MOS 트랜지스터(146c)의 게이트 전극에 제9도의 (m)에 도시한 바와 같이 H 레벨로 상승하는 신호 ψ6을 마련하는 것에 의해, n채널 MOS 트랜지스터(146e)는 도통으로 된다. 접지전위 노드(120)과 출력노드(144)가 전기적으로 접속되므로, 제9도의 (p)에 도시한 바와 같이, 출력데이타 Dout(D2,D3)의 하강속도는 출력데이타 Dout(D0,D1)(접지전위 패드(104)에서 먼 데이터 출력부(105a) 및 (105b)에서 마련됨)이 제9도의 (n)에 도시한 바와 같이 시간 t32에서 시간 t35까지 접지전위에 도달하는 하강속도보다 빠르다. 출력데이타 Dout(D2,D3)가 시간 t35에서 접지전위에 도달한다.

제9도의 (b)에 도시한 바와 같이, 시간 t36에서 출력 인에이블 신호 OEM이 H 레벨에서 L레벨로 하강할 때, 출력 인에이블 신호 OEM을 받는 AND회로(145)는 제9도의 (d)에 도시한 바와 같이 L 레벨의 신호 ψ2를 마련한다. 출력신호 ψ2를 받는 AND회로(146b)는 n채널 MOS 트랜지스터(146c)의 게이트전극에 제9도의 (i) 및 (j)에 도시한 바와 같이 L 레벨의 신호 ψ5를 마련한다. L 레벨의 출력신호 ψ2를 받는 AND회로(146d)는 n채널 MOS 트랜지스터(146e)의 게이트전극에 제9도의 (k) 및 (m)에 도시한 바와 같이 L 레벨의 신호 ψ6을 마련한다. 그 결과, n채널 MOS 트랜지스터(146c) 및 (146e)가 비도통으로 되는 것에 의해, 출력데이타 Dout(D0~D3)은 제9도의 (n) 및 (p)에 도시한 바와 같이, 다시 고임피던스 상태에 도달한다.

본 발명의 제4실시예에 있어서, 접지전위 패드(14)에서 멀리 위치한 데이터 출력회로(140b)로부터의 출력데이타 Dout(D0,D1)의 하강시간은 접지전위 패드(104)에 가까이 위치한 데이터 출력회로(140a)로부터의 출력데이타 Dout(D2,D3)의 하강시간과 같아지도록 단축된다. 따라서, 접지전위 패드(104)에서 멀리 위치한 데이터 출력회로(140b)의 하강시간이 길다는 것이 액세스 속도를 감소시키지는 않는다. 오버슈트/링잉이 발생하지 않는다.

[제5실시예]

이하, 본 발명의 제5실시예에 따른 반도체 집적회로 장치를 제10도 a 및 제10도 b에 따라 설명한다. 제10도 a는 접지전위 패드(104)에 가까운 데이터 출력부(105c) 및 (105d)에 마련된 데이터 출력회로(130a)의 구체적 회로도이고, 제10도 b는 접지전위 패드(104)에서 먼 데이터 출력부(105a) 및 (105b)에 마련된 데이터 출력회로(130b)의 구체적 회로도이다. 제5실시예는 데이터 출력회로(130a) 및 (130b)에서 접지전위 노드(120)과 출력노드(134) 사이에 MOS 트랜지스터(136a)와 직력로 또 하나의 n채널 MOS 트랜지스터(136e)가 마련된 점에서 제2도 a 및 제2도 b에 도시한 본 발명의 제1실시예와 다르다. MOS 트랜지스터(136e)는 AND 회로(135)의 출력 ψ2를 받는다. 출력노드(134)와 접지전위 노드(120) 사이의 저항이 증가하는 것에 의해(MOS 트랜지스터(136a),(136b)의 온저항은 직렬로 접속됨), 신호 ψ2를 통한 출력노드(134)의 방전이 느려진다. 데이터 출력회로(130a),(130b)의 방전시간(출력데이터 Dout의 하강시간)은 트랜지스터(135d)에 의해 결정된다.

따라서, 제 2도 a 및 제 2도 b에 도시한 제1실시예와 동일한 효과를 제10도 A 및 제10도 B에 도시한 구조에서도 얻을 수 있다.

[제6실시예]

제11도 a, 제11도 b는 본 발명의 제6실시예에 따른 반도체 메모리 장치의 데이터 출력회로의 구조를 도시한 도면이다. 제11도 a는 접지전위 패드(104)에 가까운 데이터 출력회로(230a)를 도시한 도면이고, 제11도 b는 접지전위 패드(104)에서 먼 데이터 출력회로(230b)를 도시한 도면이다.

제11도 a에 있어서, 데이터 출력회로(230a)는 데이터 반전신호 ZDD를 받아서 반전신호 ZDD의 반전신호를 마련하는 인버터(231), 인버터(231)의 출력 및 출력 인에이블 신호 OEM을 받아서, 2개의 신호가 모두 H 레벨일 때 H 레벨이고, 그렇지 않을 때 L 레벨인 신호 ψ1을 마련하는 2입력 AND 회로(232), 전원전위 노드(210)과 출력노드(234) 사이에 접속되어 게이트전극에서 AND 회로(232)로부터의 출력신호 ψ1을 받는 n채널 MOS 트랜지스터(233) 및 데이터 반전신호 ZDD와 출력 인에이블 신호 OEM을 받아서, 2개의 신호가 모두 H 레벨일 때 H 레벨이고, 그렇지 않을 때 L 레벨인 신호 ψ2를 마련하는 2입력 AND 회로(235)를 구비한다.

데이터 출력회로(230a)는 AND 회로(235)의 출력 ψ2에 따라 접지전위 노드(220)의 전위레벨로 출력노드(234)를 방전시키는 스위칭회로(236)을 더 구비한다.

스위칭회로(236)은 출력노드(234)와 전원배선(240) 사이에 접속되어 게이트전극에서 출력신호 ψ2를 받는 n채널 MOS 트랜지스터(236aa), AND 회로(235)에서 출력신호 ψ2를 받아서 신호 ψ2를 지연시켜 신호 ψ3을 마련하는 2개의 인버터의 지연회로(236b), 지연회로(236b)에서의 지연신호 ψ3 및 AND 회로(235)에서의 출력신호 ψ2를 받아서, 2개의 신호가 모두 H 레벨일 때 H 레벨이고, 그렇지 않을 때 L 레벨인 신호 ψ4를 마련하는 2입력 AND 회로(236c) 및 출력노드(234)와 전원배선(240)사이에 접속되어 AND 회로(236c)에서 출력신호 4를 받고, n채널 MOS 트랜지스터(236aa)보다 큰 전류구동력 및 사이즈를 갖는 n채널 MOS 트랜지스터(236da)를 구비한다. 저항(240)은 트랜지스터(236aa) 및 (236da)와 접지전위 노드(220) 사이에 배선저항을 나타낸다.

제11도 b에 도시한 데이터 출력회로(230b)는 다음의 점을 제외하면 제11도 a에 도시한 데이터 출력회로(230b)와 동일한 구조를 갖고 있다.

접지전위 패드(104)에 가까운 데이터 출력회로(230a)의 n채널 MOS 트랜지스터(236aa) 및 (236da)의 채널폭을 감소시키거나 또는 채널길이를 증가시키는 것에 의해, 접지전위 패드(104)에서 먼 데이터 출력회로(230b)의 n채널 MOS 트랜지스터 (236ab) 및 (236db)의 전류구동력보다 각 전류구동력 Sa, La가 작게 되므로, 데이터 출력회로(230a)의 스위칭회로(236)의 전류구동력은 작게 된다.

본 발명의 제6실시예에 있어서, 접지전위 패드(104)에 가까운 데이타 출력회로(230a)의 스위칭회로(236)의 전류구동력이 작다. 따라서, 출려데이타 Dout(D2, D3)이 접지전위 패드(104)에서 먼 데이타 출력회로(230b)로부터의 출력데이타 Dout (D0,D1)과 같이 서서히 접지전위로 하강하는 것에 의해, 언더슈트 및 링잉을 방지할 수 있다.

[제7실시예]

제12도 a, 제12도 b는 본 발명의 제7실시예에 따른 데이터 출력회로(230a) 및 (230b)의 구조를 도시한 도면이다. 데이터 출력회로(230a),(230b)의 구조는 다음의 점에서 제6실시예의 구조와 다르다. 데이터 출력회로(230a)의 MOS 트랜지스터(236a) 및 (236d)는 각각의 데이터 출력회로(230b)의 트랜지스터(236a) 및 (236d)와 동일한 사이즈를 갖는다. 데이터 출력회로(230a)의 저항(240a)의 저항값 Ra 는 데이터 출력회로(230b)의 저항(240b)의 저항값 Rb보다 크다. 저항(240a) 및 (240b)는 다결정실리콘 또는 MOS 트랜지스터를 형성해도 좋다. 패드(3)과 데이터 출력회로(230a) 및 (230b) 사이의 저항은 동일해도 좋다.

제12도 c에 도시한 바와 같이, 접지전위선(107)의 폭 및 단면적을 조정하는 것에 의해 저항(240a) 및 (240b)를 등가로 형성해도 좋다. 제12도 c에 있어서, 접지전위 패드(3)에 가까운 데이터 출력회로(230a)로의 접지전위선(107)의 폭 W2는 접지전위패드(3)에서 먼 데이터 출력회로(230b)로의 접지전위선(107)의 폭 W1보다 작다. 출력데이타 D2 및 D3을 마련하는 데이터 출력회로 사이의 접지전위선(107)의 폭 W3은 W1W3≥W2의 관계를 만족시킨다. 데이터 D0 및 D1을 마련하는 데이터 출력회로 사이의 접지전위선(107)의 폭 W4는 W1≤W4의 관계를 만족시킨다.

제7실시예에 있어서, 데이터 출력회로(230a) 및 (230b)의 패드(3)과 접지전위 노드(220) 사이의 저항값은 동일하게 되고, 방전은 저항(240a),(240b)로 인해 서서히 실행되므로, 언더슈트/링잉이 발생하지 않고 액세스 시간이 단축된다.

[제8실시예]

제13도는 예를 들면 4비트 DRAM인 반도체 메모리 장치의 일반적인 레이아웃을 도시한 도면이다.

제13도에 따르면, 반도체 메모리 장치는 반도체칩(400)상에 형성된 4개의 메모리셀 어레이(메모리셀 군)(401a),(401b),(401c) 및 (401d)와 메모리셀 어레이(401a)~(401d)의 각각에서 선택된 메모리셀에서 리드된 데이터를 마련하는 출력버퍼(데이타 출력회로)(430a),(430b)를 구비한다. 출력버퍼(430a)는 메모리셀 어레이(401a) 및 (401b)에서 선택된 메모리셀에서 리드된 데이터를 단자(431a) 및 (431b)에 마련하고, 출력버퍼(430b)는 메모리셀 어레이(401c) 및 (401d)에서 선택된 메모리셀에서 리드된 데이터를 단자(431c) 및 (431d)에 마련하는 것으로 도시된다.

반도체 메모리 장치는 메모리셀 어레이(401a) 및 (401c)사이에 마련되어 어레이(401a) 및 (401c)의 각각의 로우(워드선)을 선택하는 로우디코더(411a), 메모리셀 어레이(401a)~(401d)에 각각 대응하여 마련되어 대응하는 어레이의 컬럼(비트선쌍)을 선택하는 컬럼디코더(413a),(413b),(413c) 및 (413d), 메모리셀 어레이(401a)~(401d)의 선택된 로우의 메모리셀의 데이터를 검출하여 증폭하는 센스앰프(SA)와 메모리셀 어레이(401a)~(401d)의 선택된 컬럼을 출력버퍼(430a),(430b)에 결합시키는 IO 게이트를 더 구비한다. 센스앰프 및 IO 게이트는 하나의 블록(412)((412a)~(412d))로 나타낸다.

반도체 메모리 장치의 동작을 제어하는 제어신호 발생기, 어드레스 버퍼등을 구비하는 주변회로(415)는 반도체칩(400)의 중앙부에 배치된다. 전원전위 Vcc를 받는 패드(403)((403a,403b))는 반도체칩(400)의 한쪽단부에 마련되고, 접지전위 GND를 받는 패드(404)((404a,404b))는 반도체칩(400)의 다른쪽 단부에 마련되다.

출력버퍼(430a) 및 (430b)의 충방전 속도는 제1~제7실시예에서 조정된다. 출력버퍼(430a),(430b)에 대한 전원/접지전위(Vcc,GND)는 안정화되는 것이 바람직하다. 이하, 전원전위/접지전위를 안정화하는 구조에 대하여 설명한다.

[제9실시예]

제14도에 따르면, 본 발명의 제9실시예에 따른 반도체 메모리 장치는 여러개의 전원선(304a)~(304c)를 구비한다. 전원선(304a)~(304c)는 반도체칩(301)의 주변 끝에 마련된 전원패드(303a) 및 (303b)에 접속되고, 서로 평행하게 반도체칩(301)의 주변을 따라 루프방식으로 형성된다. 전원선(304a)~(304c)는 Vcc선 또는 GND선이라도 좋다. 메모리셀 군(302a)~(302d)도 마련되어 있다.

제13도에 도시한 바와 같이, 반도체 메모리 장치는 제어회로 등의 논리회로 및 어드레스 버퍼를 구비하는 주변회로, 데이터 출력회로 및 센스앰프 군을 구비한다. 각 회로 군은 다른 기능, 다른 동작 타이밍 및 다른 전류소비를 갖는다. 각 회로 군에 전용 전원선(304a)~(304c)가 마련되어 있다. 이 구조에서, 전원선의 기생용량이 줄어들도록 전원선에 접속된 소자수를 저감하는 것에 의해, 접지전위/전원전위를 안정하게 공급할 수 있다. 그것은 기생용량으로 인해 다른 신호선과 결합하는 용량을 저감할 수 있기 때문이다.

전원선을 각 회로 군에 배치한다. 따라서, 접지전위선의 전위를 상승시키도록 전원전위선에서 접지전위선으로 흐르는 전류가 예를 들면, 센스앰프 군의 동작에 의한 비트선의 충방전 원인으로 되더라도, 센스앰프군에 대하여 마련된 접지전위선 만이 영향을 받고, 데이터 출력회로의 접지전위선은 영향을 받지 않는다. 따라서, 다른 회로의 동작에 의한 영향없이 안정하게 데이타를 마련할 수 있다.

데이터 출력버퍼의 충방전 속도의 조정에 관계없이 멀티 전원선 구조 또는 분할 전원선 구조를 사용해도 좋다.

[제10실시예]

제15도에 따르면, 본 발명의 제10실시예에 따른 반도체 집적회로 장치는 반도체칩(301)의 주변을 따라 루프방식으로 배치된 3개의 전원선(304a)~(304c)를 구비한다. 전원선(304a)는 패드(303a)에만 접속되고, 전원선(304b)는 패드(303b)에만 접속된다. 전원선(304c)는 패드(304a)와 (304b)의 양쪽에 접속된다.

패드(303a) 및 (303b)는 단면적이 크기 때문에 노이즈에 의한 영향을 받기 쉽다. 내부논리회로인 주변회로는 노이즈에 대해 비교적 강하게 논리동작을 실행한다. 따라서, 내부논리 회로 시스템에 대한 전원선(304c)는 전원전위/접지전위가 안정하게 공급되도록 2개의 패드(303a) 및 (303b)에 접속된다.

한편, 센스앰프 군 및 데이터 출력회로는 노이즈에 대해 비교적 약한 저항을 갖는다. 센스앰프는 비트선 사이의 전위차를 차등 증폭한다. 따라서, 센스앰프에 대한 전원전위/접지전위 및 센스앰프 구동신호에 노이즈가 겹치면, 소정의 전위레벨로 증폭하기 위해 필요한 시간이 길어지거나 또는 오동작하기 때문에 정확한 데이터를 리드할 수 없다.

데이터 출력회로에 있어서, 전원전위/접지전위에 노이즈가 겹칠 때 노이즈가 겹친 데이터가 마련되는 것에 의해, 외부장치는 잘못된 데이터 리드동작을 실행하여 버린다.

따라서, 센스앰프 군, 센스앰프 구동회로 군 등의 센스앰프에 관련된 회로와 데이터 출력회로의 전원선(304a) 및 (304b)는 1개의 패드에만 접속된다. 전원선(304a)와 전원선(304b)의 교차부(310)은 예를 들면, 상부 2층 알루미늄 배선층 및 하부 1층 알루미늄 배선층의 다층구조이다.

제15도 및 제16도에 도시한 전원선을 루프방식이 아니라 매시형 구조로 형성해도 좋다.

[제11실시예]

제16도에 따르면, 본 발명의 제11실시예에 따른 반도체 메모리 장치는 반도체칩(311)의 주변을 따라 루프방식으로 형성된 접지전위선(314)를 구비한다. 접지전위선(314)는 일부러 오픈루프를 형성하면서 접지전위패드(313a) 및 (313b)에 접속된다. 전원선(323)은 패드(326a) 및 (326b)에 접속되고, 반도체칩(311)의 주변을 따라 푸르방식으로 형성된다.

패드(326a) 및 (326b)는 다른 핀 단자에 접속된다. 시스템 동작에 있어서, 패드(326a) 및 (326b)에 인가된 전위가 다르면, 전류는 전원전위선(323)으로 흐른다. 전류가 자계를 형성하고 유도전류가 전자기 유도에 의해 접지전위선(314)로 흘러서 접지전위선(314)의 전위가 변동하는 것이 고려된다. 이것을 방지하기 위해, 접지전위선(314)의 한쪽 부분에 비교적 넓은 브레이크를 마련하여 접지전위선(314)의 인덕턴스를 감소시키고 유도 전류량을 저감한다. 그 결과, 접지전위선(314)의 전위변동이 방지된다.

제17도에 도시한 바와 같이, 전원전위선(323) 및 접지전위선(314)는 한쪽부분에 브레이크를 갖는 오픈루프 방식으로 형성되어도 좋다.

본 발명의 여러 가지 실시예를 설명하였지만, 전원전위 패드 수 및 접지전위 패드 수는 2개 이상이라도 좋다. 반도체 메모리 장치의 경우, 데이터 출력 단자 수는 4개로 한정되지 않는다. 데이터 출력 단자 수는 8개, 16개 등이라도 좋다.

본 발명의 효과는 다음과 같다.

소정의 전위가 인가되는 패드에서 먼 데이터 출력회로의 소정의 전위를 마련하기 위해 필요한 시간이 단축된다.

소정의 전위가 인가되는 패드에 가까운 데이터 출력회로가 소정의 전위를 마련할 때 발생하는 언더슈트 및 링잉을 방지할 수 있다.

안정한 소정의 전위를 공급할 수 있다.

이상, 본 발명자에 의해 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위내에서 여러 가지로 변경가능한 것은 물론이다.

Claims

하나의 칩상에 형성된 반도체 집적회로 장치에 있어서, 상기 칩상에 형성되어 소정의 전위를 받는 패드, 상기 패드에 접속되어 상기 소정의 전위를 전달하는 도체선, 상기 도체선을 거쳐 상기 소정의 전위를 받고, 받은 제1의 데이터신호에 따라 상기 소정의 전위레벨의 출력신호를 제1의 출력노드에 발생하는 제1의 출력수단과 상기 도체선을 거쳐 상기 소정의 전위를 받고, 받은 제2의 데이터신호에 따라 상기 소정의 전위레벨의 출력신호를 제2의 출력노드에 발생하는 제2의 출력수단을 포함하며, 상기 도체선을 따른 상기 패드와 상기 제2의 출력수단 사이의 거리는 상기 제1의 출력수단과 상기 패드 사이의 거리보다 크고, 상기 제2의 출력수단은 상기 제1의 출력수단에 비해 상기 제2의 출력노드를 구동하는 속도를 증가시키는 조정수단을 구비하는 반도체 집적회로 장치.
제1항에 있어서, 상기 제1의 출력수단은 상기 소정의 전위레벨로 상기 제1의 출력노드를 구동하는 제1의 스위칭수단 및 상기 제1의 데이터신호에 따라 제1의 타이밍에서 상기 제1의 스위칭수단을 활성화하는 제1의 구동수단을 구비하고, 상기 제2의 출력수단은 상기 소정의 전위레벨로 상기 제2의 출력노드를 구동하는 제2의 스위칭수단 및 상기 제2의 데이터신호에 따라 상기 제1의 타이밍보다 빠른 제2의 타이밍에서 상기 제2의 스위칭수단을 활성화하는 제2의 구동수단을 구비하는 반도체 집적회로 장치.
제2항에 있어서, 상기 제1의 구동수단은 상기 제1의 데이터신호를 제1의 지연시간 만큼 지연시키는 제1의 지연수단을 구비하고, 상기 제2의 구동수단은 상기 제2의 데이터 신호를 상기 제1의 지연시간보다 짧은 제2의 지연시간 만큼 지연시키는 제2의 지연수단을 구비하는 반도체 집적회로 장치.
제1항에 있어서, 상기 제1의 출력수단은 제1의 속도로 상기 소정의 전위레벨로 상기 제1의 출력노드를 구동하는 제1의 스위칭수단, 상기 제1의 속도보다 빠른 제2의 속도로 상기 소정의 전위레벨로 상기 제1의 출력노드를 구동하는 제2의 스위칭수단, 상기 제1의 데이터신호에 따라 상기 제1의 스위칭수단을 활성화하는 제1의 구동수단 및 상기 제1의 데이터신호에 따라 제1의 타이밍에서 상기 제1의 스위칭수단을 활성화하고, 상기 제1의 타이밍보다 늦은 제2의 타이밍에서 상기 제2의 스위칭수단을 활성화하는 제2의 구동수단을 구비하고, 상기 제2의 출력수단은 상기 제1의 속도로 상기 제2의 출력노드를 구동하는 제3의 스위칭수단, 상기 제2의 속도로 상기 제2의 출력노드를 구동하는 제4의 스위칭수단, 상기 제2의 데이터신호에 따라 상기 제3의 스위칭수단을 활성화하는 제3의 구동수단 및 상기 제2의 데이터신호에 따라 상기 제1의 타이밍보다 빠른 제3의 타이밍에서 상기 제3의 스위칭수단을 활성화하고, 상기 제3의 타이밍보다 늦고 상기 제2의 타이밍보다 빠른 제4의 타이밍에서 상기 제4의 스위칭수단을 활성화하는 제4의 구동수단을 구비하는 반도체 집적회로 장치.
제1항에 있어서, 상기 제1의 출력수단은 제1의 속도로 상기 소정의 전위레벨로 상기 제1의 출력노드를 구동하는 제1의 스위칭수단, 상기 제1의 데이터신호에 따라 상기 제1의 속도보다 빠른 제2의 속도로 상기 제1의 출력노드를 상기 소정의 전위레벨로 구동하는 제2의 스위칭수단, 상기 도체선에 접속된 노드와 상기 제1의 스위칭수단 사이에 접속된 제1의 저항수단, 상기 제1의 데이터신호에 따라 상기 제1의 스위칭수단을 활성화하는 제1의 구동수단 및 상기 제1의 데이터신호에 따라 상기 제1의 스위칭수단의 활성화보다 늦은 제1의 타이밍에서 상기 제2의 스위칭수단을 활성화하는 제2의 구동수단을 구비하고, 상기 제2의 출력수단은 상기 제1의 속도로 상기 제2의 출력노드를 상기 소정의 전위레벨로 구동하는 제3의 스위칭수단, 상기 제2의 속도로 상기 출력노드를 상기 소정의 전위레벨로 구동하는 제4의 스위칭수단, 상기 제2의 데이터신호에 따라 상기 제3의 스위칭수단을 활성화하는 제3의 구동수단, 상기 제2의 데이타신호에 따라 상기 제1의 타이밍보다 낮은 제2의 타이밍에서 상기 제4의 스위칭수단을 활성화하는 제4의 구동수단 및 상기 도체선에 접속된 노드와 상기 제3의 스위칭수단 사이에 접속된 제2의 저항수단을 구비하는 반도체 집적회로 장치.
제5항에 있어서, 상기 제1의 및 제3의 스위칭수단은 각각 절연게이트형 트랜지스터를 포함하고, 상기 제1의 저항수단은 상기 제1의 구동수단의 출력에 따르는 절연 게이트형 트랜지스터를 포함하고, 상기 제2의 저항수단은 상기 제3의 구동수단의 출력에 따른 절연게이트형 트랜지스터를 포함하는 반도체 집적회로 장치.
제1항에 있어서, 상기 제1의 출력수단은 제1의 전류구동력으로 상기 제1의 출력노드를 구동하는 제1의 스위칭수단 및 상기 제1의 데이터신호에 따라 상기 제1의 스위칭수단을 활성화하는 제1의 구동수단을 구비하고, 상기 제2의 출력수단은 상기 제1의 전류구동력보다 큰 제2의 전류구동력으로 상기 제2의 출력노드를 상기 소정의 전위레벨로 구동하는 제2의 스위칭수단 및 상기 제2의 출력노드에 따라 상기 제2의 스위칭수단을 활성화하는 제2의 구동수단을 구비하는 반도체 집적회로 장치.
제7항에 있어서, 상기 제1의 스위칭수단은 제1의 사이즈를 갖는 절연게이트형 트랜지스터를 포함하고, 상기 제2의 스위칭수단은 상기 제1의 사이즈보다 작은 제2의 사이즈를 갖는 절연게이트형 트랜지스터를 포함하는 반도체 집적회로 장치.
제1항에 있어서, 상기 제1의 출력수단은 상기 제1의 데이터신호에 따라 상기 제1의 출력노드를 상기 소정의 전위레벨로 구동하는 제1의 스위칭수단 및 상기 도체선에 접속된 노드와 상기 제1의 스위칭수단 사이에 접속되고 제1의 저항값(Ra)를 갖는 제1의 저항수단을 구비하고, 상기 제2의 출력수단은 상기 제2의 데이터신호를 따라 상기 제2의 출력노드를 상기 소정의 전위레벨로 구동하는 제2의 스위칭수다 및 상기 도체선에 접속된 노드와 상기 제2의 스위칭수단 사이에 접속되고 제1의 저항값보다 작은 제2의 저항값(Rb)를 갖는 제2의 저항수단을 구비하는 반도체 집적회로 장치.
제1항에 있어서, 상기 도체선은 단위길이당 제1의 저항을 갖고 상기 제1의 출력수단에 결합된 제1의 부분 및 단위길이당 제2의 저항을 갖고 상기 제2의 출력수단에 결합된 제2의 부분을 구비하고, 상기 제2의 저항은 상기 제1의 저항보다 작은 반도체 집적회로 장치.
제1항에 있어서, 상기 도체선은 평행하게 마련된 여러개의 배선을 구비하고, 배선은 상기 제1 및 제2의 출력수단에 대하여 배타적으로 사용되는 반도체 집적회로 장치.
제1항에 있어서, 상기 패드는 제1의 패드 및 제2의 패드를 구비하고, 상기 도체선은 상기 제1 및 제2의 패드중의 하나에만 접속되는 반도체 집적회로 장치.
제1항에 있어서, 상기 도체선은 상기 칩의 주변을 따라 형성되고 일부가 오픈된 오픈루프로 형성되는 반도체 집적회로 장치.
제1항에 있어서, 상기 반도체 집적회로 장치는 여러개의 메모리셀을 갖는 메로리셀 어레이를 더 포함하고, 상기 제1 및 제2의 출력수단은 출력 인에이블 신호에 의해 인에이블되고, 상기 제1 및 제2의 데이터신호로서 상기 메모리셀 어레이에서 선택된 메모리셀에서 리드된 데이터를 받아서 상기 제1 및 제2의 출력신호를 병렬로 발생하는 반도체 집적회로 장치.
반도체칩 상에 마련되어 외부에서 인가된 소정의 전위를 받는 패드, 상기 패드에서 전원선을 거쳐 상기 소정의 전위를 받아서 반도체칩의 내부에서 받은 데이터의 레벨에 대응하는 데이터 핀에 상기 소정의 전위를 공급하는 제1의 데이터 출력수단과 상기 반도체칩상에서 상기 제1의 데이터 출력수단보다 상기 패드로부터 더 멀리 마련되고, 상기 패드에서 전원선을 거쳐 상기 소정의 전위를 받아서, 상기 반도체칩의 내부에서 받은 데이터의 레벨에 대응하는 데이터 핀에 상기 소정의 전위를 공급하는 제2의 데이터 출력수단을 포함하며, 상기 제1의 데이터 출력수단은 상기 전원선과 상기 반도체칩 상에 마련된 데이터 핀 사이에 접속되고 도통하고 나서 소정의 시간 후에 전류구동력이 향상되는 스위칭수단을 구비하고, 상기 제2의 출력수단은 상기 전원선과 상기 데이터 핀 사이에 접속되고 도통하고 나서 상기 소정의 시간보다 짧은 시간 후에 전류 구동력이 향상되는 스위칭수단을 구비하는 반도체 집적회로 장치.
반도체칩 상에 마련되어 외부에서 인가된 소정의 전위를 받는 패드, 상기 패드에서 전원배선을 거쳐 상기 소정의 전위를 받아서 상기 반도체칩의 내부에서 받은 데이터의 레벨에 대응하는 데이터 핀에 상기 소정의 전위를 공급하는 제1의 데이터 출력수단과 상기 반도체칩에서 상기 제1의 데이터 출력수단보다 상기 패드에 더 가까운 위치에 마련되고, 상기 패드에서 전원배선을 거쳐 상기 소정의 전위를 받아서 반도체칩의 내부에서 받은 데이터의 레벨에 대응하는 데이터 핀에 상기 소정의 전위를 공급하는 제2의 데이터 출력수단을 포함하며, 상기 제1의 데이터 출력수단은 상기 반도체칩 상에 마련된 데이터 핀과 상기 전원배선 사이에 접속된 스위칭수단을 구비하고, 상기 제2의 데이터 출력수단은 상기 제1의 데이터 출력수단의 스위칭수단보다 큰 전류구동력을 갖고 상기 소정의 전위를 공급하는 스위칭수단을 구비하는 반도체 집적회로 장치.
반도체칩 상에 마련되어 외부에서 인가된 소정의 전위를 받는 패드, 상기 패드에서 전원배선을 거쳐 상기 소정의 전위를 받아서 상기 반도체칩의 내부에서 받는 데이터의 레벨에 대응하는 데이터 핀에 상기 소정의 전위를 공급하는 제1의 데이터 출력수단과 상기 반도체칩에서 상기 제1의 데이터 출력수단보다 상기 패드에 더 가까운 위치에 마련되고, 상기 패드에서 전원배선보다 높은 단위길이당 저항을 갖는 전원선을 거쳐 상기 소정의 전위를 받아서 상기 반도체칩의 내부에서 받는 데이터의 레벨에 대응하는 데이터 핀에 상기 소정의 전위를 공급하는 제2의 데이터 출력수단을 포함하며, 상기 제1의 데이터 출력수단은 상기 반도체칩에 마련된 데이터 핀과 상기 전원배선 사이에 접속된 스위칭수단을 구비하고, 상기 제2의 데이터 출력수단은 동일한 반도체칩에 마련된 데이터 핀과 상기 전원배선 사이에 접속된 스위칭수단을 구비하는 반도체 집적회로 장치.
반도체칩 상에 마련되어 외부에서 인가된 소정의 전위를 받는 패드와 상기 패드에 접속된 여러개의 분리되어 마련된 전원배선을 포함하며, 상기 전원배선의 각각은 다른 내부기능회로에 배타적으로 사용되는 반도체 집적회로 장치.
반도체칩 상에 마련되어 외부에서 인가된 소정의 전위를 받는 패드와 상기 패드에 접속되고 상기 반도체칩 주변을 따라 형성된 전원배선을 포함하며, 상기 루프는 오픈부분을 갖는 반도체 집적회로 장치.
제1의 데이터를 공급하는 제1의 출력노드, 제2의 데이터를 공급하는 제2의 출력노드 및 상기 제1의 출력노드에서 멀고 상기 제2의 출력노드에 가깝게 마련되어 소정의 전위를 받는 전원패드를 포함하는 반도체 집적회로 장치의 구동방법에 있어서, 제1의 속도로 제1의 내부데이타에 상기 소정의 전위로 제1의 출력노드를 구동하는 스텝, 상기 제1의 속도로 구동한 후, 상기 제1의 속도보다 빠른 제2의 속도로 상기 제1의 내부데이타에 따라 상기 소정의 전위로 상기 제1의 출력노드를 구동하는 스텝, 제3의 속도로 제2의 내부데이타에 따라 상기 소정의 전위로 상기 제2의 출력노드를 구동하는 스텝 및 상기 제3의 속도로 구동한 후, 상기 제3의 속도보다 빠른 제4의 속도로 상기 제2의 내부데이타에 따라 상기 소정의 전위로 상기 제2의 출력노드를 구동하는 스텝을 포함하며, 상기 제3 및 제4의 속도의 각각은 상기 패드와 상기 제1 및 제2의 출력노드 사이의 거리변동이 캔슬되도록 상기 제1 및 제2의 속도에 따라 결정되는 반도체 집적회로 장치의 구동방법.