JPH06140578A - 半導体集積装置 - Google Patents
半導体集積装置Info
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- JPH06140578A JPH06140578A JP4291136A JP29113692A JPH06140578A JP H06140578 A JPH06140578 A JP H06140578A JP 4291136 A JP4291136 A JP 4291136A JP 29113692 A JP29113692 A JP 29113692A JP H06140578 A JPH06140578 A JP H06140578A
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- 239000004065 semiconductor Substances 0.000 title claims description 57
- 238000004904 shortening Methods 0.000 abstract description 2
- 230000001052 transient effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 23
- 230000003111 delayed effect Effects 0.000 description 14
- 230000000630 rising effect Effects 0.000 description 13
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000004907 flux Effects 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
- H03K17/163—Soft switching
- H03K17/164—Soft switching using parallel switching arrangements
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Abstract
(57)【要約】
【目的】 接地電位パッドから遠いデータ出力手段から
接地電位が出力されるときの立ち下がり時間を短くす
る。 【構成】 データ出力手段130 のスイッチ手段136 にお
ける遅延手段の遅延時間を小さくし、このスイッチ手段
136 が導通状態となると短時間で電流駆動能力が上がる
ようになっている。
接地電位が出力されるときの立ち下がり時間を短くす
る。 【構成】 データ出力手段130 のスイッチ手段136 にお
ける遅延手段の遅延時間を小さくし、このスイッチ手段
136 が導通状態となると短時間で電流駆動能力が上がる
ようになっている。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積装置に係
り、特に半導体集積装置のデータ出力手段および電源配
線に関する。
り、特に半導体集積装置のデータ出力手段および電源配
線に関する。
【０００２】
【従来の技術】図17は４Ｍbit ＤＲＡＭ（Dynamic Rand
om Access Memory）のチップ概略を示しており、図17に
おいて１は半導体チップ、２は半導体チップ１内に設け
られたメモリセル群、３は外部から接地電位が印加され
る接地電位パッド、４は上記接地電位パッドに接続さ
れ、半導体チップ１の周辺部にループ状に例えばアルミ
ニウムで形成された接地電位を伝える電源配線、５はメ
モリセル群２の中から選択されたメモリセルから読み出
されたデータが出力されるデータピンで5aは０番ピン、
5bは１番ピン、5cは２番ピン、5dは３番ピンである。
om Access Memory）のチップ概略を示しており、図17に
おいて１は半導体チップ、２は半導体チップ１内に設け
られたメモリセル群、３は外部から接地電位が印加され
る接地電位パッド、４は上記接地電位パッドに接続さ
れ、半導体チップ１の周辺部にループ状に例えばアルミ
ニウムで形成された接地電位を伝える電源配線、５はメ
モリセル群２の中から選択されたメモリセルから読み出
されたデータが出力されるデータピンで5aは０番ピン、
5bは１番ピン、5cは２番ピン、5dは３番ピンである。
【０００３】図18は上記データピン５に隣接して形成さ
れるデータ出力手段の具体的回路図で、11は電源電位Ｖ
CCが印加される電源電位ノード、12は上記電源配線４に
より接地電位が与えられる接地電位ノード、13は上記電
源電位ノード11からの電源電位ＶCCにより駆動し、出力
許可信号ＯＥＭおよび上記メモリセルから読み出された
データの反転信号ＺＤＤを受け、メモリセルから読み出
されたデータと同じレベルの出力Ｄout をデータピン５
に出力するデータ出力手段でどのデータピンに接続され
ているデータ出力手段13とも同じ構成からなる。
れるデータ出力手段の具体的回路図で、11は電源電位Ｖ
CCが印加される電源電位ノード、12は上記電源配線４に
より接地電位が与えられる接地電位ノード、13は上記電
源電位ノード11からの電源電位ＶCCにより駆動し、出力
許可信号ＯＥＭおよび上記メモリセルから読み出された
データの反転信号ＺＤＤを受け、メモリセルから読み出
されたデータと同じレベルの出力Ｄout をデータピン５
に出力するデータ出力手段でどのデータピンに接続され
ているデータ出力手段13とも同じ構成からなる。
【０００４】このデータ出力手段13において、13a は上
記反転信号ＺＤＤを受け、この反転信号ＺＤＤをさらに
反転した信号を出力するインバータ、13b はこのインバ
ータ13a からの出力と上記出力許可信号ＯＥＭとを受
け、これら２つの信号がともにＨレベルのときにＨレベ
ルで、それ以外はＬレベルの信号φ1 を出力する２入力
ＡＮＤゲート、13c は電源電位ノード11と出力ノード13
d との間に接続され、ゲート電極に上記ＡＮＤゲート13
b からの出力信号φ1 を受けるｎチャネルＭＯＳトラン
ジスタ、13e は上記反転信号ＺＤＤおよび出力許可信号
ＯＥＭを受け、これら２つの信号がともにＨレベルのと
きにＨレベルで、それ以外はＬレベルの信号φ2 を出力
する２入力ＡＮＤゲート、13f は上記出力ノード13d と
接地電位ノード12との間に接続されゲート電極に上記Ａ
ＮＤゲート13e からの出力信号φ2を受けるｎチャネル
ＭＯＳトランジスタ、13g は上記ＡＮＤゲート13e から
の出力信号φ2 を受け、この信号φ2 を遅延した信号φ
3 を出力し、例えば偶数個のインバータからなる遅延手
段、13h はこの遅延手段からの遅延信号φ3 および上記
ＡＮＤゲート13e からの出力信号φ2 を受け、これら２
つの信号がともにＨレベルのときにＨレベルで、それ以
外はＬレベルの信号φ4 を出力する２入力ＡＮＤゲー
ト、13i は上記出力ノード13d と接地電位ノード12との
間に接続され、ゲート電極に上記ＡＮＤゲート13h から
の出力信号φ4 を受けるｎチャネルＭＯＳトランジスタ
で、上記ｎチャネルＭＯＳトランジスタ13f よりもサイ
ズが大きく駆動能力が大きい。
記反転信号ＺＤＤを受け、この反転信号ＺＤＤをさらに
反転した信号を出力するインバータ、13b はこのインバ
ータ13a からの出力と上記出力許可信号ＯＥＭとを受
け、これら２つの信号がともにＨレベルのときにＨレベ
ルで、それ以外はＬレベルの信号φ1 を出力する２入力
ＡＮＤゲート、13c は電源電位ノード11と出力ノード13
d との間に接続され、ゲート電極に上記ＡＮＤゲート13
b からの出力信号φ1 を受けるｎチャネルＭＯＳトラン
ジスタ、13e は上記反転信号ＺＤＤおよび出力許可信号
ＯＥＭを受け、これら２つの信号がともにＨレベルのと
きにＨレベルで、それ以外はＬレベルの信号φ2 を出力
する２入力ＡＮＤゲート、13f は上記出力ノード13d と
接地電位ノード12との間に接続されゲート電極に上記Ａ
ＮＤゲート13e からの出力信号φ2を受けるｎチャネル
ＭＯＳトランジスタ、13g は上記ＡＮＤゲート13e から
の出力信号φ2 を受け、この信号φ2 を遅延した信号φ
3 を出力し、例えば偶数個のインバータからなる遅延手
段、13h はこの遅延手段からの遅延信号φ3 および上記
ＡＮＤゲート13e からの出力信号φ2 を受け、これら２
つの信号がともにＨレベルのときにＨレベルで、それ以
外はＬレベルの信号φ4 を出力する２入力ＡＮＤゲー
ト、13i は上記出力ノード13d と接地電位ノード12との
間に接続され、ゲート電極に上記ＡＮＤゲート13h から
の出力信号φ4 を受けるｎチャネルＭＯＳトランジスタ
で、上記ｎチャネルＭＯＳトランジスタ13f よりもサイ
ズが大きく駆動能力が大きい。
【０００５】次に上記のように構成された従来のデータ
出力手段13の動作について、図19および図20のタイミン
グ図に基づき説明する。まず、選択されたメモリセルの
データがＨレベルのときは、このデータの反転信号ＺＤ
Ｄは図19の(a) に示すようにＬレベルで、このＬレベル
の反転信号ＺＤＤを受けるＡＮＤゲート13e は、もう一
方の入力である出力許可信号ＯＥＭのレベルにかかわら
ず図19の(d) に示すようにＬレベルの出力信号φ2 を出
力するので、この出力信号をゲート電極に受けるｎチャ
ネルＭＯＳトランジスタ13f は非導通状態、上記Ｌレベ
ルの出力信号φ2 を受けるＡＮＤゲート13h は、遅延手
段13g からの遅延信号φ3 のレベルにかかわらずｎチャ
ネルＭＯＳトランジスタ13i のゲート電極に図19の(f)
に示すようにＬレベルの出力信号φ4 を出力し、上記ｎ
チャネルＭＯＳトランジスタ13iは非導通状態となる。
出力手段13の動作について、図19および図20のタイミン
グ図に基づき説明する。まず、選択されたメモリセルの
データがＨレベルのときは、このデータの反転信号ＺＤ
Ｄは図19の(a) に示すようにＬレベルで、このＬレベル
の反転信号ＺＤＤを受けるＡＮＤゲート13e は、もう一
方の入力である出力許可信号ＯＥＭのレベルにかかわら
ず図19の(d) に示すようにＬレベルの出力信号φ2 を出
力するので、この出力信号をゲート電極に受けるｎチャ
ネルＭＯＳトランジスタ13f は非導通状態、上記Ｌレベ
ルの出力信号φ2 を受けるＡＮＤゲート13h は、遅延手
段13g からの遅延信号φ3 のレベルにかかわらずｎチャ
ネルＭＯＳトランジスタ13i のゲート電極に図19の(f)
に示すようにＬレベルの出力信号φ4 を出力し、上記ｎ
チャネルＭＯＳトランジスタ13iは非導通状態となる。
【０００６】出力許可信号ＯＥＭが図19の(b) に示すよ
うに時刻ｔ0 でＨレベルに立ち上がるまでは、このＬレ
ベルの出力許可信号ＯＥＭを受けるＡＮＤゲート13b は
図19の(c) に示すようにＬレベルの出力信号φ1 を出力
し、この出力信号φ1 をゲート電極に受けるｎチャネル
ＭＯＳトランジスタ13c は非導通状態となる。また上記
ｎチャネルＭＯＳトランジスタ13f および13i は非導通
状態であるので出力ノード13d から出力されるデータＤ
out はハイインピーダンス状態である。
うに時刻ｔ0 でＨレベルに立ち上がるまでは、このＬレ
ベルの出力許可信号ＯＥＭを受けるＡＮＤゲート13b は
図19の(c) に示すようにＬレベルの出力信号φ1 を出力
し、この出力信号φ1 をゲート電極に受けるｎチャネル
ＭＯＳトランジスタ13c は非導通状態となる。また上記
ｎチャネルＭＯＳトランジスタ13f および13i は非導通
状態であるので出力ノード13d から出力されるデータＤ
out はハイインピーダンス状態である。
【０００７】そして、出力許可信号ＯＥＭが図19の(b)
に示すように時刻ｔ0 でＨレベルに立ち上がると、この
出力許可信号ＯＥＭおよび反転信号ＺＤＤの反転信号を
受けるＡＮＤゲート13b は図19の(c) に示すようにＨレ
ベルの出力信号φ1 をｎチャネルＭＯＳトランジスタ13
c のゲート電極に出力し、このｎチャネルＭＯＳトラン
ジスタ13c が導通状態となり、電源電位ノード11と出力
ノード13d とが導通するので、出力データＤout は図19
の(g) に示すようにＨレベルとなる。その後出力許可信
号ＯＥＭが図19の(b) に示すように時刻ｔ1 でＨレベル
からＬレベルへと立ち下がると、出力データＤout は再
びハイインピーダンス状態となる。
に示すように時刻ｔ0 でＨレベルに立ち上がると、この
出力許可信号ＯＥＭおよび反転信号ＺＤＤの反転信号を
受けるＡＮＤゲート13b は図19の(c) に示すようにＨレ
ベルの出力信号φ1 をｎチャネルＭＯＳトランジスタ13
c のゲート電極に出力し、このｎチャネルＭＯＳトラン
ジスタ13c が導通状態となり、電源電位ノード11と出力
ノード13d とが導通するので、出力データＤout は図19
の(g) に示すようにＨレベルとなる。その後出力許可信
号ＯＥＭが図19の(b) に示すように時刻ｔ1 でＨレベル
からＬレベルへと立ち下がると、出力データＤout は再
びハイインピーダンス状態となる。
【０００８】一方、選択されたメモリセルのデータがＬ
レベルのときは、このデータの反転信号ＺＤＤは図20の
(a) に示すようにＨレベルで、この反転信号ＺＤＤの反
転信号を受けるＡＮＤゲート13b は、もう一方の入力で
ある出力許可信号ＯＥＭのレベルにかかわらず図20の
(c) に示すようにＬレベルの出力信号φ1 を出力するの
で、この出力信号φ1 をゲート電極に受けるｎチャネル
ＭＯＳトランジスタ13cは非導通状態である。出力許可
信号ＯＥＭが図20の(b) に示すように時刻ｔ0 でＨレベ
ルに立ち上がるまでは、このＬレベルの出力許可信号Ｏ
ＥＭを受けるＡＮＤゲート13e は図20の(d) に示すよう
にＬレベルの出力信号φ2 を出力し、この出力信号φ2
をゲート電極に受けるｎチャネルＭＯＳトランジスタ13
f は非導通状態となる。また上記Ｌレベルの出力信号φ
2 を受けるＡＮＤゲート13h は、遅延手段13g からの遅
延信号φ3 のレベルにかかわらずｎチャネルＭＯＳトラ
ンジスタ13i のゲート電極に図20の(f) に示すようにＬ
レベルの出力信号φ4 を出力し、上記ｎチャネルＭＯＳ
トランジスタ13i は非導通状態となるので、出力ノード
13d から出力されるデータＤout はハイインピーダンス
状態である。
レベルのときは、このデータの反転信号ＺＤＤは図20の
(a) に示すようにＨレベルで、この反転信号ＺＤＤの反
転信号を受けるＡＮＤゲート13b は、もう一方の入力で
ある出力許可信号ＯＥＭのレベルにかかわらず図20の
(c) に示すようにＬレベルの出力信号φ1 を出力するの
で、この出力信号φ1 をゲート電極に受けるｎチャネル
ＭＯＳトランジスタ13cは非導通状態である。出力許可
信号ＯＥＭが図20の(b) に示すように時刻ｔ0 でＨレベ
ルに立ち上がるまでは、このＬレベルの出力許可信号Ｏ
ＥＭを受けるＡＮＤゲート13e は図20の(d) に示すよう
にＬレベルの出力信号φ2 を出力し、この出力信号φ2
をゲート電極に受けるｎチャネルＭＯＳトランジスタ13
f は非導通状態となる。また上記Ｌレベルの出力信号φ
2 を受けるＡＮＤゲート13h は、遅延手段13g からの遅
延信号φ3 のレベルにかかわらずｎチャネルＭＯＳトラ
ンジスタ13i のゲート電極に図20の(f) に示すようにＬ
レベルの出力信号φ4 を出力し、上記ｎチャネルＭＯＳ
トランジスタ13i は非導通状態となるので、出力ノード
13d から出力されるデータＤout はハイインピーダンス
状態である。
【０００９】そして、出力許可信号ＯＥＭが図20の(b)
に示すように時刻ｔ0 でＨレベルに立ち上がると、この
出力許可信号ＯＥＭおよび反転信号ＺＤＤを受けるＡＮ
Ｄゲート13e は図20の(d) に示すようにＨレベルの出力
信号φ2 をｎチャネルＭＯＳトランジスタ13f のゲート
電極に出力し、このｎチャネルＭＯＳトランジスタ13f
が導通状態となり、接地電位ノード12と出力ノード13d
とが導通するので、出力データＤout は図20の(g) に示
すように次第に下がり始める。
に示すように時刻ｔ0 でＨレベルに立ち上がると、この
出力許可信号ＯＥＭおよび反転信号ＺＤＤを受けるＡＮ
Ｄゲート13e は図20の(d) に示すようにＨレベルの出力
信号φ2 をｎチャネルＭＯＳトランジスタ13f のゲート
電極に出力し、このｎチャネルＭＯＳトランジスタ13f
が導通状態となり、接地電位ノード12と出力ノード13d
とが導通するので、出力データＤout は図20の(g) に示
すように次第に下がり始める。
【００１０】さらに、上記時刻ｔ0 でＨレベルに立ち上
がるＡＮＤゲート13e からの出力信号φ2 を受ける遅延
手段13g は、図20の(e) に示すように遅延手段13g を構
成するインバータの個数で決まる遅延時間ｔd だけ遅れ
た時刻ｔ2 でＨレベルに立ち上がる遅延信号φ3 を出力
し、この遅延信号φ3 および上記ＨレベルのＡＮＤゲー
ト13e からの出力信号φ2 を受けるＡＮＤゲート13h
は、図20の(f) に示すようにＨレベルへ立ち上がる出力
信号φ4 をｎチャネルＭＯＳトランジスタ13i のゲート
電極に出力し、このｎチャネルＭＯＳトランジスタ13i
が導通状態となり、接地電位ノード12と出力ノード13d
とが導通するので、出力データＤout は図20の(g) に示
すように速やかに接地電位となる。その後出力許可信号
ＯＥＭが図20の(b) に示すように時刻ｔ3 でＨレベルか
らＬレベルへと立ち下がると、出力データＤout は再び
ハイインピーダンス状態となる。
がるＡＮＤゲート13e からの出力信号φ2 を受ける遅延
手段13g は、図20の(e) に示すように遅延手段13g を構
成するインバータの個数で決まる遅延時間ｔd だけ遅れ
た時刻ｔ2 でＨレベルに立ち上がる遅延信号φ3 を出力
し、この遅延信号φ3 および上記ＨレベルのＡＮＤゲー
ト13e からの出力信号φ2 を受けるＡＮＤゲート13h
は、図20の(f) に示すようにＨレベルへ立ち上がる出力
信号φ4 をｎチャネルＭＯＳトランジスタ13i のゲート
電極に出力し、このｎチャネルＭＯＳトランジスタ13i
が導通状態となり、接地電位ノード12と出力ノード13d
とが導通するので、出力データＤout は図20の(g) に示
すように速やかに接地電位となる。その後出力許可信号
ＯＥＭが図20の(b) に示すように時刻ｔ3 でＨレベルか
らＬレベルへと立ち下がると、出力データＤout は再び
ハイインピーダンス状態となる。
【００１１】このようにタイミングを遅らせて２段階で
出力ノード13d の電位Ｄout を接地電位にすることで、
アンダーシュートやリンギングが起こるのを抑制してい
る。また、出力データＤout の立ち下がり時間はスペッ
クで下限が定められており、接地電位パッド３に近いデ
ータピン5dからの出力データＤout は、接地電位を伝え
る電源配線４の電位がこのデータピン5d付近では接地電
位から浮き上がることもなく、接地電位パッド３からの
抵抗も小さいのでｎチャネルＭＯＳトランジスタ13i に
よる接地電位への立ち下がりがはやいので、上記スペッ
クの下限を満たすためにも遅延手段13g による遅延が必
要となっている。
出力ノード13d の電位Ｄout を接地電位にすることで、
アンダーシュートやリンギングが起こるのを抑制してい
る。また、出力データＤout の立ち下がり時間はスペッ
クで下限が定められており、接地電位パッド３に近いデ
ータピン5dからの出力データＤout は、接地電位を伝え
る電源配線４の電位がこのデータピン5d付近では接地電
位から浮き上がることもなく、接地電位パッド３からの
抵抗も小さいのでｎチャネルＭＯＳトランジスタ13i に
よる接地電位への立ち下がりがはやいので、上記スペッ
クの下限を満たすためにも遅延手段13g による遅延が必
要となっている。
【００１２】
【発明が解決しようとする課題】上記のような従来の半
導体集積装置では大容量化が進みチップサイズが大きく
なってくると、接地電位を伝える電源配線４が長くな
り、配線抵抗や寄生容量が増加し、この電源配線４が接
続される接地電位パッド３からの距離が離れるほど接地
電位パッド３が伝える接地電位が不安定になり、接地電
位パッド３から離れたデータピン5bではデータ出力手段
13による接地電位への引き下げが遅くなる。データピン
5aから5dに隣接して設置されたデータ出力手段13は接地
電位パッド３からの距離によらず同じ構成となっている
ので、図17のような複数のデータピン５をもつ多ビット
構成ではアクセス速度は一番接地電位パッド３からの距
離が遠いデータピン5bの接地電位への立ち下がり時間に
よって決まることになり、接地電位を伝える電源配線４
が長くなり、接地電位が不安定になると、アクセス速度
が遅くなるという問題がある。
導体集積装置では大容量化が進みチップサイズが大きく
なってくると、接地電位を伝える電源配線４が長くな
り、配線抵抗や寄生容量が増加し、この電源配線４が接
続される接地電位パッド３からの距離が離れるほど接地
電位パッド３が伝える接地電位が不安定になり、接地電
位パッド３から離れたデータピン5bではデータ出力手段
13による接地電位への引き下げが遅くなる。データピン
5aから5dに隣接して設置されたデータ出力手段13は接地
電位パッド３からの距離によらず同じ構成となっている
ので、図17のような複数のデータピン５をもつ多ビット
構成ではアクセス速度は一番接地電位パッド３からの距
離が遠いデータピン5bの接地電位への立ち下がり時間に
よって決まることになり、接地電位を伝える電源配線４
が長くなり、接地電位が不安定になると、アクセス速度
が遅くなるという問題がある。
【００１３】また、接地電位パッド３から離れたデータ
出力手段13による接地電位への立ち下がり時間を短くす
るために、このデータ出力手段13における遅延手段13g
によって決まる遅延時間を小さくすると上記従来の半導
体集積装置ではデータ出力手段13は接地電位パッド３か
らの距離によらず同じ構成となっているので、接地電位
パッド３に近いデータ出力手段13の遅延手段13g による
遅延時間も小さくなり、このデータ出力手段13からの出
力データＤout が接地電位へ急速に立ち下がり、アンダ
ーシュートやリンギングが起こりやすいという問題があ
る。
出力手段13による接地電位への立ち下がり時間を短くす
るために、このデータ出力手段13における遅延手段13g
によって決まる遅延時間を小さくすると上記従来の半導
体集積装置ではデータ出力手段13は接地電位パッド３か
らの距離によらず同じ構成となっているので、接地電位
パッド３に近いデータ出力手段13の遅延手段13g による
遅延時間も小さくなり、このデータ出力手段13からの出
力データＤout が接地電位へ急速に立ち下がり、アンダ
ーシュートやリンギングが起こりやすいという問題があ
る。
【００１４】この発明は上記した点に鑑みてなされたも
のであり、接地電位パッド３から遠いデータピン５の接
地電位への立ち下がり時間を小さくすることを目的とす
る。また、データ出力手段13における遅延手段13g によ
る遅延時間を小さくしても、接地電位パッド３に近いデ
ータ出力手段13からの出力データＤout が接地電位へ立
ち下がるときのアンダーシュートやリンギングを抑制で
きる半導体集積装置を得ることを目的とする。また、接
地電位を伝える電源配線４が長くなっても安定した接地
電位が得られる電源配線を得ることを目的とする。
のであり、接地電位パッド３から遠いデータピン５の接
地電位への立ち下がり時間を小さくすることを目的とす
る。また、データ出力手段13における遅延手段13g によ
る遅延時間を小さくしても、接地電位パッド３に近いデ
ータ出力手段13からの出力データＤout が接地電位へ立
ち下がるときのアンダーシュートやリンギングを抑制で
きる半導体集積装置を得ることを目的とする。また、接
地電位を伝える電源配線４が長くなっても安定した接地
電位が得られる電源配線を得ることを目的とする。
【００１５】
【課題を解決するための手段】この発明に係る半導体集
積装置は、半導体チップ内に設けられ、外部から所定電
位が印加されるパッド、上記パッドから電源配線を介し
て上記所定電位を受け、上記チップ内に設けられたデー
タピンと上記電源配線との間に接続され、導通状態とな
って所定時間経過すると電流駆動能力が上がるスイッチ
手段を含み、このチップ内から受けるデータのレベルに
応じて上記所定電位をデータピンに出力するデータ出力
手段、上記チップ内に上記データ出力手段よりも上記パ
ッドから離れて設けられ、このパッドから電源配線を介
して上記所定電位を受け、同一チップ内に設けられたデ
ータピンと上記電源配線との間に接続され、導通状態と
なって上記所定時間よりも短い時間で電流駆動能力が上
がるスイッチ手段を含み、このチップ内から受けるデー
タのレベルに応じて上記所定電位をデータピンに出力す
るデータ出力手段を備えたものである。
積装置は、半導体チップ内に設けられ、外部から所定電
位が印加されるパッド、上記パッドから電源配線を介し
て上記所定電位を受け、上記チップ内に設けられたデー
タピンと上記電源配線との間に接続され、導通状態とな
って所定時間経過すると電流駆動能力が上がるスイッチ
手段を含み、このチップ内から受けるデータのレベルに
応じて上記所定電位をデータピンに出力するデータ出力
手段、上記チップ内に上記データ出力手段よりも上記パ
ッドから離れて設けられ、このパッドから電源配線を介
して上記所定電位を受け、同一チップ内に設けられたデ
ータピンと上記電源配線との間に接続され、導通状態と
なって上記所定時間よりも短い時間で電流駆動能力が上
がるスイッチ手段を含み、このチップ内から受けるデー
タのレベルに応じて上記所定電位をデータピンに出力す
るデータ出力手段を備えたものである。
【００１６】また、半導体チップ内に設けられ、外部か
ら所定電位が印加されるパッド、上記パッドから電源配
線を介して上記所定電位を受け、上記チップ内に設けら
れたデータピンと上記電源配線との間に接続されたスイ
ッチ手段を含み、このチップ内から受けるデータのレベ
ルに応じて上記所定電位をデータピンに出力するデータ
出力手段、上記チップ内に上記データ出力手段よりも上
記パッドに近い位置に設けられ、このパッドから電源配
線を介して上記所定電位を受け、同一チップ内に設けら
れたデータピンと上記電源配線との間に接続され、上記
スイッチ手段よりも電流駆動能力を小さくしたスイッチ
手段を含み、このチップ内から受けるデータのレベルに
応じて上記所定電位をデータピンに出力するデータ出力
手段を備えたものである。
ら所定電位が印加されるパッド、上記パッドから電源配
線を介して上記所定電位を受け、上記チップ内に設けら
れたデータピンと上記電源配線との間に接続されたスイ
ッチ手段を含み、このチップ内から受けるデータのレベ
ルに応じて上記所定電位をデータピンに出力するデータ
出力手段、上記チップ内に上記データ出力手段よりも上
記パッドに近い位置に設けられ、このパッドから電源配
線を介して上記所定電位を受け、同一チップ内に設けら
れたデータピンと上記電源配線との間に接続され、上記
スイッチ手段よりも電流駆動能力を小さくしたスイッチ
手段を含み、このチップ内から受けるデータのレベルに
応じて上記所定電位をデータピンに出力するデータ出力
手段を備えたものである。
【００１７】また、半導体チップ内に設けられ、外部か
ら所定電位が印加されるパッド、上記パッドから電源配
線を介して上記所定電位を受け、上記チップ内に設けら
れたデータピンと上記電源配線との間に接続されたスイ
ッチ手段を含み、このチップ内から受けるデータのレベ
ルに応じて上記所定電位をデータピンに出力するデータ
出力手段、上記チップ内に上記データ出力手段よりも上
記パッドに近い位置に設けられ、このパッドから上記電
源配線よりも単位長さ当たりの抵抗が高い電源配線を介
して上記所定電位を受け、同一チップ内に設けられたデ
ータピンと上記電源配線との間に接続されたスイッチ手
段を含み、このチップ内から受けるデータのレベルに応
じて上記所定電位をデータピンに出力するデータ出力手
段を備えたものである。
ら所定電位が印加されるパッド、上記パッドから電源配
線を介して上記所定電位を受け、上記チップ内に設けら
れたデータピンと上記電源配線との間に接続されたスイ
ッチ手段を含み、このチップ内から受けるデータのレベ
ルに応じて上記所定電位をデータピンに出力するデータ
出力手段、上記チップ内に上記データ出力手段よりも上
記パッドに近い位置に設けられ、このパッドから上記電
源配線よりも単位長さ当たりの抵抗が高い電源配線を介
して上記所定電位を受け、同一チップ内に設けられたデ
ータピンと上記電源配線との間に接続されたスイッチ手
段を含み、このチップ内から受けるデータのレベルに応
じて上記所定電位をデータピンに出力するデータ出力手
段を備えたものである。
【００１８】また、半導体チップ内に設けられ、外部か
ら所定電位が印加されるパッド、このパッドで接続され
た複数の電源配線を備えたものである。また、半導体チ
ップ内に設けられ、外部から所定電位が印加されるパッ
ド、このパッドに接続され、上記半導体チップ周辺にル
ープ状に形成され、このループの一部が開いている電源
配線を備えたものである。
ら所定電位が印加されるパッド、このパッドで接続され
た複数の電源配線を備えたものである。また、半導体チ
ップ内に設けられ、外部から所定電位が印加されるパッ
ド、このパッドに接続され、上記半導体チップ周辺にル
ープ状に形成され、このループの一部が開いている電源
配線を備えたものである。
【００１９】
【作用】この発明においては、所定電位が印加されるパ
ッドに遠いデータ出力手段が上記所定電位を出力すると
きの、この所定電位が出力されるデータピンと上記パッ
ドに接続された電源配線との間に接続された上記データ
出力手段におけるスイッチ手段の電流駆動能力が大きく
なる時間が短くされているので、データピンの電位が速
く所定電位となる。また、所定電位が印加されるパッド
に近いデータ出力手段におけるスイッチ手段の電流駆動
能力を小さくしたり、上記パッドから上記データ出力手
段に至るまでの電源配線の抵抗を大きくしたので、デー
タピンの電位が所定電位となるときにゆっくりと所定電
位となるのでアンダーシュートやリンギングを抑制でき
る。
ッドに遠いデータ出力手段が上記所定電位を出力すると
きの、この所定電位が出力されるデータピンと上記パッ
ドに接続された電源配線との間に接続された上記データ
出力手段におけるスイッチ手段の電流駆動能力が大きく
なる時間が短くされているので、データピンの電位が速
く所定電位となる。また、所定電位が印加されるパッド
に近いデータ出力手段におけるスイッチ手段の電流駆動
能力を小さくしたり、上記パッドから上記データ出力手
段に至るまでの電源配線の抵抗を大きくしたので、デー
タピンの電位が所定電位となるときにゆっくりと所定電
位となるのでアンダーシュートやリンギングを抑制でき
る。
【００２０】また、パッドで接続された複数の電源配線
を備え、例えばセンスアンプ、周辺論理回路およびデー
タ出力手段などの用途の違う回路を、それぞれ別の電源
配線につなぐことにより、電源配線１本あたりの寄生容
量を減らすことができ、安定した所定電位が供給でき
る。また、電源配線を完全にループにしないので、この
電源配線のインダクタンスが低減でき、半導体チップを
突き抜ける磁束の影響が少なくなり、安定した所定電位
が供給できる。
を備え、例えばセンスアンプ、周辺論理回路およびデー
タ出力手段などの用途の違う回路を、それぞれ別の電源
配線につなぐことにより、電源配線１本あたりの寄生容
量を減らすことができ、安定した所定電位が供給でき
る。また、電源配線を完全にループにしないので、この
電源配線のインダクタンスが低減でき、半導体チップを
突き抜ける磁束の影響が少なくなり、安定した所定電位
が供給できる。
【００２１】
【実施例】実施例１．以下にこの発明の実施例１である
半導体集積装置について、図１から図３に基づいて説明
する。図１は大容量化された半導体集積装置の概略図で
あり例えば16Ｍbit ＤＲＡＭは図１に示すような構成と
なっている。この図１において101 は半導体チップ、10
2 は半導体チップ101 内に設けられたメモリセル群、10
3 は外部から電源電位が印加され、図の左上下に２つ設
置された電源パッド、104 は外部から接地電位が印加さ
れ、図の右上下に２つ設置された接地電位パッド、１０
５はメモリセル群１０２ の中から選択されたメモリセ
ルから読み出されたデータが出力されるデータピンで、
105aは０番ピン、105bは１番ピン、105cは２番ピン、10
5dは３番ピンである。106 は上記電源パッド103 に接続
され、半導体チップ101 の周辺部にループ状に例えば
アルミニウムで形成され、電源電位ＶCCを伝える電源配
線、107 は上記接地電位パッド104 に接続され、半導体
チップ101 の周辺部にループ状に例えばアルミニウムで
形成され、接地電位を伝える電源配線で、上記電源電位
ＶCCを伝える電源配線106 と交差する部分は層の異なる
配線で配線しており、例えば交差部分を下層の１アルミ
から上層の２アルミに上げて配線している。
半導体集積装置について、図１から図３に基づいて説明
する。図１は大容量化された半導体集積装置の概略図で
あり例えば16Ｍbit ＤＲＡＭは図１に示すような構成と
なっている。この図１において101 は半導体チップ、10
2 は半導体チップ101 内に設けられたメモリセル群、10
3 は外部から電源電位が印加され、図の左上下に２つ設
置された電源パッド、104 は外部から接地電位が印加さ
れ、図の右上下に２つ設置された接地電位パッド、１０
５はメモリセル群１０２ の中から選択されたメモリセ
ルから読み出されたデータが出力されるデータピンで、
105aは０番ピン、105bは１番ピン、105cは２番ピン、10
5dは３番ピンである。106 は上記電源パッド103 に接続
され、半導体チップ101 の周辺部にループ状に例えば
アルミニウムで形成され、電源電位ＶCCを伝える電源配
線、107 は上記接地電位パッド104 に接続され、半導体
チップ101 の周辺部にループ状に例えばアルミニウムで
形成され、接地電位を伝える電源配線で、上記電源電位
ＶCCを伝える電源配線106 と交差する部分は層の異なる
配線で配線しており、例えば交差部分を下層の１アルミ
から上層の２アルミに上げて配線している。
【００２２】図２は接地電位パッド104 に近いデータピ
ン105cおよび105dに隣接して接続されるデータ出力手段
の具体的回路図で、110 は電源電位ＶCCが印加される電
源電位ノード、120 は上記電源配線107 により接地電位
が与えられる接地電位ノード、130 は上記電源電位ノー
ド110 からの電源電位ＶCCにより駆動し、出力許可信号
ＯＥＭおよび上記メモリセルから読み出されたデータの
反転信号ＺＤＤを受け、メモリセルから読み出されたデ
ータと同じレベルの出力Ｄout をデータピン105cおよび
105dに出力するデータ出力手段である。
ン105cおよび105dに隣接して接続されるデータ出力手段
の具体的回路図で、110 は電源電位ＶCCが印加される電
源電位ノード、120 は上記電源配線107 により接地電位
が与えられる接地電位ノード、130 は上記電源電位ノー
ド110 からの電源電位ＶCCにより駆動し、出力許可信号
ＯＥＭおよび上記メモリセルから読み出されたデータの
反転信号ＺＤＤを受け、メモリセルから読み出されたデ
ータと同じレベルの出力Ｄout をデータピン105cおよび
105dに出力するデータ出力手段である。
【００２３】このデータ出力手段130 において、131 は
上記反転信号ＺＤＤを受け、この反転信号ＺＤＤをさら
に反転した信号を出力するインバータ、132 はこのイン
バータ131 からの出力と上記出力許可信号ＯＥＭとを受
け、これら２つの信号がともにＨレベルのときにＨレベ
ルで、それ以外はＬレベルの信号φ1 を出力する２入力
ＡＮＤゲート、133 は電源電位ノード110 と出力ノード
134 との間に接続され、ゲート電極に上記ＡＮＤゲート
132 からの出力信号φ1 を受けるｎチャネルＭＯＳトラ
ンジスタ、135 は上記反転信号ＺＤＤおよび出力許可信
号ＯＥＭを受け、これら２つの信号がともにＨレベルの
ときにＨレベルで、それ以外はＬレベルの信号φ2 を出
力する２入力ＡＮＤゲートである。
上記反転信号ＺＤＤを受け、この反転信号ＺＤＤをさら
に反転した信号を出力するインバータ、132 はこのイン
バータ131 からの出力と上記出力許可信号ＯＥＭとを受
け、これら２つの信号がともにＨレベルのときにＨレベ
ルで、それ以外はＬレベルの信号φ1 を出力する２入力
ＡＮＤゲート、133 は電源電位ノード110 と出力ノード
134 との間に接続され、ゲート電極に上記ＡＮＤゲート
132 からの出力信号φ1 を受けるｎチャネルＭＯＳトラ
ンジスタ、135 は上記反転信号ＺＤＤおよび出力許可信
号ＯＥＭを受け、これら２つの信号がともにＨレベルの
ときにＨレベルで、それ以外はＬレベルの信号φ2 を出
力する２入力ＡＮＤゲートである。
【００２４】136 は上記出力ノード134 と接地電位ノー
ド120 との間に接続され、上記ＡＮＤゲート135 からの
出力信号φ2 を受けるスイッチ手段で、上記出力ノード
134と接地電位ノード120 との間に接続され、ゲート電
極に上記出力信号φ2 を受けるｎチャネルＭＯＳトラン
ジスタ136aと、上記ＡＮＤゲート135 からの出力信号φ
2 を受け、この信号φ2 を遅延した信号φ3 を出力し、
４個のインバータからなる遅延手段136bと、この遅延手
段136bからの遅延信号φ3 および上記ＡＮＤゲート135
からの出力信号φ2 を受け、これら２つの信号がともに
ＨレベルのときにＨレベルで、それ以外はＬレベルの信
号φ4 を出力する２入力ＡＮＤゲート136cと、上記出力
ノード134 と接地電位ノード120 との間に接続され、ゲ
ート電極に上記ＡＮＤゲート136cからの出力信号φ4 を
受け、上記ｎチャネルＭＯＳトランジスタ136aよりもサ
イズが大きく駆動能力が大きいｎチャネルＭＯＳトラン
ジスタ136dとから構成されている。
ド120 との間に接続され、上記ＡＮＤゲート135 からの
出力信号φ2 を受けるスイッチ手段で、上記出力ノード
134と接地電位ノード120 との間に接続され、ゲート電
極に上記出力信号φ2 を受けるｎチャネルＭＯＳトラン
ジスタ136aと、上記ＡＮＤゲート135 からの出力信号φ
2 を受け、この信号φ2 を遅延した信号φ3 を出力し、
４個のインバータからなる遅延手段136bと、この遅延手
段136bからの遅延信号φ3 および上記ＡＮＤゲート135
からの出力信号φ2 を受け、これら２つの信号がともに
ＨレベルのときにＨレベルで、それ以外はＬレベルの信
号φ4 を出力する２入力ＡＮＤゲート136cと、上記出力
ノード134 と接地電位ノード120 との間に接続され、ゲ
ート電極に上記ＡＮＤゲート136cからの出力信号φ4 を
受け、上記ｎチャネルＭＯＳトランジスタ136aよりもサ
イズが大きく駆動能力が大きいｎチャネルＭＯＳトラン
ジスタ136dとから構成されている。
【００２５】図３は接地電位パッド104 から遠いデータ
ピン105aおよび105bにそれぞれ隣接して接続されるデー
タ出力手段の具体的回路図で、上記接地電位パッド104
から近いデータピン105cおよび105dにそれぞれ隣接して
接続されるデータ出力手段130 と異なっているのはＡＮ
Ｄゲート135 からの出力信号φ2 を受けるスイッチ手段
136 を構成し、この信号φ2 の遅延信号φ3 を出力する
遅延手段136bが２個のインバータにより構成され遅延時
間を短くしている点である。
ピン105aおよび105bにそれぞれ隣接して接続されるデー
タ出力手段の具体的回路図で、上記接地電位パッド104
から近いデータピン105cおよび105dにそれぞれ隣接して
接続されるデータ出力手段130 と異なっているのはＡＮ
Ｄゲート135 からの出力信号φ2 を受けるスイッチ手段
136 を構成し、この信号φ2 の遅延信号φ3 を出力する
遅延手段136bが２個のインバータにより構成され遅延時
間を短くしている点である。
【００２６】次に上記したこの発明の実施例１の動作に
ついて、図４のタイミング図に基づいて説明する。まず
選択された４つのメモリセルから読み出されたデータは
すべてＬベレルとすると、０番から３番までのデータピ
ン105a〜105dに隣接して接続されているデータ出力手段
130 に入力される、上記メモリセルから読み出されるデ
ータの反転信号ＺＤＤはどれも図４の(a) に示すように
Ｈレベルで、このＨレベルの反転信号ＺＤＤを受けるデ
ータ出力手段130 におけるインバータ131 はＬレベルの
信号をＡＮＤゲート132 に出力するので、このＡＮＤゲ
ート132 は出力許可信号ＯＥＭのレベルによらず図４の
(c) に示すようにＬレベルの信号φ1 を出力し、この出
力信号φ1 をゲート電極に受けるｎチャネルＭＯＳトラ
ンジスタ133 は非導通状態となる。
ついて、図４のタイミング図に基づいて説明する。まず
選択された４つのメモリセルから読み出されたデータは
すべてＬベレルとすると、０番から３番までのデータピ
ン105a〜105dに隣接して接続されているデータ出力手段
130 に入力される、上記メモリセルから読み出されるデ
ータの反転信号ＺＤＤはどれも図４の(a) に示すように
Ｈレベルで、このＨレベルの反転信号ＺＤＤを受けるデ
ータ出力手段130 におけるインバータ131 はＬレベルの
信号をＡＮＤゲート132 に出力するので、このＡＮＤゲ
ート132 は出力許可信号ＯＥＭのレベルによらず図４の
(c) に示すようにＬレベルの信号φ1 を出力し、この出
力信号φ1 をゲート電極に受けるｎチャネルＭＯＳトラ
ンジスタ133 は非導通状態となる。
【００２７】そして、出力許可信号ＯＥＭが図４の(b)
に示すように時刻ｔ10でＨレベルに立ち上がるまでは、
このＬレベルの出力許可信号ＯＥＭを受けるＡＮＤゲー
ト135 は図４の(d) に示すようにＬレベルの出力信号φ
2 を出力し、この出力信号φ2 をゲート電極に受けるス
イッチ手段136 におけるｎチャネルＭＯＳトランジスタ
136aは非導通状態となる。また上記Ｌレベルの出力信号
φ2 を受けるＡＮＤゲート136cは、遅延手段136bからの
遅延信号φ3 のレベルにかかわらずｎチャネルＭＯＳト
ランジスタ136dのゲート電極に図４の(g) および(h) に
示すようにＬレベルの出力信号φ4 を出力し、このｎチ
ャネルＭＯＳトランジスタ136dは非導通状態となるの
で、出力ノード134 から出力されるデータＤout は図４
の(i) および(j) に示すようにハイインピーダンス状態
である。
に示すように時刻ｔ10でＨレベルに立ち上がるまでは、
このＬレベルの出力許可信号ＯＥＭを受けるＡＮＤゲー
ト135 は図４の(d) に示すようにＬレベルの出力信号φ
2 を出力し、この出力信号φ2 をゲート電極に受けるス
イッチ手段136 におけるｎチャネルＭＯＳトランジスタ
136aは非導通状態となる。また上記Ｌレベルの出力信号
φ2 を受けるＡＮＤゲート136cは、遅延手段136bからの
遅延信号φ3 のレベルにかかわらずｎチャネルＭＯＳト
ランジスタ136dのゲート電極に図４の(g) および(h) に
示すようにＬレベルの出力信号φ4 を出力し、このｎチ
ャネルＭＯＳトランジスタ136dは非導通状態となるの
で、出力ノード134 から出力されるデータＤout は図４
の(i) および(j) に示すようにハイインピーダンス状態
である。
【００２８】そして、出力許可信号ＯＥＭが図４の(b)
に示すように時刻ｔ10でＨレベルに立ち上がると、この
出力許可信号ＯＥＭおよび反転信号ＺＤＤを受けるＡＮ
Ｄゲート135 は図４の(d) に示すようにＨレベルに立ち
上がる信号φ2 をスイッチ手段136 におけるｎチャネル
ＭＯＳトランジスタ136aのゲート電極に出力し、このｎ
チャネルＭＯＳトランジスタ136aが導通状態となり、接
地電位ノード120 と出力ノード134 とが導通するので、
出力データＤout は図４の(i) および(j) に示すように
次第に下がり始める。
に示すように時刻ｔ10でＨレベルに立ち上がると、この
出力許可信号ＯＥＭおよび反転信号ＺＤＤを受けるＡＮ
Ｄゲート135 は図４の(d) に示すようにＨレベルに立ち
上がる信号φ2 をスイッチ手段136 におけるｎチャネル
ＭＯＳトランジスタ136aのゲート電極に出力し、このｎ
チャネルＭＯＳトランジスタ136aが導通状態となり、接
地電位ノード120 と出力ノード134 とが導通するので、
出力データＤout は図４の(i) および(j) に示すように
次第に下がり始める。
【００２９】さらに、上記時刻ｔ10でＨレベルに立ち上
がるＡＮＤゲート135 からの出力信号φ2 を受ける、図
３に示された接地電位パッド104 から遠い０番および１
番のデータピン105aおよび105bに隣接したデータ出力手
段130 における遅延手段136bは、図４の(e) に示すよう
に遅延時間ｔd1だけ遅れた時刻ｔ11でＨレベルに立ち上
がる遅延信号φ3 を出力し、この遅延信号φ3 および上
記ＨレベルのＡＮＤゲート135 からの出力信号φ2 を受
けるＡＮＤゲート136cは、図４の(g) に示すようにＨレ
ベルへ立ち上がる出力信号φ4 をｎチャネルＭＯＳトラ
ンジスタ136dのゲート電極に出力し、このｎチャネルＭ
ＯＳトランジスタ136dが導通状態となり、接地電位ノー
ド120 と出力ノード134 とが導通するので、出力データ
Ｄout は図４の(i) に示すように速やかに立ち下がり、
時刻ｔ13で接地電位となる。
がるＡＮＤゲート135 からの出力信号φ2 を受ける、図
３に示された接地電位パッド104 から遠い０番および１
番のデータピン105aおよび105bに隣接したデータ出力手
段130 における遅延手段136bは、図４の(e) に示すよう
に遅延時間ｔd1だけ遅れた時刻ｔ11でＨレベルに立ち上
がる遅延信号φ3 を出力し、この遅延信号φ3 および上
記ＨレベルのＡＮＤゲート135 からの出力信号φ2 を受
けるＡＮＤゲート136cは、図４の(g) に示すようにＨレ
ベルへ立ち上がる出力信号φ4 をｎチャネルＭＯＳトラ
ンジスタ136dのゲート電極に出力し、このｎチャネルＭ
ＯＳトランジスタ136dが導通状態となり、接地電位ノー
ド120 と出力ノード134 とが導通するので、出力データ
Ｄout は図４の(i) に示すように速やかに立ち下がり、
時刻ｔ13で接地電位となる。
【００３０】一方、上記時刻ｔ10でＨレベルに立ち上が
るＡＮＤゲート135 からの出力信号φ2 を受ける、図２
に示された接地電位パッド104 から近い２番および３番
のデータピン105cおよび105dに隣接したデータ出力手段
130 における遅延手段136bは、図４の(f) に示すように
上記遅延時間ｔd1よりも長い遅延時間ｔd2だけ遅れた時
刻ｔ12でＨレベルに立ち上がる遅延信号φ3 を出力し、
この遅延信号φ3 および上記ＨレベルのＡＮＤゲート13
5 からの出力信号φ2 を受けるＡＮＤゲート136cは、図
４の(h) に示すようにＨレベルへ立ち上がる出力信号φ
4 をｎチャネルＭＯＳトランジスタ136dのゲート電極に
出力し、このｎチャネルＭＯＳトランジスタ136dが導通
状態となり、接地電位ノード120 と出力ノード134 とが
導通するので、出力データＤout は図４の(j) に示すよ
うに図４の(i) に示された上記接地電位パッド104 から
遠い０番および１番のデータピン105aおよび105bに出力
される出力データＤout が時刻ｔ11から時刻ｔ13の間に
接地電位に立ち下がるよりも速く立ち下がり、時刻ｔ13
で接地電位となる。
るＡＮＤゲート135 からの出力信号φ2 を受ける、図２
に示された接地電位パッド104 から近い２番および３番
のデータピン105cおよび105dに隣接したデータ出力手段
130 における遅延手段136bは、図４の(f) に示すように
上記遅延時間ｔd1よりも長い遅延時間ｔd2だけ遅れた時
刻ｔ12でＨレベルに立ち上がる遅延信号φ3 を出力し、
この遅延信号φ3 および上記ＨレベルのＡＮＤゲート13
5 からの出力信号φ2 を受けるＡＮＤゲート136cは、図
４の(h) に示すようにＨレベルへ立ち上がる出力信号φ
4 をｎチャネルＭＯＳトランジスタ136dのゲート電極に
出力し、このｎチャネルＭＯＳトランジスタ136dが導通
状態となり、接地電位ノード120 と出力ノード134 とが
導通するので、出力データＤout は図４の(j) に示すよ
うに図４の(i) に示された上記接地電位パッド104 から
遠い０番および１番のデータピン105aおよび105bに出力
される出力データＤout が時刻ｔ11から時刻ｔ13の間に
接地電位に立ち下がるよりも速く立ち下がり、時刻ｔ13
で接地電位となる。
【００３１】その後出力許可信号ＯＥＭが図４の(b) に
示すように時刻ｔ14でＨレベルからＬレベルへと立ち下
がると、この出力許可信号ＯＥＭを受けるＡＮＤゲート
135は図４の(d) に示すようにＬレベルの信号φ2 をｎ
チャネルＭＯＳトランジスタ136aのゲート電極に出力
し、このＬレベルの出力信号φ2 を受けるＡＮＤゲート
136cは図４の(g) および(h) に示すようにＬレベルの信
号φ4 をｎチャネルＭＯＳトランジスタ136dのゲート電
極に出力するので、上記ｎチャネルＭＯＳトランジスタ
136aおよび136dは非導通状態となり、出力データＤout
は再びハイインピーダンス状態となる。
示すように時刻ｔ14でＨレベルからＬレベルへと立ち下
がると、この出力許可信号ＯＥＭを受けるＡＮＤゲート
135は図４の(d) に示すようにＬレベルの信号φ2 をｎ
チャネルＭＯＳトランジスタ136aのゲート電極に出力
し、このＬレベルの出力信号φ2 を受けるＡＮＤゲート
136cは図４の(g) および(h) に示すようにＬレベルの信
号φ4 をｎチャネルＭＯＳトランジスタ136dのゲート電
極に出力するので、上記ｎチャネルＭＯＳトランジスタ
136aおよび136dは非導通状態となり、出力データＤout
は再びハイインピーダンス状態となる。
【００３２】上記したこの発明の実施例１においては、
接地電位パッド104 から遠くに位置するデータ出力手段
130 からの出力データＤout の立ち下がり時間を短くし
て上記接地電位パッド104 の近くに位置するデータ出力
手段130 からの出力データＤout の立ち下がり時間とし
たので、接地電位パッド104 から遠くに位置するデータ
出力手段130 の立ち下がり時間が長いことによってアク
セス速度が遅くなることがない。
接地電位パッド104 から遠くに位置するデータ出力手段
130 からの出力データＤout の立ち下がり時間を短くし
て上記接地電位パッド104 の近くに位置するデータ出力
手段130 からの出力データＤout の立ち下がり時間とし
たので、接地電位パッド104 から遠くに位置するデータ
出力手段130 の立ち下がり時間が長いことによってアク
セス速度が遅くなることがない。
【００３３】実施例２．以下にこの発明の実施例２であ
る半導体集積装置について、図５および図６に基づいて
説明する。この実施例２が上記したこの発明の実施例１
と異なるのは、上記実施例１では接地電位パッド104 か
ら遠くに位置するデータ出力手段130 からの出力データ
Ｄout の立ち下がり時間を短くするために、このデータ
出力手段130 における遅延手段136bを構成するインバー
タの数を減らしたが、この実施例２ではさらに図５およ
び図６に示すようなデータ出力手段130 からの出力デー
タＤout が電源電位ＶCCに立ち上がるときのリンギング
を抑制するためにｎチャネルＭＯＳトランジスタ137a
と、遅延手段137bと、ＡＮＤゲート137cと、ｎチャネル
ＭＯＳトランジスタ137dとからなるスイッチ手段137 を
設け、図５に示すように電源パッド103 から離れた２番
および３番のデータピン105cおよび105dに接続されたデ
ータ出力手段130 における遅延手段137bを構成するイン
バータの数を、図６に示された電源パッド103 から近い
０番および１番のデータピン105aおよび105bに接続され
たデータ出力手段130 における遅延手段137bを構成する
インバータの数よりも減らしている点である。
る半導体集積装置について、図５および図６に基づいて
説明する。この実施例２が上記したこの発明の実施例１
と異なるのは、上記実施例１では接地電位パッド104 か
ら遠くに位置するデータ出力手段130 からの出力データ
Ｄout の立ち下がり時間を短くするために、このデータ
出力手段130 における遅延手段136bを構成するインバー
タの数を減らしたが、この実施例２ではさらに図５およ
び図６に示すようなデータ出力手段130 からの出力デー
タＤout が電源電位ＶCCに立ち上がるときのリンギング
を抑制するためにｎチャネルＭＯＳトランジスタ137a
と、遅延手段137bと、ＡＮＤゲート137cと、ｎチャネル
ＭＯＳトランジスタ137dとからなるスイッチ手段137 を
設け、図５に示すように電源パッド103 から離れた２番
および３番のデータピン105cおよび105dに接続されたデ
ータ出力手段130 における遅延手段137bを構成するイン
バータの数を、図６に示された電源パッド103 から近い
０番および１番のデータピン105aおよび105bに接続され
たデータ出力手段130 における遅延手段137bを構成する
インバータの数よりも減らしている点である。
【００３４】次に上記したこの発明の実施例２の動作に
ついて、図７のタイミング図に基づいて説明する。まず
選択された４つのメモリセルから読み出されたデータが
すべてＬレベルのときの動作は図４に示された上記実施
例１と同様であり、上記メモリセルから読み出されたデ
ータがすべてＨレベルのときは、０番から３番までのデ
ータピン25a 〜25d に隣接して接続されているデータ出
力手段33に入力される、上記メモリセルから読み出され
るデータの反転信号ＺＤＤはどれも図７の(a)に示すよ
うにＬレベルで、このＬレベルの反転信号ＺＤＤを受け
るデータ出力手段130 におけるＡＮＤゲート135 は出力
許可信号ＯＥＭのレベルによらず図７の(d) に示すよう
にＬレベルの信号φ2 を出力し、この出力信号φ2 をゲ
ート電極に受けるスイッチ手段136 におけるにｎチャネ
ルＭＯＳトランジスタ136aは非導通状態となり、上記Ｌ
レベルの出力信号φ2 を受けるＡＮＤゲート136cは、遅
延手段136bからの遅延信号φ3 のレベルにかかわらずｎ
チャネルＭＯＳトランジスタ136dのゲート電極に図７の
(f) に示すようにＬレベルの出力信号φ4 を出力し、こ
のｎチャネルＭＯＳトランジスタ136dは非導通状態とな
る。
ついて、図７のタイミング図に基づいて説明する。まず
選択された４つのメモリセルから読み出されたデータが
すべてＬレベルのときの動作は図４に示された上記実施
例１と同様であり、上記メモリセルから読み出されたデ
ータがすべてＨレベルのときは、０番から３番までのデ
ータピン25a 〜25d に隣接して接続されているデータ出
力手段33に入力される、上記メモリセルから読み出され
るデータの反転信号ＺＤＤはどれも図７の(a)に示すよ
うにＬレベルで、このＬレベルの反転信号ＺＤＤを受け
るデータ出力手段130 におけるＡＮＤゲート135 は出力
許可信号ＯＥＭのレベルによらず図７の(d) に示すよう
にＬレベルの信号φ2 を出力し、この出力信号φ2 をゲ
ート電極に受けるスイッチ手段136 におけるにｎチャネ
ルＭＯＳトランジスタ136aは非導通状態となり、上記Ｌ
レベルの出力信号φ2 を受けるＡＮＤゲート136cは、遅
延手段136bからの遅延信号φ3 のレベルにかかわらずｎ
チャネルＭＯＳトランジスタ136dのゲート電極に図７の
(f) に示すようにＬレベルの出力信号φ4 を出力し、こ
のｎチャネルＭＯＳトランジスタ136dは非導通状態とな
る。
【００３５】そして、出力許可信号ＯＥＭが図７の(b)
に示すように時刻ｔ20でＨレベルに立ち上がるまでは、
このＬレベルの出力許可信号ＯＥＭを受けるＡＮＤゲー
ト132 は図７の(c) に示すようにＬレベルの出力信号φ
1 を出力し、この出力信号φ1 をゲート電極に受けるス
イッチ手段137 におけるｎチャネルＭＯＳトランジスタ
137aは非導通状態となる。また上記Ｌレベルの出力信号
φ1 を受けるＡＮＤゲート137cは、遅延手段137bからの
遅延信号φ5 のレベルによらずｎチャネルＭＯＳトラン
ジスタ137dのゲート電極に図７の(i) および(j) に示す
ようにＬレベルの出力信号φ6 を出力し、上記ｎチャネ
ルＭＯＳトランジスタ137dは非導通状態となるので、出
力ノード134 から出力されるデータＤout はハイインピ
ーダンス状態である。
に示すように時刻ｔ20でＨレベルに立ち上がるまでは、
このＬレベルの出力許可信号ＯＥＭを受けるＡＮＤゲー
ト132 は図７の(c) に示すようにＬレベルの出力信号φ
1 を出力し、この出力信号φ1 をゲート電極に受けるス
イッチ手段137 におけるｎチャネルＭＯＳトランジスタ
137aは非導通状態となる。また上記Ｌレベルの出力信号
φ1 を受けるＡＮＤゲート137cは、遅延手段137bからの
遅延信号φ5 のレベルによらずｎチャネルＭＯＳトラン
ジスタ137dのゲート電極に図７の(i) および(j) に示す
ようにＬレベルの出力信号φ6 を出力し、上記ｎチャネ
ルＭＯＳトランジスタ137dは非導通状態となるので、出
力ノード134 から出力されるデータＤout はハイインピ
ーダンス状態である。
【００３６】そして、出力許可信号ＯＥＭが図７の(b)
に示すように時刻ｔ20でＨレベルに立ち上がると、この
出力許可信号ＯＥＭおよび反転信号ＺＤＤを受けるＡＮ
Ｄゲート132 は図７の(c) に示すようにＨレベルに立ち
上がる信号φ1 をｎチャネルＭＯＳトランジスタ137aの
ゲート電極に出力し、このｎチャネルＭＯＳトランジス
タ137aが導通状態となり、電源電位ノード110 と出力ノ
ード134 とが導通するので、出力データＤout は図７の
(k) および(m) に示すように次第に上がり始める。
に示すように時刻ｔ20でＨレベルに立ち上がると、この
出力許可信号ＯＥＭおよび反転信号ＺＤＤを受けるＡＮ
Ｄゲート132 は図７の(c) に示すようにＨレベルに立ち
上がる信号φ1 をｎチャネルＭＯＳトランジスタ137aの
ゲート電極に出力し、このｎチャネルＭＯＳトランジス
タ137aが導通状態となり、電源電位ノード110 と出力ノ
ード134 とが導通するので、出力データＤout は図７の
(k) および(m) に示すように次第に上がり始める。
【００３７】さらに、上記時刻ｔ20でＨレベルに立ち上
がるＡＮＤゲート132 からの出力信号φ1 を受ける、電
源パッド103 から遠い２番および３番のデータピン105c
および105dに隣接したデータ出力手段130 における遅延
手段137bは、図７の(h) に示すように遅延時間ｔd3だけ
遅れた時刻ｔ21でＨレベルに立ち上がる遅延信号φ5を
出力し、この遅延信号φ5 および上記ＨレベルのＡＮＤ
ゲート132 からの出力信号φ1 を受けるＡＮＤゲート13
7cは、図７の(j) に示すようにＨレベルへ立ち上がる出
力信号φ6 をｎチャネルＭＯＳトランジスタ137dのゲー
ト電極に出力し、このｎチャネルＭＯＳトランジスタ13
7dが導通状態となり、電源電位ノード110 と出力ノード
134 とが導通するので、出力データＤout は図７の(m)
に示すように速やかに立ち上がり、時刻ｔ23で電源電位
ＶCCとなる。
がるＡＮＤゲート132 からの出力信号φ1 を受ける、電
源パッド103 から遠い２番および３番のデータピン105c
および105dに隣接したデータ出力手段130 における遅延
手段137bは、図７の(h) に示すように遅延時間ｔd3だけ
遅れた時刻ｔ21でＨレベルに立ち上がる遅延信号φ5を
出力し、この遅延信号φ5 および上記ＨレベルのＡＮＤ
ゲート132 からの出力信号φ1 を受けるＡＮＤゲート13
7cは、図７の(j) に示すようにＨレベルへ立ち上がる出
力信号φ6 をｎチャネルＭＯＳトランジスタ137dのゲー
ト電極に出力し、このｎチャネルＭＯＳトランジスタ13
7dが導通状態となり、電源電位ノード110 と出力ノード
134 とが導通するので、出力データＤout は図７の(m)
に示すように速やかに立ち上がり、時刻ｔ23で電源電位
ＶCCとなる。
【００３８】一方、上記時刻ｔ20でＨレベルに立ち上が
るＡＮＤゲート132 からの出力信号φ2 を受ける、電源
パッド103 から近い０番および１番のデータピン105aお
よび105bに隣接したデータ出力手段130 における遅延手
段137bは、図７の(g) に示すように上記遅延時間ｔd3よ
りも長い遅延時間ｔd4だけ遅れた時刻ｔ22でＨレベルに
立ち上がる遅延信号φ5 を出力し、この遅延信号φ5 お
よび上記ＨレベルのＡＮＤゲート132 からの出力信号φ
1 を受けるＡＮＤゲート137cは、図７の(i) に示すよう
にＨレベルへ立ち上がる出力信号φ6 をｎチャネルＭＯ
Ｓトランジスタ137dのゲート電極に出力し、このｎチャ
ネルＭＯＳトランジスタ137dが導通状態となり、電源電
位ノード110 と出力ノード134 とが導通するので、出力
データＤout は図７の(k) に示すように図７の(m) に示
された上記電源パッド103 から遠い２番および３番のデ
ータピン105cおよび105dに出力される出力データＤout
が時刻ｔ21から時刻ｔ23の間に電源電位ＶCCに立ち上が
るよりも速く立ち上がり、時刻ｔ23で電源電位ＶCCとな
る。
るＡＮＤゲート132 からの出力信号φ2 を受ける、電源
パッド103 から近い０番および１番のデータピン105aお
よび105bに隣接したデータ出力手段130 における遅延手
段137bは、図７の(g) に示すように上記遅延時間ｔd3よ
りも長い遅延時間ｔd4だけ遅れた時刻ｔ22でＨレベルに
立ち上がる遅延信号φ5 を出力し、この遅延信号φ5 お
よび上記ＨレベルのＡＮＤゲート132 からの出力信号φ
1 を受けるＡＮＤゲート137cは、図７の(i) に示すよう
にＨレベルへ立ち上がる出力信号φ6 をｎチャネルＭＯ
Ｓトランジスタ137dのゲート電極に出力し、このｎチャ
ネルＭＯＳトランジスタ137dが導通状態となり、電源電
位ノード110 と出力ノード134 とが導通するので、出力
データＤout は図７の(k) に示すように図７の(m) に示
された上記電源パッド103 から遠い２番および３番のデ
ータピン105cおよび105dに出力される出力データＤout
が時刻ｔ21から時刻ｔ23の間に電源電位ＶCCに立ち上が
るよりも速く立ち上がり、時刻ｔ23で電源電位ＶCCとな
る。
【００３９】その後出力許可信号ＯＥＭが図７の(b) に
示すように時刻ｔ24でＨレベルからＬレベルへと立ち下
がると、この出力許可信号ＯＥＭを受けるＡＮＤゲート
132は図７の(c) に示すようにＬレベルの信号φ1 をｎ
チャネルＭＯＳトランジスタ137aのゲート電極に出力
し、このＬレベルの出力信号φ1 を受けるＡＮＤゲート
137cは図７の(i) および(j) に示すようにＬレベルの信
号φ6 をｎチャネルＭＯＳトランジスタ137dのゲート電
極に出力するので、上記ｎチャネルＭＯＳトランジスタ
137aおよび137dは非導通状態となり、出力データＤout
は再びハイインピーダンス状態となる。
示すように時刻ｔ24でＨレベルからＬレベルへと立ち下
がると、この出力許可信号ＯＥＭを受けるＡＮＤゲート
132は図７の(c) に示すようにＬレベルの信号φ1 をｎ
チャネルＭＯＳトランジスタ137aのゲート電極に出力
し、このＬレベルの出力信号φ1 を受けるＡＮＤゲート
137cは図７の(i) および(j) に示すようにＬレベルの信
号φ6 をｎチャネルＭＯＳトランジスタ137dのゲート電
極に出力するので、上記ｎチャネルＭＯＳトランジスタ
137aおよび137dは非導通状態となり、出力データＤout
は再びハイインピーダンス状態となる。
【００４０】上記したこの発明の実施例２においては、
電源パッド103 から遠くに位置するデータ出力手段130
からの出力データＤout の立ち上がり時間を短くして上
記電源パッド103 の近くに位置するデータ出力手段130
からの出力データＤout の立ち上がり時間としたので、
電源パッド103 から遠くに位置するデータ出力手段130
の立ち上がり時間が長いことによってアクセス速度が遅
くなることがない。
電源パッド103 から遠くに位置するデータ出力手段130
からの出力データＤout の立ち上がり時間を短くして上
記電源パッド103 の近くに位置するデータ出力手段130
からの出力データＤout の立ち上がり時間としたので、
電源パッド103 から遠くに位置するデータ出力手段130
の立ち上がり時間が長いことによってアクセス速度が遅
くなることがない。
【００４１】実施例３．以下にこの発明の実施例３であ
る半導体集積装置について、図８および図９に基づいて
説明する。この実施例３で上記実施例１と異なるのは半
導体集積装置におけるデータ出力手段の具体的構成が違
う点で、図８は接地電位パッド104 に近い２番および３
番のデータピン105cおよび105dに隣接して接続されたデ
ータ出力手段140 の具体的回路図、図９は接地電位パッ
ド104 から離れている０番および１番のデータピン105a
および105bに接続されたデータ出力手段140 の具体的回
路図である。
る半導体集積装置について、図８および図９に基づいて
説明する。この実施例３で上記実施例１と異なるのは半
導体集積装置におけるデータ出力手段の具体的構成が違
う点で、図８は接地電位パッド104 に近い２番および３
番のデータピン105cおよび105dに隣接して接続されたデ
ータ出力手段140 の具体的回路図、図９は接地電位パッ
ド104 から離れている０番および１番のデータピン105a
および105bに接続されたデータ出力手段140 の具体的回
路図である。
【００４２】図８において、141 は上記反転信号ＺＤＤ
を受け、この反転信号ＺＤＤをさらに反転した信号を出
力するインバータ、142 はこのインバータ141 からの出
力と出力許可信号ＯＥＭとを受け、これら２つの信号が
ともにＨレベルのときにＨレベルで、それ以外はＬレベ
ルの信号φ1 を出力する２入力ＡＮＤゲート、143 は電
源電位ノード110 と出力ノード144 との間に接続され、
ゲート電極に上記ＡＮＤゲート142 からの出力信号φ1
を受けるｎチャネルＭＯＳトランジスタ、145は上記反
転信号ＺＤＤおよび出力許可信号ＯＥＭを受け、これら
２つの信号がともにＨレベルのときにＨレベルで、それ
以外はＬレベルの信号φ2 を出力する２入力ＡＮＤゲー
トである。
を受け、この反転信号ＺＤＤをさらに反転した信号を出
力するインバータ、142 はこのインバータ141 からの出
力と出力許可信号ＯＥＭとを受け、これら２つの信号が
ともにＨレベルのときにＨレベルで、それ以外はＬレベ
ルの信号φ1 を出力する２入力ＡＮＤゲート、143 は電
源電位ノード110 と出力ノード144 との間に接続され、
ゲート電極に上記ＡＮＤゲート142 からの出力信号φ1
を受けるｎチャネルＭＯＳトランジスタ、145は上記反
転信号ＺＤＤおよび出力許可信号ＯＥＭを受け、これら
２つの信号がともにＨレベルのときにＨレベルで、それ
以外はＬレベルの信号φ2 を出力する２入力ＡＮＤゲー
トである。
【００４３】146 は上記出力ノード144 と接地電位ノー
ド120 との間に接続され、上記ＡＮＤゲート145 からの
出力信号φ2 を受けるスイッチ手段で、上記ＡＮＤゲー
ト145 からの出力信号φ2 を受け、この出力信号φ2 の
反転信号φ3 をインバータ３段分の遅延時間ｔd5だけ遅
れて出力し、上記出力信号φ2 をインバータ４段分の遅
延時間ｔd6だけ遅延した遅延信号φ4 を出力する遅延手
段146aと、上記ＡＮＤゲート145 からの出力信号φ2 お
よび遅延手段146aからの反転信号φ3 を受け、これら２
つの信号がともにＨレベルのときにＨレベルで、それ以
外はＬレベルの信号φ5 を出力する２入力ＡＮＤゲート
146bと、上記出力ノード144 と接地電位ノード120 との
間に接続され、ゲート電極に上記ＡＮＤゲート146bから
の出力信号φ5 を受けるｎチャネルＭＯＳトランジスタ
146cと、上記ＡＮＤゲート145 からの出力信号φ2 およ
び上記遅延手段146aからの遅延信号φ4 を受け、これら
２つの信号がともにＨレベルのときにＨレベルで、それ
以外はＬレベルの信号φ6を出力する２入力ＡＮＤゲー
ト146dと、上記出力ノード144 と接地電位ノード120 と
の間に接続され、ゲート電極に上記ＡＮＤゲート146dか
らの出力信号φ6 を受けるｎチャネルＭＯＳトランジス
タ146eとにより構成されており、上記ｎチャネルＭＯＳ
トランジスタ146eはｎチャネルＭＯＳトランジスタ146c
よりもサイズが大きく駆動能力が大きい。
ド120 との間に接続され、上記ＡＮＤゲート145 からの
出力信号φ2 を受けるスイッチ手段で、上記ＡＮＤゲー
ト145 からの出力信号φ2 を受け、この出力信号φ2 の
反転信号φ3 をインバータ３段分の遅延時間ｔd5だけ遅
れて出力し、上記出力信号φ2 をインバータ４段分の遅
延時間ｔd6だけ遅延した遅延信号φ4 を出力する遅延手
段146aと、上記ＡＮＤゲート145 からの出力信号φ2 お
よび遅延手段146aからの反転信号φ3 を受け、これら２
つの信号がともにＨレベルのときにＨレベルで、それ以
外はＬレベルの信号φ5 を出力する２入力ＡＮＤゲート
146bと、上記出力ノード144 と接地電位ノード120 との
間に接続され、ゲート電極に上記ＡＮＤゲート146bから
の出力信号φ5 を受けるｎチャネルＭＯＳトランジスタ
146cと、上記ＡＮＤゲート145 からの出力信号φ2 およ
び上記遅延手段146aからの遅延信号φ4 を受け、これら
２つの信号がともにＨレベルのときにＨレベルで、それ
以外はＬレベルの信号φ6を出力する２入力ＡＮＤゲー
ト146dと、上記出力ノード144 と接地電位ノード120 と
の間に接続され、ゲート電極に上記ＡＮＤゲート146dか
らの出力信号φ6 を受けるｎチャネルＭＯＳトランジス
タ146eとにより構成されており、上記ｎチャネルＭＯＳ
トランジスタ146eはｎチャネルＭＯＳトランジスタ146c
よりもサイズが大きく駆動能力が大きい。
【００４４】図９は接地電位パッド24から遠い０番およ
び１番のデータピン105aおよび105bにそれぞれ隣接して
接続されるデータ出力手段140 の具体的回路図で、図８
に示された上記接地電位パッド104 から近い２番および
３番のデータピン105cおよび105dにそれぞれ隣接して接
続されるデータ出力手段104 と異なっているのはＡＮＤ
ゲート145 からの出力信号φ2 を受け、この信号φ2 を
遅延した信号φ3 およびφ4 を出力するスイッチ手段14
6 における遅延手段146aが、２個のインバータにより構
成され遅延時間を短くしている点である。
び１番のデータピン105aおよび105bにそれぞれ隣接して
接続されるデータ出力手段140 の具体的回路図で、図８
に示された上記接地電位パッド104 から近い２番および
３番のデータピン105cおよび105dにそれぞれ隣接して接
続されるデータ出力手段104 と異なっているのはＡＮＤ
ゲート145 からの出力信号φ2 を受け、この信号φ2 を
遅延した信号φ3 およびφ4 を出力するスイッチ手段14
6 における遅延手段146aが、２個のインバータにより構
成され遅延時間を短くしている点である。
【００４５】次に上記したこの発明の実施例３の動作に
ついて、図10のタイミング図に基づいて説明する。まず
選択された４つのメモリセルから読み出されたデータは
すべてＬレベルとすると、０番から３番までのデータピ
ン105a〜105dに隣接して接続されているデータ出力手段
140 に入力される、上記メモリセルから読み出されるデ
ータの反転信号ＺＤＤはどれも図10の(a) に示すように
Ｈレベルで、このＨレベルの反転信号ＺＤＤを受けるデ
ータ出力手段140 におけるインバータ141 はＬレベルの
信号をＡＮＤゲート142 に出力するので、このＡＮＤゲ
ート142 は出力許可信号ＯＥＭのレベルによらず図10の
(c) に示すようにＬレベルの信号φ1 を出力し、この出
力信号φ1 をゲート電極に受けるｎチャネルＭＯＳトラ
ンジスタ143 は非導通状態となる。
ついて、図10のタイミング図に基づいて説明する。まず
選択された４つのメモリセルから読み出されたデータは
すべてＬレベルとすると、０番から３番までのデータピ
ン105a〜105dに隣接して接続されているデータ出力手段
140 に入力される、上記メモリセルから読み出されるデ
ータの反転信号ＺＤＤはどれも図10の(a) に示すように
Ｈレベルで、このＨレベルの反転信号ＺＤＤを受けるデ
ータ出力手段140 におけるインバータ141 はＬレベルの
信号をＡＮＤゲート142 に出力するので、このＡＮＤゲ
ート142 は出力許可信号ＯＥＭのレベルによらず図10の
(c) に示すようにＬレベルの信号φ1 を出力し、この出
力信号φ1 をゲート電極に受けるｎチャネルＭＯＳトラ
ンジスタ143 は非導通状態となる。
【００４６】そして、出力許可信号ＯＥＭが図10の(b)
に示すように時刻ｔ30でＨレベルに立ち上がるまでは、
このＬレベルの出力許可信号ＯＥＭを受けるＡＮＤゲー
ト145 は図10の(d) に示すようにＬレベルの出力信号φ
2 を出力し、この出力信号φ2 およびスイッチ手段146
における遅延手段146aからのＨレベルの信号φ3 を受け
るＡＮＤゲート146bは図10の(i) および(j) に示すよう
にＬレベルの信号φ5を出力し、この出力信号φ5 をゲ
ート電極に受けるｎチャネルＭＯＳトランジスタ146cは
非導通状態となる。また上記Ｌレベルの出力信号φ2 を
受けるＡＮＤゲート146dは、遅延手段146aからの遅延信
号φ4 のレベルにかかわらずｎチャネルＭＯＳトランジ
スタ146eのゲート電極に図10の(k) および(m) に示すよ
うにＬレベルの出力信号φ6 を出力し、このｎチャネル
ＭＯＳトランジスタ146eは非導通状態となるので、出力
ノード144 から出力されるデータＤout はハイインピー
ダンス状態である。
に示すように時刻ｔ30でＨレベルに立ち上がるまでは、
このＬレベルの出力許可信号ＯＥＭを受けるＡＮＤゲー
ト145 は図10の(d) に示すようにＬレベルの出力信号φ
2 を出力し、この出力信号φ2 およびスイッチ手段146
における遅延手段146aからのＨレベルの信号φ3 を受け
るＡＮＤゲート146bは図10の(i) および(j) に示すよう
にＬレベルの信号φ5を出力し、この出力信号φ5 をゲ
ート電極に受けるｎチャネルＭＯＳトランジスタ146cは
非導通状態となる。また上記Ｌレベルの出力信号φ2 を
受けるＡＮＤゲート146dは、遅延手段146aからの遅延信
号φ4 のレベルにかかわらずｎチャネルＭＯＳトランジ
スタ146eのゲート電極に図10の(k) および(m) に示すよ
うにＬレベルの出力信号φ6 を出力し、このｎチャネル
ＭＯＳトランジスタ146eは非導通状態となるので、出力
ノード144 から出力されるデータＤout はハイインピー
ダンス状態である。
【００４７】そして、出力許可信号ＯＥＭが図10の(b)
に示すように時刻ｔ30でＨレベルに立ち上がると、この
出力許可信号ＯＥＭおよび反転信号ＺＤＤを受けるＡＮ
Ｄゲート145 は図10の(d) に示すようにＨレベルに立ち
上がる信号φ2 を出力し、この出力信号φ2 およびスイ
ッチ手段146 における遅延手段146aのインバータによる
遅延のために図10の(e) および(f) に示すようにまだＨ
レベルの信号φ3 を受けるＡＮＤゲート146bは図10の
(i) および(j) に示すようなＨレベルに立ち上がる信号
φ5 をｎチャネルＭＯＳトランジスタ146cのゲート電極
に出力し、このｎチャネルＭＯＳトランジスタ146cが導
通状態となり、接地電位ノード120 と出力ノード144 と
が導通するので、出力データＤout は図10の(n) および
(p) に示すように次第に下がり始める。
に示すように時刻ｔ30でＨレベルに立ち上がると、この
出力許可信号ＯＥＭおよび反転信号ＺＤＤを受けるＡＮ
Ｄゲート145 は図10の(d) に示すようにＨレベルに立ち
上がる信号φ2 を出力し、この出力信号φ2 およびスイ
ッチ手段146 における遅延手段146aのインバータによる
遅延のために図10の(e) および(f) に示すようにまだＨ
レベルの信号φ3 を受けるＡＮＤゲート146bは図10の
(i) および(j) に示すようなＨレベルに立ち上がる信号
φ5 をｎチャネルＭＯＳトランジスタ146cのゲート電極
に出力し、このｎチャネルＭＯＳトランジスタ146cが導
通状態となり、接地電位ノード120 と出力ノード144 と
が導通するので、出力データＤout は図10の(n) および
(p) に示すように次第に下がり始める。
【００４８】さらに、上記時刻ｔ30でＨレベルに立ち上
がるＡＮＤゲート145 からの出力信号φ2 を受ける、接
地電位パッド104 から遠い０番および１番のデータピン
105aおよび105bに隣接して接続されたデータ出力手段14
0 における遅延手段140aは、図10の(e) に示すように遅
延時間ｔd5だけ遅れた時刻ｔ31でＬレベルに立ち下がる
信号φ3 を出力し、この信号φ3 を受けるＡＮＤゲート
146bは図10の(i) に示すようにＬレベルに立ち下がる信
号φ5 をｎチャネルＭＯＳトランジスタ146cのゲート電
極に出力するので、このｎチャネルＭＯＳトランジスタ
146cは非導通状態となり、さらに上記遅延手段146aは図
10の(g) に示すように時刻ｔ30から遅延時間ｔd6だけ遅
れた時刻ｔ32でＨレベルに立ち上がる遅延信号φ4 を出
力し、この遅延信号φ4 および上記ＨレベルのＡＮＤゲ
ート145 からの出力信号φ2 を受けるＡＮＤゲート146d
は、図10の(k) に示すようにＨレベルへ立ち上がる出力
信号φ6 をｎチャネルＭＯＳトランジスタ146eのゲート
電極に出力し、このｎチャネルＭＯＳトランジスタ146e
が導通状態となり、接地電位ノード120 と出力ノード14
4 とが導通するので、出力データＤout は図10の(n) に
示すように速やかに立ち下がり、時刻ｔ35で接地電位と
なる。
がるＡＮＤゲート145 からの出力信号φ2 を受ける、接
地電位パッド104 から遠い０番および１番のデータピン
105aおよび105bに隣接して接続されたデータ出力手段14
0 における遅延手段140aは、図10の(e) に示すように遅
延時間ｔd5だけ遅れた時刻ｔ31でＬレベルに立ち下がる
信号φ3 を出力し、この信号φ3 を受けるＡＮＤゲート
146bは図10の(i) に示すようにＬレベルに立ち下がる信
号φ5 をｎチャネルＭＯＳトランジスタ146cのゲート電
極に出力するので、このｎチャネルＭＯＳトランジスタ
146cは非導通状態となり、さらに上記遅延手段146aは図
10の(g) に示すように時刻ｔ30から遅延時間ｔd6だけ遅
れた時刻ｔ32でＨレベルに立ち上がる遅延信号φ4 を出
力し、この遅延信号φ4 および上記ＨレベルのＡＮＤゲ
ート145 からの出力信号φ2 を受けるＡＮＤゲート146d
は、図10の(k) に示すようにＨレベルへ立ち上がる出力
信号φ6 をｎチャネルＭＯＳトランジスタ146eのゲート
電極に出力し、このｎチャネルＭＯＳトランジスタ146e
が導通状態となり、接地電位ノード120 と出力ノード14
4 とが導通するので、出力データＤout は図10の(n) に
示すように速やかに立ち下がり、時刻ｔ35で接地電位と
なる。
【００４９】一方、上記時刻ｔ30でＨレベルに立ち上が
るＡＮＤゲート145 からの出力信号φ2 を受ける、接地
電位パッド104 から近い２番および３番のデータピン10
5cおよび105dに隣接して接続されたデータ出力手段140
における遅延手段146aは、図10の(f) に示すように上記
遅延時間ｔd5よりもインバータ２段分長い遅延時間ｔd7
だけ遅れた時刻ｔ33でＬレベルに立ち下がる信号φ3 を
出力し、この信号φ3を受けるＡＮＤゲート146bは図10
の(j) に示すようにＬレベルに立ち下がる信号φ5 をｎ
チャネルＭＯＳトランジスタ146cのゲート電極に出力す
るので、このｎチャネルＭＯＳトランジスタ146cは非導
通状態となり、さらに上記遅延手段146aは図10の(h) に
示すように時刻ｔ30から遅延時間ｔd8だけ遅れた時刻ｔ
34でＨレベルに立ち上がる遅延信号φ4 を出力し、この
遅延信号φ4 および上記ＨレベルのＡＮＤゲート145 か
らの出力信号φ2 を受けるＡＮＤゲート146dは、図10の
(m) に示すようにＨレベルへ立ち上がる信号φ6 をｎチ
ャネルＭＯＳトランジスタ146eのゲート電極に出力し、
このｎチャネルＭＯＳトランジスタ146eが導通状態とな
り、接地電位ノード120 と出力ノード144 とが導通する
ので、出力データＤout は図10の(p) に示すように図10
の(n) に示された上記接地電位パッド104 から遠い０番
および１番のデータピン105aおよび105bに出力される出
力データＤout が時刻ｔ32から時刻ｔ35の間に接地電位
に立ち下がるよりも速く立ち下がり、時刻ｔ35で接地電
位となる。
るＡＮＤゲート145 からの出力信号φ2 を受ける、接地
電位パッド104 から近い２番および３番のデータピン10
5cおよび105dに隣接して接続されたデータ出力手段140
における遅延手段146aは、図10の(f) に示すように上記
遅延時間ｔd5よりもインバータ２段分長い遅延時間ｔd7
だけ遅れた時刻ｔ33でＬレベルに立ち下がる信号φ3 を
出力し、この信号φ3を受けるＡＮＤゲート146bは図10
の(j) に示すようにＬレベルに立ち下がる信号φ5 をｎ
チャネルＭＯＳトランジスタ146cのゲート電極に出力す
るので、このｎチャネルＭＯＳトランジスタ146cは非導
通状態となり、さらに上記遅延手段146aは図10の(h) に
示すように時刻ｔ30から遅延時間ｔd8だけ遅れた時刻ｔ
34でＨレベルに立ち上がる遅延信号φ4 を出力し、この
遅延信号φ4 および上記ＨレベルのＡＮＤゲート145 か
らの出力信号φ2 を受けるＡＮＤゲート146dは、図10の
(m) に示すようにＨレベルへ立ち上がる信号φ6 をｎチ
ャネルＭＯＳトランジスタ146eのゲート電極に出力し、
このｎチャネルＭＯＳトランジスタ146eが導通状態とな
り、接地電位ノード120 と出力ノード144 とが導通する
ので、出力データＤout は図10の(p) に示すように図10
の(n) に示された上記接地電位パッド104 から遠い０番
および１番のデータピン105aおよび105bに出力される出
力データＤout が時刻ｔ32から時刻ｔ35の間に接地電位
に立ち下がるよりも速く立ち下がり、時刻ｔ35で接地電
位となる。
【００５０】その後出力許可信号ＯＥＭが図10の(b) に
示すように時刻ｔ36でＨレベルからＬレベルへと立ち下
がると、この出力許可信号ＯＥＭを受けるＡＮＤゲート
145は図10の(d) に示すようにＬレベルの信号φ2 を出
力し、この出力信号φ2 を受けるＡＮＤゲート146bは図
10の(i) および(j) に示すようにＬレベルの信号φ5を
ｎチャネルＭＯＳトランジスタ146cのゲート電極に出力
し、上記Ｌレベルの出力信号φ2 を受けるＡＮＤゲート
146dは図10の(k) および(m) に示すようにＬレベルの信
号φ6 をｎチャネルＭＯＳトランジスタ146eのゲート電
極に出力するので、上記ｎチャネルＭＯＳトランジスタ
146cおよび146eは非導通状態となり、出力データＤout
は図10の(n) および(p) に示すように再びハイインピー
ダンス状態となる。
示すように時刻ｔ36でＨレベルからＬレベルへと立ち下
がると、この出力許可信号ＯＥＭを受けるＡＮＤゲート
145は図10の(d) に示すようにＬレベルの信号φ2 を出
力し、この出力信号φ2 を受けるＡＮＤゲート146bは図
10の(i) および(j) に示すようにＬレベルの信号φ5を
ｎチャネルＭＯＳトランジスタ146cのゲート電極に出力
し、上記Ｌレベルの出力信号φ2 を受けるＡＮＤゲート
146dは図10の(k) および(m) に示すようにＬレベルの信
号φ6 をｎチャネルＭＯＳトランジスタ146eのゲート電
極に出力するので、上記ｎチャネルＭＯＳトランジスタ
146cおよび146eは非導通状態となり、出力データＤout
は図10の(n) および(p) に示すように再びハイインピー
ダンス状態となる。
【００５１】上記したこの発明の実施例３においては、
上記実施例１と同様に接地電位パッド104 から遠くに位
置するデータ出力手段140 からの出力データＤout の立
ち下がり時間を短くして上記接地電位パッド104 の近く
に位置するデータ出力手段140 からの出力データＤout
の立ち下がり時間としたので、接地電位パッド104 から
遠くに位置するデータ出力手段140 の立ち下がり時間が
長いことによってアクセス速度が遅くなることがない。
上記実施例１と同様に接地電位パッド104 から遠くに位
置するデータ出力手段140 からの出力データＤout の立
ち下がり時間を短くして上記接地電位パッド104 の近く
に位置するデータ出力手段140 からの出力データＤout
の立ち下がり時間としたので、接地電位パッド104 から
遠くに位置するデータ出力手段140 の立ち下がり時間が
長いことによってアクセス速度が遅くなることがない。
【００５２】実施例４．以下にこの発明の実施例４であ
る半導体集積装置について、図11および図12に基づいて
説明する。図11は接地電位パッド104 に近いデータピン
105cおよび105dに隣接して接続されるデータ出力手段13
0 の具体的回路図、図12は上記接地電位パッド104 から
遠いデータピン105aおよび105bにそれぞれ隣接して接続
されるデータ出力手段130 の具体的回路図で、この実施
例４が上記したこの発明の実施例１と異なるのは、上記
データ出力手段130 におけるスイッチ手段136 の出力ノ
ード134 と接地電位ノード120 との間にｎチャネルＭＯ
Ｓトランジスタ136eが追加されている点である。この実
施例４においても図３に示した実施例１と同様の動作を
し、同様の効果を奏する。
る半導体集積装置について、図11および図12に基づいて
説明する。図11は接地電位パッド104 に近いデータピン
105cおよび105dに隣接して接続されるデータ出力手段13
0 の具体的回路図、図12は上記接地電位パッド104 から
遠いデータピン105aおよび105bにそれぞれ隣接して接続
されるデータ出力手段130 の具体的回路図で、この実施
例４が上記したこの発明の実施例１と異なるのは、上記
データ出力手段130 におけるスイッチ手段136 の出力ノ
ード134 と接地電位ノード120 との間にｎチャネルＭＯ
Ｓトランジスタ136eが追加されている点である。この実
施例４においても図３に示した実施例１と同様の動作を
し、同様の効果を奏する。
【００５３】実施例５．以下にこの発明の実施例５であ
る半導体集積装置について、図13に基づいて説明する。
図13は図１に示された半導体チップ101 内に設けられた
０番から３番までのデータピン105a〜105dにそれぞれ隣
接して接続されているデータ出力手段の具体的回路図
で、この図13において210 は電源電位ＶCCが印加される
電源電位ノード、220 は接地電位パッド、230 は上記電
源電位ノード210 からの電源電位ＶCCおよび上記接地電
位パッド220 から電源線240 を介して接地電位を受け、
さらに出力許可信号ＯＥＭおよび上記メモリセルから読
み出されたデータの反転信号ＺＤＤを受け、メモリセル
から読み出されたデータと同じレベルの出力Ｄout をデ
ータピン105a〜105dにそれぞれ出力するデータ出力手段
である。
る半導体集積装置について、図13に基づいて説明する。
図13は図１に示された半導体チップ101 内に設けられた
０番から３番までのデータピン105a〜105dにそれぞれ隣
接して接続されているデータ出力手段の具体的回路図
で、この図13において210 は電源電位ＶCCが印加される
電源電位ノード、220 は接地電位パッド、230 は上記電
源電位ノード210 からの電源電位ＶCCおよび上記接地電
位パッド220 から電源線240 を介して接地電位を受け、
さらに出力許可信号ＯＥＭおよび上記メモリセルから読
み出されたデータの反転信号ＺＤＤを受け、メモリセル
から読み出されたデータと同じレベルの出力Ｄout をデ
ータピン105a〜105dにそれぞれ出力するデータ出力手段
である。
【００５４】このデータ出力手段230 において、231 は
上記反転信号ＺＤＤを受け、この反転信号ＺＤＤをさら
に反転した信号を出力するインバータ、232 はこのイン
バータ231 からの出力と上記出力許可信号ＯＥＭとを受
け、これら２つの信号がともにＨレベルのときにＨレベ
ルで、それ以外はＬレベルの信号φ1 を出力する２入力
ＡＮＤゲート、233 は電源電位ノード210 と出力ノード
234 との間に接続され、ゲート電極に上記ＡＮＤゲート
232 からの出力信号φ1 を受けるｎチャネルＭＯＳトラ
ンジスタ、235 は上記反転信号ＺＤＤおよび出力許可信
号ＯＥＭを受け、これら２つの信号がともにＨレベルの
ときにＨレベルで、それ以外はＬレベルの信号φ2 を出
力する２入力ＡＮＤゲートである。
上記反転信号ＺＤＤを受け、この反転信号ＺＤＤをさら
に反転した信号を出力するインバータ、232 はこのイン
バータ231 からの出力と上記出力許可信号ＯＥＭとを受
け、これら２つの信号がともにＨレベルのときにＨレベ
ルで、それ以外はＬレベルの信号φ1 を出力する２入力
ＡＮＤゲート、233 は電源電位ノード210 と出力ノード
234 との間に接続され、ゲート電極に上記ＡＮＤゲート
232 からの出力信号φ1 を受けるｎチャネルＭＯＳトラ
ンジスタ、235 は上記反転信号ＺＤＤおよび出力許可信
号ＯＥＭを受け、これら２つの信号がともにＨレベルの
ときにＨレベルで、それ以外はＬレベルの信号φ2 を出
力する２入力ＡＮＤゲートである。
【００５５】236 は上記出力ノード234 と電源配線240
との間に接続され、上記ＡＮＤゲート235 からの出力信
号φ2 を受けるスイッチ手段で、上記出力ノード234 と
電源配線240 との間に接続され、ゲート電極に上記出力
信号φ2 を受けるｎチャネルＭＯＳトランジスタ236a
と、上記ＡＮＤゲート235 からの出力信号φ2 を受け、
この信号φ2 を遅延した信号φ3 を出力し、２個のイン
バータからなる遅延手段236bと、この遅延手段236bから
の遅延信号φ3 および上記ＡＮＤゲート235 からの出力
信号φ2 を受け、これら２つの信号がともにＨレベルの
ときにＨレベルで、それ以外はＬレベルの信号φ4 を出
力する２入力ＡＮＤゲート236cと、上記出力ノード234
と電源配線240 との間に接続され、ゲート電極に上記Ａ
ＮＤゲート236cからの出力信号φ4 を受け、上記ｎチャ
ネルＭＯＳトランジスタ236aよりもサイズが大きく駆動
能力が大きいｎチャネルＭＯＳトランジスタ236dとから
構成されている。
との間に接続され、上記ＡＮＤゲート235 からの出力信
号φ2 を受けるスイッチ手段で、上記出力ノード234 と
電源配線240 との間に接続され、ゲート電極に上記出力
信号φ2 を受けるｎチャネルＭＯＳトランジスタ236a
と、上記ＡＮＤゲート235 からの出力信号φ2 を受け、
この信号φ2 を遅延した信号φ3 を出力し、２個のイン
バータからなる遅延手段236bと、この遅延手段236bから
の遅延信号φ3 および上記ＡＮＤゲート235 からの出力
信号φ2 を受け、これら２つの信号がともにＨレベルの
ときにＨレベルで、それ以外はＬレベルの信号φ4 を出
力する２入力ＡＮＤゲート236cと、上記出力ノード234
と電源配線240 との間に接続され、ゲート電極に上記Ａ
ＮＤゲート236cからの出力信号φ4 を受け、上記ｎチャ
ネルＭＯＳトランジスタ236aよりもサイズが大きく駆動
能力が大きいｎチャネルＭＯＳトランジスタ236dとから
構成されている。
【００５６】そして、接地電位パッド104 に近い２番お
よび３番のデータピン105cおよび105dに隣接して接続さ
れるデータ出力手段230 のスイッチ手段236 におけるｎ
チャネルＭＯＳトランジスタ236aおよび236dのチャネル
幅を小さくしたり、チャネル長を大きくすることで、電
流駆動能力を接地電位パッド104 から遠い０番および１
番のデータピン105aおよび105bに隣接して接続されるデ
ータ出力手段230 のスイッチ手段236 におけるｎチャネ
ルＭＯＳトランジスタ236aおよび236dの電流駆動能力よ
りも小さくし、このスイッチ手段236 の電流駆動能力を
小さくしている。
よび３番のデータピン105cおよび105dに隣接して接続さ
れるデータ出力手段230 のスイッチ手段236 におけるｎ
チャネルＭＯＳトランジスタ236aおよび236dのチャネル
幅を小さくしたり、チャネル長を大きくすることで、電
流駆動能力を接地電位パッド104 から遠い０番および１
番のデータピン105aおよび105bに隣接して接続されるデ
ータ出力手段230 のスイッチ手段236 におけるｎチャネ
ルＭＯＳトランジスタ236aおよび236dの電流駆動能力よ
りも小さくし、このスイッチ手段236 の電流駆動能力を
小さくしている。
【００５７】上記したこの発明の実施例５においては、
接地電位パッド104 に近い２番および３番のデータピン
105cおよび105dに隣接して接続されるデータ出力手段23
0 のスイッチ手段236 の電流駆動能力を小さくしている
ため、出力データＤout が接地電位に立ち下がるときに
上記接地電位パッド104 から遠い０番および１番のデー
タピン105aおよび105bに隣接して接続されるデータ出力
手段230 からの出力データＤout と同様にゆっくり立ち
下がるのでアンダーシュートやリンギングが抑制でき
る。
接地電位パッド104 に近い２番および３番のデータピン
105cおよび105dに隣接して接続されるデータ出力手段23
0 のスイッチ手段236 の電流駆動能力を小さくしている
ため、出力データＤout が接地電位に立ち下がるときに
上記接地電位パッド104 から遠い０番および１番のデー
タピン105aおよび105bに隣接して接続されるデータ出力
手段230 からの出力データＤout と同様にゆっくり立ち
下がるのでアンダーシュートやリンギングが抑制でき
る。
【００５８】実施例６．上記した実施例５では接地電位
パッド104 に近い２番および３番のデータピン105cおよ
び105dに隣接して接続されるデータ出力手段230 のスイ
ッチ手段236 におけるｎチャネルＭＯＳトランジスタ23
6aおよび236dのチャネル幅を小さくしたり、チャネル長
を大きくすることで、電流駆動能力を接地電位パッド10
4 から遠い０番および１番のデータピン105aおよび105b
に隣接して接続されるデータ出力手段230 のスイッチ手
段236 におけるｎチャネルＭＯＳトランジスタ236aおよ
び236dの電流駆動能力よりも小さくし、出力ノード234
からの出力データＤout の接地電位への立ち下がりを遅
くしたが、接地電位パッド104 からこの接地電位パッド
104 に近い２番および３番のデータピン105cおよび105d
に隣接して接続されるデータ出力手段230 に至るまでの
電源配線240 の抵抗を、例えばこの電源配線240 の断面
積を小さくしたりすることで大きくしても上記実施例５
と同様の効果を奏する。
パッド104 に近い２番および３番のデータピン105cおよ
び105dに隣接して接続されるデータ出力手段230 のスイ
ッチ手段236 におけるｎチャネルＭＯＳトランジスタ23
6aおよび236dのチャネル幅を小さくしたり、チャネル長
を大きくすることで、電流駆動能力を接地電位パッド10
4 から遠い０番および１番のデータピン105aおよび105b
に隣接して接続されるデータ出力手段230 のスイッチ手
段236 におけるｎチャネルＭＯＳトランジスタ236aおよ
び236dの電流駆動能力よりも小さくし、出力ノード234
からの出力データＤout の接地電位への立ち下がりを遅
くしたが、接地電位パッド104 からこの接地電位パッド
104 に近い２番および３番のデータピン105cおよび105d
に隣接して接続されるデータ出力手段230 に至るまでの
電源配線240 の抵抗を、例えばこの電源配線240 の断面
積を小さくしたりすることで大きくしても上記実施例５
と同様の効果を奏する。
【００５９】実施例７．以下にこの発明の実施例７の半
導体集積装置について、図14概略図に基づき説明する。
図14において、301 は半導体チップ、302 は半導体チッ
プ301 内に設けられたメモリセル群、303aおよび303bは
外部から接地電位が印加される接地電位パッド、304a、
304bおよび304cは上記接地電位パッド303aおよび303bで
接続され、このチップ301 内に設けられた内部回路に接
地電位を供給するための電源配線である。そして内部回
路を例えばセンスアンプ群、周辺論理回路およびデータ
出力手段のように３つのグループに分け、この３つのグ
ループを電源配線304a、304bおよび304cにそれぞれ接続
し、接地電位を供給している。
導体集積装置について、図14概略図に基づき説明する。
図14において、301 は半導体チップ、302 は半導体チッ
プ301 内に設けられたメモリセル群、303aおよび303bは
外部から接地電位が印加される接地電位パッド、304a、
304bおよび304cは上記接地電位パッド303aおよび303bで
接続され、このチップ301 内に設けられた内部回路に接
地電位を供給するための電源配線である。そして内部回
路を例えばセンスアンプ群、周辺論理回路およびデータ
出力手段のように３つのグループに分け、この３つのグ
ループを電源配線304a、304bおよび304cにそれぞれ接続
し、接地電位を供給している。
【００６０】上記したこの発明の実施例７においては、
内部回路を３つのグループに分け、この３つのグループ
を電源配線304a、304bおよび304cにそれぞれ接続し、電
源線１本あたりに接続される素子数が少なして寄生容量
を少なくしているので、安定した接地電位を供給でき
る。また、他のグループの回路から電源配線に流れる電
流による接地電位からの浮き上がりといった干渉がなく
なる。
内部回路を３つのグループに分け、この３つのグループ
を電源配線304a、304bおよび304cにそれぞれ接続し、電
源線１本あたりに接続される素子数が少なして寄生容量
を少なくしているので、安定した接地電位を供給でき
る。また、他のグループの回路から電源配線に流れる電
流による接地電位からの浮き上がりといった干渉がなく
なる。
【００６１】実施例８．上記実施例８では電源配線304
a、304bおよび304cがすべて２つの接地電位パッド303a
および303bに接続されていたが、図15に示すように電源
配線304aおよび304bをそれぞれ接地電位パッド303aおよ
び303bにだけ接続しても上記実施例７と同様の効果を奏
する。この実施例８の場合、電源配線304aおよび304bは
図15に示すように交差してしまうので、この交差する部
分は例えば下層の１アルミから上層の２アルミに変える
など、層を変えて配線する必要がある。上記した実施例
７および実施例８では図14および図15に示すように電源
配線はループ状となっているが、メッシュ状でもよい。
ただしこの場合、上記のように層を変えて配線する必要
がある。
a、304bおよび304cがすべて２つの接地電位パッド303a
および303bに接続されていたが、図15に示すように電源
配線304aおよび304bをそれぞれ接地電位パッド303aおよ
び303bにだけ接続しても上記実施例７と同様の効果を奏
する。この実施例８の場合、電源配線304aおよび304bは
図15に示すように交差してしまうので、この交差する部
分は例えば下層の１アルミから上層の２アルミに変える
など、層を変えて配線する必要がある。上記した実施例
７および実施例８では図14および図15に示すように電源
配線はループ状となっているが、メッシュ状でもよい。
ただしこの場合、上記のように層を変えて配線する必要
がある。
【００６２】実施例９．以下にこの発明の実施例９の半
導体集積装置について、図16の概略図に基づき説明す
る。図16において311 は半導体チップ、312 は半導体チ
ップ311 内に設けられたメモリセル群、313aおよび313b
は外部から接地電位が印加される接地電位パッド、314
は上記接地電位パッド313aおよび313bに接続され、この
チップ311内に設けられた内部回路に接地電位を供給す
るための電源配線で、上記半導体チップ311 の周辺にル
ープ状に設けられ、このループ状の電源配線314 は図16
の右側で開いている。
導体集積装置について、図16の概略図に基づき説明す
る。図16において311 は半導体チップ、312 は半導体チ
ップ311 内に設けられたメモリセル群、313aおよび313b
は外部から接地電位が印加される接地電位パッド、314
は上記接地電位パッド313aおよび313bに接続され、この
チップ311内に設けられた内部回路に接地電位を供給す
るための電源配線で、上記半導体チップ311 の周辺にル
ープ状に設けられ、このループ状の電源配線314 は図16
の右側で開いている。
【００６３】上記したこの発明の実施例９においては電
源配線314 を完全なループにしないことによりインダク
タンスを低減したので、半導体チップ311 を突き抜ける
磁束の影響で電源配線314 の電位が接地電位から変動す
るのを抑制できる。
源配線314 を完全なループにしないことによりインダク
タンスを低減したので、半導体チップ311 を突き抜ける
磁束の影響で電源配線314 の電位が接地電位から変動す
るのを抑制できる。
【００６４】
【発明の効果】上記したこの発明における半導体装置は
所定電位が印加されるパッドからの距離が大きいデータ
出力手段の所定電位を出力するための時間が短い。ま
た、所定電位が印加されるパッドからの距離が小さいデ
ータ出力手段が、所定電位を出力するときに発生するア
ンダーシュートやリンギングを抑制できる。また、安定
した所定電位を供給できる。
所定電位が印加されるパッドからの距離が大きいデータ
出力手段の所定電位を出力するための時間が短い。ま
た、所定電位が印加されるパッドからの距離が小さいデ
ータ出力手段が、所定電位を出力するときに発生するア
ンダーシュートやリンギングを抑制できる。また、安定
した所定電位を供給できる。
【図１】この発明の実施例１から６までの半導体集積装
置の該略図である。
置の該略図である。
【図２】この発明の実施例１の接地電位パッドに近いデ
ータ出力手段の回路図である。
ータ出力手段の回路図である。
【図３】この発明の実施例１の接地電位パッドから遠い
データ出力手段の回路図である。
データ出力手段の回路図である。
【図４】この発明の実施例１の動作を示すタイミング図
である。
である。
【図５】この発明の実施例２の電源パッドから遠いデー
タ出力手段の回路図である。
タ出力手段の回路図である。
【図６】この発明の実施例２の電源パッドに近いデータ
出力手段の回路図である。
出力手段の回路図である。
【図７】この発明の実施例２の動作を示すタイミング図
である。
である。
【図８】この発明の実施例３の接地電位パッドに近いデ
ータ出力手段の回路図である。
ータ出力手段の回路図である。
【図９】この発明の実施例３の接地電位パッドから遠い
データ出力手段の回路図である。
データ出力手段の回路図である。
【図１０】この発明の実施例３の動作を示すタイミング
図である。
図である。
【図１１】この発明の実施例４の接地電位パッドに近い
データ出力手段の回路図である。
データ出力手段の回路図である。
【図１２】この発明の実施例４の接地電位パッドから遠
いデータ出力手段の回路図である。
いデータ出力手段の回路図である。
【図１３】この発明の実施例５のデータ出力手段の回路
図である。
図である。
【図１４】この発明の実施例７の概略図である。
【図１５】この発明の実施例８の該略図である。
【図１６】この発明の実施例９の該略図である。
【図１７】従来の半導体集積装置の概略図である。
【図１８】従来の半導体集積装置におけるデータ出力手
段の回路図である。
段の回路図である。
【図１９】従来の半導体集積装置の動作を示すタイミン
グ図である。
グ図である。
【図２０】従来の半導体集積装置の動作を示すタイミン
グ図である。
グ図である。
101 半導体チップ 103 電源パッド 104 接地電位パッド 105 データピン 106 電源配線 107 電源配線 130 データ出力手段 136 スイッチ手段 137 スイッチ手段 140 データ出力手段 146 スイッチ手段 230 データ出力手段 236 スイッチ手段 240 電源配線 301 半導体チップ 303 接地電位パッド 304 電源配線 311 半導体チップ 313 接地電位パッド 314 電源配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 (72)発明者 鶴田 孝弘 伊丹市瑞原４丁目１番地 三菱電機株式会 社エル・エス・アイ研究所内
Claims (5)
- 【請求項１】 半導体チップ内に設けられ、外部から所
定電位が印加されるパッド、 上記パッドから電源配線を介して上記所定電位を受け、
上記チップ内に設けられたデータピンと上記電源配線と
の間に接続され、導通状態となって所定時間経過すると
電流駆動能力が上がるスイッチ手段を含み、このチップ
内から受けるデータのレベルに応じて上記所定電位をデ
ータピンに出力するデータ出力手段、 上記チップ内に上記データ出力手段よりも上記パッドか
ら離れて設けられ、このパッドから電源配線を介して上
記所定電位を受け、同一チップ内に設けられたデータピ
ンと上記電源配線との間に接続され、導通状態となって
上記所定時間よりも短い時間で電流駆動能力が上がるス
イッチ手段を含み、このチップ内から受けるデータのレ
ベルに応じて上記所定電位をデータピンに出力するデー
タ出力手段を備えた半導体集積装置。 - 【請求項２】 半導体チップ内に設けられ、外部から所
定電位が印加されるパッド、 上記パッドから電源配線を介して上記所定電位を受け、
上記チップ内に設けられたデータピンと上記電源配線と
の間に接続されたスイッチ手段を含み、このチップ内か
ら受けるデータのレベルに応じて上記所定電位をデータ
ピンに出力するデータ出力手段、 上記チップ内に上記データ出力手段よりも上記パッドに
近い位置に設けられ、このパッドから電源配線を介して
上記所定電位を受け、同一チップ内に設けられたデータ
ピンと上記電源配線との間に接続され、上記スイッチ手
段よりも電流駆動能力を小さくしたスイッチ手段を含
み、このチップ内から受けるデータのレベルに応じて上
記所定電位をデータピンに出力するデータ出力手段を備
えた半導体集積装置。 - 【請求項３】 半導体チップ内に設けられ、外部から所
定電位が印加されるパッド、 上記パッドから電源配線を介して上記所定電位を受け、
上記チップ内に設けられたデータピンと上記電源配線と
の間に接続されたスイッチ手段を含み、このチップ内か
ら受けるデータのレベルに応じて上記所定電位をデータ
ピンに出力するデータ出力手段、 上記チップ内に上記データ出力手段よりも上記パッドに
近い位置に設けられ、このパッドから上記電源配線より
も単位長さ当たりの抵抗が高い電源配線を介して上記所
定電位を受け、同一チップ内に設けられたデータピンと
上記電源配線との間に接続されたスイッチ手段を含み、
このチップ内から受けるデータのレベルに応じて上記所
定電位をデータピンに出力するデータ出力手段を備えた
半導体集積装置。 - 【請求項４】 半導体チップ内に設けられ、外部から所
定電位が印加されるパッド、 このパッドで接続された複数の電源配線を備えた半導体
集積装置。 - 【請求項５】 半導体チップ内に設けられ、外部から所
定電位が印加されるパッド、 このパッドに接続され、上記半導体チップ周辺にループ
状に形成され、このループの一部が開いている電源配線
を備えた半導体集積装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4291136A JP2792795B2 (ja) | 1992-10-29 | 1992-10-29 | 半導体集積装置 |
| US08/121,853 US5390140A (en) | 1992-10-29 | 1993-09-17 | Signal output circuit operating stably and arrangement of power supply interconnection line therefor in semiconductor integrated circuit device |
| KR1019930019739A KR0122295B1 (ko) | 1992-10-29 | 1993-09-25 | 반도체 집적회로 장치에서 안정하게 동작하는 신호출력회로 및 그의 전원배선의 배치 |
| DE4336887A DE4336887C2 (de) | 1992-10-29 | 1993-10-28 | Integrierte Halbleiterschaltungsvorrichtung und Verfahren zum Treiben einer integrierten Halbleiterschaltungsvorrichtung |
| US08/352,021 US5574397A (en) | 1992-10-29 | 1994-11-30 | Signal output circuit operating stably and arrangement of power supply interconnection line therefor in semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4291136A JP2792795B2 (ja) | 1992-10-29 | 1992-10-29 | 半導体集積装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06140578A true JPH06140578A (ja) | 1994-05-20 |
| JP2792795B2 JP2792795B2 (ja) | 1998-09-03 |
Family
ID=17764919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4291136A Expired - Fee Related JP2792795B2 (ja) | 1992-10-29 | 1992-10-29 | 半導体集積装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5390140A (ja) |
| JP (1) | JP2792795B2 (ja) |
| KR (1) | KR0122295B1 (ja) |
| DE (1) | DE4336887C2 (ja) |
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| JP2015109496A (ja) * | 2013-12-03 | 2015-06-11 | 株式会社東芝 | 半導体装置 |
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- 1992-10-29 JP JP4291136A patent/JP2792795B2/ja not_active Expired - Fee Related
-
1993
- 1993-09-17 US US08/121,853 patent/US5390140A/en not_active Expired - Fee Related
- 1993-09-25 KR KR1019930019739A patent/KR0122295B1/ko not_active IP Right Cessation
- 1993-10-28 DE DE4336887A patent/DE4336887C2/de not_active Expired - Fee Related
-
1994
- 1994-11-30 US US08/352,021 patent/US5574397A/en not_active Expired - Fee Related
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| KR940010317A (ko) | 1994-05-26 |
| JP2792795B2 (ja) | 1998-09-03 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |