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CN112951811A - 芯片组合及芯片 - Google Patents

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CN112951811A
CN112951811A CN201911176109.XA CN201911176109A CN112951811A CN 112951811 A CN112951811 A CN 112951811A CN 201911176109 A CN201911176109 A CN 201911176109A CN 112951811 A CN112951811 A CN 112951811A
Authority
CN
China
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chip
pad
pair
reference potential
edge
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201911176109.XA
Other languages
English (en)
Inventor
田凯
李红文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
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Priority to PCT/CN2020/107430 priority patent/WO2021103642A1/zh
Priority to EP20892133.8A priority patent/EP3923325B1/en
Priority to US17/196,926 priority patent/US11164849B2/en
Publication of CN112951811A publication Critical patent/CN112951811A/zh
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Abstract

本发明实施例提供了一种芯片组合及芯片，包括：基板和设置于基板上表面的堆叠设置的第一芯片和第二芯片，第一芯片位于第二芯片上方；第一芯片和第二芯片的第一侧的边缘上设置有第一焊盘对，第一芯片和第二芯片的第二侧的边缘上设置有第二焊盘对，第二焊盘对位于第一芯片或第二芯片的第二侧边缘的最外侧的两个相邻功能单元之间，且第二焊盘对的下边缘不低于两个相邻功能单元的下边缘；第一芯片的第一侧的朝向与第二芯片的第一侧的朝向的差值为180度，且第一芯片的第一焊盘对与第二芯片的第二焊盘对位置相对应。本发明的技术方案可以在芯片封装内部腔体空间有限的条件下减少芯片尺寸和焊盘数，增加芯片堆叠的层数。

Description

芯片组合及芯片
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种芯片组合及芯片。
背景技术
随目前低功耗DRAM(Dynamic Random-Access Memory，动态随机存储器)一般会有近百个甚至更多的PAD(焊盘)，其中包括数据输入输出端口，命令地址端口，时钟端口及多组电源/地的端口。多组电源/地的端口作为分布式供电的组成部分，可以增加电源/地的供电均衡性和一致性。芯片的焊盘布局一般有以下几种：
如图1所示，把PAD和外围控制逻辑电路103放在芯片的中间部分，即存储单元阵列104之间，这样可以使得电源/地的PAD到芯片两个边缘的距离都只有芯片高度的一半，寄生电阻会减小一半，在同样宽度的电源/地排线和同样的电流条件下，电源/地线上的压降降低一半，从而减少噪声，增大驱动能力，特别有利于芯片的高频工作模式。但这种方式不利于大容量的堆叠封装形式，如果要堆叠封装，需要引入RDL(Re-Distribution Layer，再分布层)把中间的PAD引到芯片的一边，既增加了工艺的复杂性，增加了生产制造的成本，而且引入RDL产生的寄生电阻也会削弱把PAD放在中间所获得的低电阻的好处。
如图2所示，把PAD和外围控制逻辑电路放在芯片的某一边，尤其是在短边，这时电源/地排线最长，寄生电阻最大，在远离PAD的芯片远端压降最大，会造成芯片远端的性能比近端的性能差很多，尤其在高频工作模式。为了能让远端正常工作，所需要的电源/地排线不得不加宽，而这样又侵占了其他信号线的空间，给版图设计增加了难度。
如图3所示，把外围控制逻辑电路和部分PAD设置在芯片的一边，部分PAD放在芯片的另一边，其中PAD包括分布式的电源/地焊盘102及其他信号焊盘101，这样做同样可以减小电源/地排线的等效电阻及排线面积，但因为增加一排PAD的面积，直接导致芯片成本升高，而且两边的PAD布局会对芯片的大容量、小型化封装造成不良的影响。
目前低功耗DRAM的封装趋势是大容量、小型化，即希望在一个封装腔体内可以封装多低功耗DRAM的颗粒，以提高容量，降低功耗。这就要求DRAM芯片可以堆叠封装。在不考虑昂贵的TSV(Through Silicon Via，硅穿孔)技术的前提条件下，如图4和图5所示的堆叠封装中，芯片401设置在基板402上，只有把PAD放在芯片的边缘的位置，才能方便堆叠封装。
芯片堆叠层数越多，从芯片到基板的连线(bonding wire)也会越长，占用空间也越大，在封装内部腔体空间有限的条件下，芯片的大小，基板上连接的焊盘数，堆叠的层数，是相互制约的关系，较小的芯片尺寸，较少的焊盘数，可以堆叠较多的层数。如图5所示的芯片小于如图6所示的芯片，因此可以堆叠较多的层数；如图7所示的焊盘多于如图8所示的焊盘，因此芯片到基板的连线较长，角度较大，从而占用空间较大。
芯片组合中焊盘较多、堆叠层数较少是当前亟需解决的技术问题。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本发明的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本发明实施例的目的在于提供一种芯片组合及芯片，进而至少在一定程度上解决芯片组合中焊盘较多、堆叠层数较少的问题。
本发明的其它特性和优点将通过下面的详细描述变得显然，或部分地通过本发明的实践而习得。
根据本发明实施例的第一方面提供了一种芯片组合，包括：所述芯片组合包括基板和设置于基板上表面的堆叠设置的第一芯片和第二芯片，所述第一芯片位于所述第二芯片上方；所述第一芯片和所述第二芯片的第一侧的边缘上设置有包括第一参考电位焊盘和第二参考电位焊盘的第一焊盘对，所述第一芯片和所述第二芯片的第二侧的边缘上设置有包括第一参考电位焊盘和第二参考电位焊盘的第二焊盘对，所述第二焊盘对位于所述第一芯片或所述第二芯片的第二侧边缘的最外侧的两个相邻功能单元之间，且所述第二焊盘对的下边缘不低于所述两个相邻功能单元的下边缘；所述第一芯片的第一侧的朝向与所述第二芯片的第一侧的朝向的差值为180度，且所述第一芯片的第一焊盘对与所述第二芯片的第二焊盘对位置相对应。
在一些实施例中，所述第一参考电位为电源正极，所述第二参考电位为地电位。
在一些实施例中，所述芯片组合还包括堆叠设置的第三芯片和第四芯片，所述堆叠设置的第三芯片和第四芯片与所述堆叠设置的第一芯片和第二芯片并排设置在所述基板上。
在一些实施例中，所述基板的与所述第一芯片的第一侧和第二侧对应的边缘的上表面设置有金手指。
在一些实施例中，所述焊盘对设置于所述第一芯片和所述第二芯片的上表面。
在一些实施例中，所述第一芯片和所述第二芯片上的所述焊盘对通过接合导线与所述金手指耦合。
在一些实施例中，位于所述第一芯片的第一侧的焊盘对通过电源排线与位于所述第一芯片的第二侧的焊盘对连接。
在一些实施例中，每个所述芯片组合包括堆叠设置的第一芯片和第二芯片，以及堆叠设置的第三芯片和第四芯片。
在一些实施例中，所述第一芯片包括外围逻辑控制电路和存储单元阵列，所述外围逻辑控制电路位于所述第一芯片的第一侧。
在一些实施例中，所述第一芯片的除所述第一参考电位焊盘与第二参考电位焊盘之外的其它信号焊盘设置于所述第一芯片的所述第一侧的边缘。
在一些实施例中，所述第一芯片的第一焊盘对的第一参考电位焊盘与所述第二芯片的第二焊盘对的第一参考电位焊盘位置相对应；所述第一芯片的第一焊盘对的第二参考电位焊盘与所述第二芯片的第二焊盘对的第二参考电位焊盘位置相对应。
根据本发明实施例的第二方面提供了一种芯片，所述芯片的第一侧的边缘上设置有包括第一参考电位焊盘和第二参考电位焊盘的第一焊盘对，所述芯片的第二侧的边缘上设置有包括第一参考电位焊盘和第二参考电位焊盘的第二焊盘对，所述第二焊盘对位于所述芯片的第二侧边缘的最外侧的两个相邻功能单元之间，且所述第二焊盘对的下边缘不低于所述两个相邻功能单元的下边缘；所述芯片在自身所在的平面内旋转180度后，旋转后所述芯片的第一侧的焊盘对与旋转前所述芯片的第二侧的焊盘对位置相对应。
在一些实施例中，旋转后所述芯片的第一焊盘对的第一参考电位焊盘与旋转前所述芯片的第二焊盘对的第一参考电位焊盘位置相对应；旋转后所述芯片的第一焊盘对的第二参考电位焊盘与旋转前所述芯片的第二焊盘对的第二参考电位焊盘位置相对应。
在一些实施例中，所述芯片包括动态随机存储器芯片，所述芯片的功能单元包括存储单元阵列。
本发明实施例提供的技术方案可以包括以下有益效果：
在本发明的一些实施例所提供的技术方案中，通过在第一芯片和第二芯片的第一侧和第二侧分别设置焊盘对，且第一芯片的第一焊盘对与第二芯片的第二焊盘对位置相对应，可以减少芯片的焊盘数，减少基板上与焊盘对对应的焊点的数量，从而在固定的封装空间中增加可堆叠层数；此外，由于第二焊盘对位于第一芯片或第二芯片的第二侧边缘的最外侧的两个相邻功能单元之间，可以进一步节省芯片的空间，从而实现在芯片的第二侧设置焊盘但不占用第二侧边缘空间的效果。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。在附图中：
图1示意性示出了相关技术中的一种芯片布局的示意图；
图2示意性示出了相关技术中的另一种芯片布局的示意图；
图3示意性示出了相关技术中的又一种芯片布局的示意图；
图4示意性示出了相关技术中的又一种芯片布局的俯视图；
图5示意性示出了相关技术中的又一种芯片布局的截面图；
图6示意性示出了相关技术中的又一种芯片布局的截面图；
图7示意性示出了相关技术中的一种芯片与基板连接的示意图；
图8示意性示出了相关技术中的另一种芯片与基板连接的示意图；
图9示意性示出了本发明实施例的一种芯片的结构示意图；
图10示意性示出了本发明实施例的焊盘引脚变动示意图；
图11示意性示出了本发明实施例的芯片组合的结构示意图。
具体实施方式
现在将参考附图更全面地描述示例性实施方式。然而，示例性实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本发明将更加全面和完整，并将示例性实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的模块翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其它相对性的用语，例如“高”“低”“顶”“底”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。
相关技术中，在同样的封装内部腔体空间中，芯片组合的芯片的焊盘数越多，芯片可以堆叠的层数越少，进而影响芯片组合的功能。
为解决上述问题，本发明实施例提供一种芯片组合，以减少芯片的焊盘数，以增加在固定的封装空间中的可堆叠层数。
图9示意性示出了根据本发明的实施例的芯片的结构示意图。
如图9所述，本发明实施例的芯片的第一侧的边缘上设置有包括第一参考电位焊盘和第二参考电位焊盘的第一焊盘对901，芯片的第二侧的边缘上设置有包括第一参考电位焊盘和第二参考电位焊盘的第二焊盘对902，第二焊盘对902位于芯片的第二侧边缘的最外侧的两个相邻功能单元之间，且第二焊盘对902的下边缘不低于两个相邻功能单元的下边缘；芯片在自身所在的平面内旋转180度后，旋转后芯片的第一侧的焊盘对与旋转前芯片的第二侧的焊盘对位置相对应。
这样，旋转后芯片的第一焊盘对的第一参考电位焊盘与旋转前芯片的第二焊盘对的第一参考电位焊盘位置相对应；旋转后芯片的第一焊盘对的第二参考电位焊盘与旋转前芯片的第二焊盘对的第二参考电位焊盘位置相对应。
这里，芯片可以为动态随机存储器芯片，功能单元可以为存储单元阵列104。第一参考电位可以为电源正极，第二参考电位可以为地电位。如图10所示，根据JEDEC(JointElectron Device Engineering Council Soild State Technology Association，电子器件工程联合委员会)推荐的焊盘顺序(pad order)，根据存储单元阵列104的排布位置，选取合适VSSQ(数字I/O口地)和VQQ(数字地)，如焊盘19、焊盘39和焊盘60，并在这些VSSQ和VQQ的旁边增加电源正极(VDD2)焊盘，如焊盘18A，焊盘38A和焊盘60B。增加的电源正极(VDD2)焊盘与相邻的地电位PAD构成焊盘对即电源/地对，以便于远端的PAD分布设计。这里，VSSQ和VSS实际上是短路的情况，即为同一个节点。
本公开示例性实施例提供的芯片组合包括：基板和设置于基板上表面的堆叠设置的第一芯片和第二芯片，第一芯片位于第二芯片上方。这里，第一芯片即为如图9所示芯片。
如图11所示，第一芯片的第一侧的边缘上设置有包括第一参考电位焊盘和第二参考电位焊盘的第一焊盘对901。第一芯片的第二侧的边缘上设置有包括第一参考电位焊盘和第二参考电位焊盘的第二焊盘对902，第二焊盘对902位于第一芯片的第二侧边缘的最外侧的两个相邻功能单元之间，且第二焊盘对902的下边缘不低于两个相邻功能单元的下边缘。第二芯片的第一侧的边缘上设置有包括第一参考电位焊盘和第二参考电位焊盘的第一焊盘对，第二芯片的第二侧的边缘上设置有包括第一参考电位焊盘和第二参考电位焊盘的第二焊盘对，第二焊盘对位于第二芯片的第二侧边缘的最外侧的两个相邻功能单元之间，且第二焊盘对的下边缘不低于两个相邻功能单元的下边缘。第一芯片的第一侧的朝向与第二芯片的第一侧的朝向的差值为180度，且第一芯片的第一焊盘对与第二芯片的第二焊盘对位置相对应。
本发明实施例的技术方案在第一芯片和第二芯片的第一侧和第二侧的边缘设置焊盘对，且第一芯片的第一焊盘对与第二芯片的第二焊盘对位置相对应，这样，在将焊盘对与基板上的金手指焊接时，可以将第一芯片的第一侧的一个焊盘和第二芯片的第二侧的一个焊盘对应同一个金手指连接，从而减少金手指的数量。
此外，第二焊盘对位于第一芯片或所述第二芯片的第二侧边缘的最外侧的两个相邻功能单元之间，节省了芯片的第二侧边缘的空间，综合考虑封装可行性、电源/地PAD的布局、排线资源及利用率、芯片内部各模块的分布、芯片面积及制造成本等各项因素，是一种新的电源/地PAD排布方式，可以在不增加面积的情况下，达到减小电源/地排线的等效电阻，提高芯片的高频性能的目的。
在本发明实施例中，第一芯片的第一焊盘对的第一参考电位焊盘与第二芯片的第二焊盘对的第一参考电位焊盘位置相对应；第一芯片的第一焊盘对的第二参考电位焊盘与第二芯片的第二焊盘对的第二参考电位焊盘位置相对应。
如图9所示，第一芯片的第一侧设置有3组焊盘对。其中，自左至右第一个焊盘对的左侧焊盘为电源正极焊盘，右侧焊盘为地电位焊盘；自左至右第二个焊盘对和第三个焊盘对的左侧焊盘为地电位焊盘，右侧焊盘为电源正极焊盘。第一芯片的第二侧设置有3组焊盘对，其中，自左至右第一个焊盘对和第二个焊盘对的左侧焊盘为电源正极焊盘，右侧焊盘为地电位焊盘；自左至右第三个焊盘对的左侧焊盘为地电位焊盘，右侧焊盘为电源正极焊盘。第二芯片可以与第一芯片具有同样的结构。
这样，第一芯片的第一焊盘对与第二芯片的第二焊盘对位置相对应设置时，这样，上方的第一芯片的第一侧的3组电源/地PAD与下方的第二芯片的第二侧的电源/地PAD位置重合，不需要额外的面积放置PAD，在封装时也不需要在基板上增加额外的金手指做连接。
此外，存储单元阵列104之间的逻辑比如译码逻辑有一些是作为上下连接的，在最底部的存储单元阵列因为下部没有连接线，可以对一些逻辑进行简化，删除，在空置位置放置电源/地的PAD，这样，第二焊盘对可以设置于第一芯片或第二芯片的第二侧边缘的最外侧的两个相邻功能单元之间，以减少芯片的面积。
如图9所示，位于第一芯片的第一侧的焊盘对通过电源排线903与位于第二侧的焊盘对连接。第一芯片包括外围逻辑控制电路103和存储单元阵列104，外围逻辑控制电路103位于第一芯片的第一侧。第一芯片的除第一参考电位焊盘与第二参考电位焊盘之外的其它信号焊盘设置于第一芯片的第一侧的边缘。这里，其它信号焊盘包括数据输入输出端口焊盘、命令地址端口焊盘和时钟端口焊盘。
在本发明实施例中，芯片组合还包括堆叠设置的第三芯片和第四芯片，第一芯片和第二芯片形成的堆叠组合，与第三芯片与第四芯片形成的堆叠组合，并排设置在基板上。
如图11所示的基板上的第一芯片和第二芯片形成的堆叠组合中芯片的数量为两个，但在实际应用中第一芯片和第二芯片形成的堆叠组合的芯片的数量并不局限于此。同样，第三芯片与第四芯片形成的堆叠组合的芯片的数量也可以为两个或多个。例如，在一种实施例中，每个芯片组合包括堆叠设置的第一芯片和第二芯片，和堆叠设置的第三芯片与第四芯片。
如图11所示，第一芯片1101和第二芯片1102层叠设置在基板402上。电源正极焊盘1105和地电位焊盘1106通过接合导线1107与金手指1103和金手指1104耦合。在本发明实施例中，基板的与第一芯片的第一侧和第二侧对应的边缘的上表面设置有金手指。金手指设置在基板的上表面，焊盘对也可以设置在第一芯片和第二芯片的第一侧和第二侧边缘的上表面。
同样，焊盘对也可以设置在第三芯片和第四芯片的上表面。第三芯片和第四芯片上的焊盘对也可以通过接合导线与金手指耦合。这里，焊盘对可以包括电源正极焊盘1105和地电位焊盘1106。
在本发明实施例所的芯片组合中，通过在第一芯片和第二芯片的第一侧和第二侧分别设置焊盘对，且第一芯片的第一焊盘对与第二芯片的第二焊盘对位置相对应，可以减少芯片的焊盘数，减少基板上与焊盘对对应的焊点的数量，从而在固定的封装空间中增加可堆叠层数；此外，由于第二焊盘对位于第一芯片或第二芯片的第二侧边缘的最外侧的两个相邻功能单元之间，可以进一步节省芯片的空间，从而实现在芯片的第二侧设置焊盘但不占用第二侧边缘空间的效果。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施方案。本申请旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神由下面的权利要求指出。
应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。

Claims (14)

1.一种芯片组合，其特征在于，包括：基板和设置于基板上表面的堆叠设置的第一芯片和第二芯片，所述第一芯片位于所述第二芯片上方；
所述第一芯片和所述第二芯片的第一侧的边缘上设置有包括第一参考电位焊盘和第二参考电位焊盘的第一焊盘对，所述第一芯片和所述第二芯片的第二侧的边缘上设置有包括第一参考电位焊盘和第二参考电位焊盘的第二焊盘对，所述第二焊盘对位于所述第一芯片或所述第二芯片的第二侧边缘的最外侧的两个相邻功能单元之间，且所述第二焊盘对的下边缘不低于所述两个相邻功能单元的下边缘；
所述第一芯片的第一侧的朝向与所述第二芯片的第一侧的朝向的差值为180度，且所述第一芯片的第一焊盘对与所述第二芯片的第二焊盘对位置相对应。
2.根据权利要求1所述的芯片组合，其特征在于，所述第一参考电位为电源正极，所述第二参考电位为地电位。
3.根据权利要求1所述的芯片组合，其特征在于，所述芯片组合还包括堆叠设置的第三芯片和第四芯片，所述堆叠设置的第三芯片和第四芯片与所述堆叠设置的第一芯片和第二芯片并排设置在所述基板上。
4.根据权利要求3所述的芯片组合，其特征在于，所述基板的与所述第一芯片的第一侧和第二侧对应的边缘的上表面设置有金手指。
5.根据权利要求4所述的芯片组合，其特征在于，所述焊盘对设置于所述第一芯片和所述第二芯片的上表面。
6.根据权利要求4所述的芯片组合，其特征在于，所述第一芯片和所述第二芯片上的所述焊盘对通过接合导线与所述金手指耦合。
7.根据权利要求1所述的芯片组合，其特征在于，位于所述第一芯片的第一侧的焊盘对通过电源排线与位于所述第一芯片的第二侧的焊盘对连接。
8.根据权利要求1所述的芯片组合，其特征在于，每个所述芯片组合包括堆叠设置的第一芯片和第二芯片，以及堆叠设置的第三芯片和第四芯片。
9.根据权利要求1所述的芯片组合，其特征在于，所述第一芯片包括外围逻辑控制电路和存储单元阵列，所述外围逻辑控制电路位于所述第一芯片的第一侧。
10.根据权利要求1所述的芯片组合，其特征在于，所述第一芯片的除所述第一参考电位焊盘与第二参考电位焊盘之外的其它信号焊盘设置于所述第一芯片的所述第一侧的边缘。
11.根据权利要求1所述的芯片组合，其特征在于，所述第一芯片的第一焊盘对的第一参考电位焊盘与所述第二芯片的第二焊盘对的第一参考电位焊盘位置相对应；所述第一芯片的第一焊盘对的第二参考电位焊盘与所述第二芯片的第二焊盘对的第二参考电位焊盘位置相对应。
12.一种芯片，其特征在于，所述芯片的第一侧的边缘上设置有包括第一参考电位焊盘和第二参考电位焊盘的第一焊盘对，所述芯片的第二侧的边缘上设置有包括第一参考电位焊盘和第二参考电位焊盘的第二焊盘对，所述第二焊盘对位于所述芯片的第二侧边缘的最外侧的两个相邻功能单元之间，且所述第二焊盘对的下边缘不低于所述两个相邻功能单元的下边缘；
所述芯片在自身所在的平面内旋转180度后，旋转后所述芯片的第一侧的焊盘对与旋转前所述芯片的第二侧的焊盘对位置相对应。
13.根据权利要求12所述的芯片，其特征在于，旋转后所述芯片的第一焊盘对的第一参考电位焊盘与旋转前所述芯片的第二焊盘对的第一参考电位焊盘位置相对应；旋转后所述芯片的第一焊盘对的第二参考电位焊盘与旋转前所述芯片的第二焊盘对的第二参考电位焊盘位置相对应。
14.根据权利要求12所述的芯片，其特征在于，所述芯片包括动态随机存储器芯片，所述芯片的功能单元包括存储单元阵列。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5390140A (en) * 1992-10-29 1995-02-14 Mitsubishi Denki Kabushiki Kaisha Signal output circuit operating stably and arrangement of power supply interconnection line therefor in semiconductor integrated circuit device
JP2006140466A (ja) * 2005-10-21 2006-06-01 Renesas Technology Corp 半導体記憶装置
US20150255381A1 (en) * 2014-03-06 2015-09-10 Samsung Electronics Co., Ltd. Semiconductor package
CN108010898A (zh) * 2017-11-02 2018-05-08 上海玮舟微电子科技有限公司 一种芯片封装结构
CN210640244U (zh) * 2019-11-26 2020-05-29 长鑫存储技术有限公司 芯片组合及芯片

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100384056B1 (ko) * 1999-06-03 2003-05-14 삼성전자주식회사 반도체 메모리 장치 및 그 장치의 데이터 출력버퍼
US6870273B2 (en) * 2002-04-29 2005-03-22 Pmc-Sierra, Inc. High speed I/O pad and pad/cell interconnection for flip chips
JP4921937B2 (ja) * 2006-11-24 2012-04-25 株式会社東芝 半導体集積回路
CN102437147B (zh) * 2011-12-09 2014-04-30 天水华天科技股份有限公司 密节距小焊盘铜线键合双ic芯片堆叠封装件及其制备方法
KR102398663B1 (ko) * 2015-07-09 2022-05-16 삼성전자주식회사 칩 패드, 재배선 테스트 패드 및 재배선 접속 패드를 포함하는 반도체 칩
CN206532776U (zh) * 2017-02-17 2017-09-29 成都芯锐科技有限公司 多芯片堆叠封装结构
CN108962881A (zh) * 2018-07-03 2018-12-07 华进半导体封装先导技术研发中心有限公司 堆叠封装结构

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5390140A (en) * 1992-10-29 1995-02-14 Mitsubishi Denki Kabushiki Kaisha Signal output circuit operating stably and arrangement of power supply interconnection line therefor in semiconductor integrated circuit device
JP2006140466A (ja) * 2005-10-21 2006-06-01 Renesas Technology Corp 半導体記憶装置
US20150255381A1 (en) * 2014-03-06 2015-09-10 Samsung Electronics Co., Ltd. Semiconductor package
CN108010898A (zh) * 2017-11-02 2018-05-08 上海玮舟微电子科技有限公司 一种芯片封装结构
CN210640244U (zh) * 2019-11-26 2020-05-29 长鑫存储技术有限公司 芯片组合及芯片

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