JPS63131584A - 切り込み型絶縁ゲ−ト静電誘導トランジスタの製造方法 - Google Patents
切り込み型絶縁ゲ−ト静電誘導トランジスタの製造方法Info
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- JPS63131584A JPS63131584A JP27675586A JP27675586A JPS63131584A JP S63131584 A JPS63131584 A JP S63131584A JP 27675586 A JP27675586 A JP 27675586A JP 27675586 A JP27675586 A JP 27675586A JP S63131584 A JPS63131584 A JP S63131584A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は高速スイッチングの行える切り込み型絶縁ゲ
ート静電誘導トランジスタ及び高速゛、低消費電力の切
り込み型絶縁ゲート静電誘導トランジスタ集積回路の製
造方法に関する。
ート静電誘導トランジスタ及び高速゛、低消費電力の切
り込み型絶縁ゲート静電誘導トランジスタ集積回路の製
造方法に関する。
（従来技術）
従来から高周波増幅や集積回路用に絶縁ゲート型トラン
ジスタが用いられているが、駆動能力が小さいという欠
点を有している。現在、このような絶縁ゲート型トラン
ジスタの欠点を克服し高速化を計る手段として、短チヤ
ネル化が積極的に進められており、本発明者の一人から
、絶縁ゲート静電誘導トランジスタ（例えば、特願昭５
２−１７５６号）や、切り込み型絶縁ゲート静電誘導ト
ランジスタ（例えば、特願昭５２−１３７０７号）が提
案されている。
ジスタが用いられているが、駆動能力が小さいという欠
点を有している。現在、このような絶縁ゲート型トラン
ジスタの欠点を克服し高速化を計る手段として、短チヤ
ネル化が積極的に進められており、本発明者の一人から
、絶縁ゲート静電誘導トランジスタ（例えば、特願昭５
２−１７５６号）や、切り込み型絶縁ゲート静電誘導ト
ランジスタ（例えば、特願昭５２−１３７０７号）が提
案されている。
絶縁ゲート静電誘導トランジスタはドレイン電界の効果
がソースにまで及ぶように設計され、半導体・絶縁膜界
面のみならず基板中をも電流が流れるために、不飽和型
電流電圧特性を有し、駆動能力が大きいなどの特徴を持
つ。特に、切り込み型絶縁ゲート静電誘導トランジスタ
はチャネルが半導体基板の深さ方向に形成されるために
、チャネル長やゲート長の制御性がよく、短チヤネル化
に適している。従って、駆動能力が大きくでき。
がソースにまで及ぶように設計され、半導体・絶縁膜界
面のみならず基板中をも電流が流れるために、不飽和型
電流電圧特性を有し、駆動能力が大きいなどの特徴を持
つ。特に、切り込み型絶縁ゲート静電誘導トランジスタ
はチャネルが半導体基板の深さ方向に形成されるために
、チャネル長やゲート長の制御性がよく、短チヤネル化
に適している。従って、駆動能力が大きくでき。
また、寄生容量も減らせるために高速トランジスタや高
速、低消費電力の集積回路として勝れた性能を発揮する
。
速、低消費電力の集積回路として勝れた性能を発揮する
。
この切り込み型絶縁ゲート静電誘導トランジスタの公知
の製造工程の一例を第４−を参照して説明する。
の製造工程の一例を第４−を参照して説明する。
第４図（ａ） ドレインとして使用する半導体基板
４１上にチャネルとなるエピタキシャル層４２を成長さ
せ、熱拡散もしくはイオン注入によりチャネル不純物を
導入した後、半導体基板主表面の一部に異方性プラズマ
エツチング等によりＵ字型溝を形成する。
４１上にチャネルとなるエピタキシャル層４２を成長さ
せ、熱拡散もしくはイオン注入によりチャネル不純物を
導入した後、半導体基板主表面の一部に異方性プラズマ
エツチング等によりＵ字型溝を形成する。
第４図（ｂ） 通常のフォトリソグラフィ技術と選択
酸化法を用いて、フィールド酸化膜４３を形成するとと
もに、半導体基板主表面の一部とＵ字型溝側壁の一部に
窓開けを行い、ゲート酸化膜４４を形成する。
酸化法を用いて、フィールド酸化膜４３を形成するとと
もに、半導体基板主表面の一部とＵ字型溝側壁の一部に
窓開けを行い、ゲート酸化膜４４を形成する。
第４図（ｃ） ゲート電極となる多結晶半導体４５を
堆積させ、通常のフォトリソグラフィ技術によってＵ字
型溝側壁のゲート酸化膜上に残るようにエツチングした
後、熱拡散やイオン注入によりソース領域４６を形成す
る。
堆積させ、通常のフォトリソグラフィ技術によってＵ字
型溝側壁のゲート酸化膜上に残るようにエツチングした
後、熱拡散やイオン注入によりソース領域４６を形成す
る。
第４図（ｄ） パッシベーション膜４７を堆積してコ
ンタクト孔を開け、ドレイン電極４１′、ゲート電極４
５′、およびソース電極４６′を形成する。
ンタクト孔を開け、ドレイン電極４１′、ゲート電極４
５′、およびソース電極４６′を形成する。
上記のドレイン領域４１、ソース領域４６の不純物密度
はそれぞれ１０１８〜１０”ＣＭ−’程度である。勿論
、導電型はＰ型でもＮ型でもよく、上記説明とは逆に４
１をソース領域、４６をドレイン領域としてもよい。チ
ャネル領域４２の不純物密度は１０１２〜１０”ａｍ−
”程度であり、その導電型は前記ドレイン領域及びソー
ス領域と同一でも反対でもよく、多層構造であってもよ
い。しかし、少なくともその動作領域の一部において、
ドレイン領域から拡がった空乏層がソース領域に到達し
なければならず、この要求を満たすようにその不純物密
度が、Ｕ字型溝の深さとともに決定される。
はそれぞれ１０１８〜１０”ＣＭ−’程度である。勿論
、導電型はＰ型でもＮ型でもよく、上記説明とは逆に４
１をソース領域、４６をドレイン領域としてもよい。チ
ャネル領域４２の不純物密度は１０１２〜１０”ａｍ−
”程度であり、その導電型は前記ドレイン領域及びソー
ス領域と同一でも反対でもよく、多層構造であってもよ
い。しかし、少なくともその動作領域の一部において、
ドレイン領域から拡がった空乏層がソース領域に到達し
なければならず、この要求を満たすようにその不純物密
度が、Ｕ字型溝の深さとともに決定される。
また、ゲート酸化膜４４の膜厚は１００〜１０００八程
度に設定され、ゲート電極には普通、多結晶シリコン等
が用いられ、１０００Ａ〜１μ璽程度に設定される。こ
の図に示したような従来の切り込み型絶縁ゲート静電誘
導トランジスタは本来半導体基板に対して深さ方向に形
成されるために、成膜の制度でトランジスタの寸法を制
御でき、短チャネルの高速トランジスタには非常に適し
ている。
度に設定され、ゲート電極には普通、多結晶シリコン等
が用いられ、１０００Ａ〜１μ璽程度に設定される。こ
の図に示したような従来の切り込み型絶縁ゲート静電誘
導トランジスタは本来半導体基板に対して深さ方向に形
成されるために、成膜の制度でトランジスタの寸法を制
御でき、短チャネルの高速トランジスタには非常に適し
ている。
（この発明が解決しようとする問題点）しかし、従来の
切り込み型絶縁ゲート静電誘導トランジスタの製造方法
では１通常のフォトリソグラフィ技術を用いているため
に、マスク合せのための余裕を必要とし、ゲート電極４
５をＵ字型溝の側壁にのみ形成することが難しかった。
切り込み型絶縁ゲート静電誘導トランジスタの製造方法
では１通常のフォトリソグラフィ技術を用いているため
に、マスク合せのための余裕を必要とし、ゲート電極４
５をＵ字型溝の側壁にのみ形成することが難しかった。
例えば、第５図に第４図の製造工程に対応する従来の切
り込み型絶縁ゲート静電誘導トランジスタの平面構造例
を示す、同図中の５１がＵ字型溝側壁、５２が選択酸化
による窓、５３が多結晶半導体のゲート電極であり、５
４及び５５がそれぞれドレイン・コンタクト孔及びゲー
ト・コンタクト孔、５６及び５７がそれぞれドレイン電
極及びゲート電極である。同図中のＢ−Ｂ’断面が第４
図（ｄ）に示されている。同図中のｌｂ及びｌｃが第４
図の工程（ｂ）及び（Ｃ）のフォトリソグラフィに対す
るマスク合せ余裕であり、通常０．１〜２μｍ程度に設
定される。
り込み型絶縁ゲート静電誘導トランジスタの平面構造例
を示す、同図中の５１がＵ字型溝側壁、５２が選択酸化
による窓、５３が多結晶半導体のゲート電極であり、５
４及び５５がそれぞれドレイン・コンタクト孔及びゲー
ト・コンタクト孔、５６及び５７がそれぞれドレイン電
極及びゲート電極である。同図中のＢ−Ｂ’断面が第４
図（ｄ）に示されている。同図中のｌｂ及びｌｃが第４
図の工程（ｂ）及び（Ｃ）のフォトリソグラフィに対す
るマスク合せ余裕であり、通常０．１〜２μｍ程度に設
定される。
マスク合せ余裕ｌｃが異なるトランジスタのドレイン電
流−ドレイン電圧特性の一例を第６図（ａ）〜（Ｃ）に
示す、この場合は、チャネル長約０．５μｍ、チャネル
不純物ドーズ量約１．５×１０”ｃｍ−”、ゲート酸化
膜厚約２５０八に設計されており、マスク合せ余裕ｌｃ
が（ａ）は０μｍ、（ｂ）、（ｃ）はそれぞれ１μｍ、
２μｍである。同図（ａ）の場合は不飽和型電流電圧特
性を示し、駆動能力も大きく、切り込み型絶縁ゲート静
電誘導トランジスタの特性がよく現われているが、歩止
まりが悪いという欠点を生じる。一方、同図（ｂ）（ｃ
）の場合には、マスク合せ余裕に相当する部分が平面型
トランジスタと同様の動作をするために、実効的なチャ
ネル長が長くなり駆動能力を劣化させる。
流−ドレイン電圧特性の一例を第６図（ａ）〜（Ｃ）に
示す、この場合は、チャネル長約０．５μｍ、チャネル
不純物ドーズ量約１．５×１０”ｃｍ−”、ゲート酸化
膜厚約２５０八に設計されており、マスク合せ余裕ｌｃ
が（ａ）は０μｍ、（ｂ）、（ｃ）はそれぞれ１μｍ、
２μｍである。同図（ａ）の場合は不飽和型電流電圧特
性を示し、駆動能力も大きく、切り込み型絶縁ゲート静
電誘導トランジスタの特性がよく現われているが、歩止
まりが悪いという欠点を生じる。一方、同図（ｂ）（ｃ
）の場合には、マスク合せ余裕に相当する部分が平面型
トランジスタと同様の動作をするために、実効的なチャ
ネル長が長くなり駆動能力を劣化させる。
この発明の目的は、前記の切り込み型絶縁ゲート静電誘
導トランジスタの製造方法の欠点を除き、Ｕ字型溝の側
壁にのみ自己整合的にゲート酸化膜及びゲート電極を形
成でき、再現性や信頼性を高めた切り込み型絶縁ゲート
静電誘導トランジスタの製造方法を得ようとするもので
ある。
導トランジスタの製造方法の欠点を除き、Ｕ字型溝の側
壁にのみ自己整合的にゲート酸化膜及びゲート電極を形
成でき、再現性や信頼性を高めた切り込み型絶縁ゲート
静電誘導トランジスタの製造方法を得ようとするもので
ある。
（問題を解決するための手段）
この発明の切り込み型絶縁ゲート静電誘導トランジスタ
およびその集積回路の製造方法においては、半導体基板
の一主表面にＵ字型溝を形成するための異方性エツチン
グ工程と、ゲート酸化膜を形成する工程と、前記Ｕ字型
溝の側壁にのみ自己整合的にゲート電極を残す工程と、
前記ゲート電極をマスク材として自己整合的にドレイン
領域及びソース領域を形成する工程を有することを特徴
とする。
およびその集積回路の製造方法においては、半導体基板
の一主表面にＵ字型溝を形成するための異方性エツチン
グ工程と、ゲート酸化膜を形成する工程と、前記Ｕ字型
溝の側壁にのみ自己整合的にゲート電極を残す工程と、
前記ゲート電極をマスク材として自己整合的にドレイン
領域及びソース領域を形成する工程を有することを特徴
とする。
その結果、マスク合せ工程等のバラツキに影響されるこ
となく、ゲート酸化膜及びゲート電極、さらにはソース
領域及びドレイン領域を形成することが出来る。
となく、ゲート酸化膜及びゲート電極、さらにはソース
領域及びドレイン領域を形成することが出来る。
（実施例）
以下この発明を実施例によって詳細に説明する。
第１図は、この発明の切り込み型絶縁ゲート静電誘導の
製造工程の一例を示す。
製造工程の一例を示す。
第１図（ａ） 半導体基板１１上にチャネルとなるエ
ピタキシャル層１２を成長させ、熱拡散もしくはイオン
注入によりチャネル不純物を導入した後、半導体基板主
表面の一部に異方性プラズマエツチング等によりＵ字型
溝を形成する。
ピタキシャル層１２を成長させ、熱拡散もしくはイオン
注入によりチャネル不純物を導入した後、半導体基板主
表面の一部に異方性プラズマエツチング等によりＵ字型
溝を形成する。
同図（ｂ） 選択酸化法を用いて、フィールド酸化膜
１３を形成するとともに、半導体基板主表面の素子領域
に窓開けを行い、ゲート酸化膜１４を形成する。
１３を形成するとともに、半導体基板主表面の素子領域
に窓開けを行い、ゲート酸化膜１４を形成する。
同図（Ｑ） ゲート電極となる多結晶半導体１５を堆
積させ、異方性プラズマエツチング等によってＵ字型溝
側壁にのみ自己整合的にゲート電極を形成した後、この
ゲート電極１５をマスクとして熱拡散やイオン注入によ
りドレイン領域１６及びソース領域１７を形成する。
積させ、異方性プラズマエツチング等によってＵ字型溝
側壁にのみ自己整合的にゲート電極を形成した後、この
ゲート電極１５をマスクとして熱拡散やイオン注入によ
りドレイン領域１６及びソース領域１７を形成する。
同１ｍ （ｄ） パッシベーション膜１８を堆積して
コンタクト孔を開け、ドレイン電極１６′及びソース電
極１７′を形成する。
コンタクト孔を開け、ドレイン電極１６′及びソース電
極１７′を形成する。
このとき、ドレイン領域１６．ソース領域１７の不純物
密度はそれぞれ１０１ａ〜１０”ａｍ−”程度である。
密度はそれぞれ１０１ａ〜１０”ａｍ−”程度である。
勿論、導電型はＰ型でもＮ型でもよく。
１６をソース領域、１７をドレイン領域としてもよい。
チャネル領域１２の不純物密度は１０１２〜１０”ａｍ
−’程度であり、その導電型は前記のドレイン領域１６
及びソース領域１７と同一でも反対でも差し支えなく、
多層構造になっていてもよい。
−’程度であり、その導電型は前記のドレイン領域１６
及びソース領域１７と同一でも反対でも差し支えなく、
多層構造になっていてもよい。
しかし、少なくともその作動領域の一部において、ドレ
イン領域から拡がった空乏層がソース領域に到達するよ
うにその不純物密度がＵ字型溝の深さとともに決定され
る。また、ゲート酸化膜１４の膜厚は１００〜１ 、０
００Ａ程度に、ゲート電極の膜厚はｌ。
イン領域から拡がった空乏層がソース領域に到達するよ
うにその不純物密度がＵ字型溝の深さとともに決定され
る。また、ゲート酸化膜１４の膜厚は１００〜１ 、０
００Ａ程度に、ゲート電極の膜厚はｌ。
０００八〜１μｍ程度に設定される。例えば、ゲート電
極として多結晶シリコンを用いることは非常に有効であ
り、０．０３τｏｒｒ−０、２Ｔｏｒｒ程度の圧力のＰ
Ｃｌ３プラズマエツチングによって異方性エツチングを
行うことが出来る。
極として多結晶シリコンを用いることは非常に有効であ
り、０．０３τｏｒｒ−０、２Ｔｏｒｒ程度の圧力のＰ
Ｃｌ３プラズマエツチングによって異方性エツチングを
行うことが出来る。
この製造工程によれば、素子の特性に最も影響を与える
ゲート酸化膜及びゲート電極をＵ字型溝側壁にのみ自己
整合的に形成できるため、再現性。
ゲート酸化膜及びゲート電極をＵ字型溝側壁にのみ自己
整合的に形成できるため、再現性。
信頼性よく、第６図（、）のような素子特性を持った切
り込み絶縁ゲート静電誘導トランジスタを得ることがで
きる。
り込み絶縁ゲート静電誘導トランジスタを得ることがで
きる。
第１図の製造工程に対応する切り込み型絶縁ゲート静電
誘導トランジスタの平面構造の一例を第２図に示す。同
図中、２１はＵ字型溝側壁、２２は素子領域となる選択
酸化による窓、２３は多結晶半導体のゲート酸化膜、２
４．２５及び２６はそれぞれドレイン・コンタクト孔、
ソース・コンタクト孔、及びゲート・コンタクト孔であ
り、２４′、２５′及び２６′がそれぞれドレイン電極
、ソース電極及びゲート電極である。同図中のＡ−Ａ’
断面が第１図（ｄ）に示されている。素子領域が全てＵ
字型溝の側壁に対して自己整合的に形成されているため
に再現性よく切り込み型絶縁ゲート静電誘導トランジス
タを製造出来る。
誘導トランジスタの平面構造の一例を第２図に示す。同
図中、２１はＵ字型溝側壁、２２は素子領域となる選択
酸化による窓、２３は多結晶半導体のゲート酸化膜、２
４．２５及び２６はそれぞれドレイン・コンタクト孔、
ソース・コンタクト孔、及びゲート・コンタクト孔であ
り、２４′、２５′及び２６′がそれぞれドレイン電極
、ソース電極及びゲート電極である。同図中のＡ−Ａ’
断面が第１図（ｄ）に示されている。素子領域が全てＵ
字型溝の側壁に対して自己整合的に形成されているため
に再現性よく切り込み型絶縁ゲート静電誘導トランジス
タを製造出来る。
この切り込み型絶縁ゲート静電誘導トランジスタを相補
型絶縁ゲート集積回路に応用した場合の１ゲートの断面
構造の一例を第３図に示す。同図中の３０は半導体基板
であり、その主表面の一部にＵ字型の溝が設けられてい
る。また３１はＮ０ドレイン領域、３２はＰ１ドレイン
領域、３３はＮ＋ソース領域、３４はＰ１ソース領域で
、それぞれ１０１ａ〜１０２１０２１ａ程度の不純物密
度を有する。
型絶縁ゲート集積回路に応用した場合の１ゲートの断面
構造の一例を第３図に示す。同図中の３０は半導体基板
であり、その主表面の一部にＵ字型の溝が設けられてい
る。また３１はＮ０ドレイン領域、３２はＰ１ドレイン
領域、３３はＮ＋ソース領域、３４はＰ１ソース領域で
、それぞれ１０１ａ〜１０２１０２１ａ程度の不純物密
度を有する。
３５はＰチャネル領域、３６はＮチャネル領域でそれぞ
れ１０１２〜１０”ａｎ−’程度の不純物密度を有し、
少なくともその動作領域の一部において前記ドレイン領
域から拡がった空乏層が前記ソース領域に到達するよう
にその不純物密度が前記Ｕ字型溝の深さとともに決定さ
れる。３７は酸化膜等のゲート絶縁膜で、１００〜１０
００Ａ程度の膜厚を有し、３７′はゲート電極、３８は
フィールド酸化膜である。また、３９はＰチャネルとＮ
チャネルを分離するためのＮ型埋込層である。ゲート電
極３７′が論理入力、ドレイン電極３１′、３２′が論
理出力であり、電源電圧はソース電極３３′と３４′と
の間に加えられる。
れ１０１２〜１０”ａｎ−’程度の不純物密度を有し、
少なくともその動作領域の一部において前記ドレイン領
域から拡がった空乏層が前記ソース領域に到達するよう
にその不純物密度が前記Ｕ字型溝の深さとともに決定さ
れる。３７は酸化膜等のゲート絶縁膜で、１００〜１０
００Ａ程度の膜厚を有し、３７′はゲート電極、３８は
フィールド酸化膜である。また、３９はＰチャネルとＮ
チャネルを分離するためのＮ型埋込層である。ゲート電
極３７′が論理入力、ドレイン電極３１′、３２′が論
理出力であり、電源電圧はソース電極３３′と３４′と
の間に加えられる。
このような集積回路においても、基板側の構造を除いて
は第１図に示した製造工程とほぼ同様に製造でき、再現
性、信頼性よく高速かつ低消費電力の相補型絶縁ゲート
集積回路を提供することができる。例えば、第３図に示
した相補型絶縁ゲート集積回路のリング発振器で９０ｐ
ｓｓｃの伝播遅延時間が６．８ｍＷの消費電力のときに
得られている。
は第１図に示した製造工程とほぼ同様に製造でき、再現
性、信頼性よく高速かつ低消費電力の相補型絶縁ゲート
集積回路を提供することができる。例えば、第３図に示
した相補型絶縁ゲート集積回路のリング発振器で９０ｐ
ｓｓｃの伝播遅延時間が６．８ｍＷの消費電力のときに
得られている。
（発明の効果）
上記のように、この発明によれば、従来の切り込み型絶
縁ゲート静電誘導トランジスタの製造工程の欠点を改良
し、Ｕ字型溝の側壁にのみ自己整合的にゲート酸化膜及
びゲート電極を形成することができ、したがって、高速
スイッチングの行える切り込み型絶縁ゲート静電誘導ト
ランジスタや高速・低消ＩＱ電力の切り払み型絶縁ゲー
ト静電誘導トランジスタ集積回路を再現性、信頼性よく
製造することができ、その工業的価値は極めて大きいも
のである。
縁ゲート静電誘導トランジスタの製造工程の欠点を改良
し、Ｕ字型溝の側壁にのみ自己整合的にゲート酸化膜及
びゲート電極を形成することができ、したがって、高速
スイッチングの行える切り込み型絶縁ゲート静電誘導ト
ランジスタや高速・低消ＩＱ電力の切り払み型絶縁ゲー
ト静電誘導トランジスタ集積回路を再現性、信頼性よく
製造することができ、その工業的価値は極めて大きいも
のである。
第１図はこの発明の切り込み型絶縁ゲート静電誘導トラ
ンジスタの製造方法の１実施例を示す製造工程の説明図
、第２図はこの発明の切り込み型絶縁ゲート静電誘導ト
ランジスタの平面構造を示す平面図、第３図はこの発明
の切り込み型絶縁ゲート静電誘導トランジスタ集積回路
の一実施例を示す断面図、第４図は従来の切り込み型絶
縁ゲート静電誘導トランジスタの製造方法の１例を示す
製造工程の説明図、第５図はその切り込み型絶縁ゲート
静電誘導トランジスタの平面構造を示す平面図、第６図
は従来の切り込み型絶縁ゲート静電誘導トランジスタの
ドレイン電流−ドレイン電圧特性の一例を示す特性図で
ある。 １１．３ｏ、４１：半導体基板 １２．３５．３６．４２：チャネル領域１３．３８．４
３：フィールド酸化膜 １４．３７．４４：ゲート絶縁膜 １５．２３．４５．５３：ゲート電極 １６．３１．３２．４１ニドレイン領域１６’ 、２４
’ 、４１’ 、５６ ニドレイン電極１７．３３．３
４．４６：ソース領域 １７’ 、２５’ 、４６’ ：ソース電極１８．４
７：パッシベーション膜 ２１．５１：Ｕ字型溝側壁 ２２．５２：素子領域窓 ３９：分離層 出願人代理人 弁理士 佐藤文男 第１図 七
ＩＩ 夕ｚ
ｌｌ ２：２ご
ＩＩ り＝エ 、１ 図
ンジスタの製造方法の１実施例を示す製造工程の説明図
、第２図はこの発明の切り込み型絶縁ゲート静電誘導ト
ランジスタの平面構造を示す平面図、第３図はこの発明
の切り込み型絶縁ゲート静電誘導トランジスタ集積回路
の一実施例を示す断面図、第４図は従来の切り込み型絶
縁ゲート静電誘導トランジスタの製造方法の１例を示す
製造工程の説明図、第５図はその切り込み型絶縁ゲート
静電誘導トランジスタの平面構造を示す平面図、第６図
は従来の切り込み型絶縁ゲート静電誘導トランジスタの
ドレイン電流−ドレイン電圧特性の一例を示す特性図で
ある。 １１．３ｏ、４１：半導体基板 １２．３５．３６．４２：チャネル領域１３．３８．４
３：フィールド酸化膜 １４．３７．４４：ゲート絶縁膜 １５．２３．４５．５３：ゲート電極 １６．３１．３２．４１ニドレイン領域１６’ 、２４
’ 、４１’ 、５６ ニドレイン電極１７．３３．３
４．４６：ソース領域 １７’ 、２５’ 、４６’ ：ソース電極１８．４
７：パッシベーション膜 ２１．５１：Ｕ字型溝側壁 ２２．５２：素子領域窓 ３９：分離層 出願人代理人 弁理士 佐藤文男 第１図 七
ＩＩ 夕ｚ
ｌｌ ２：２ご
ＩＩ り＝エ 、１ 図
Claims (1)
- 【特許請求の範囲】 １）半導体基板の一主表面にＵ字型溝を形成するための
異方性エッチング工程と、ゲート酸化膜を形成する工程
と、前記Ｕ字型溝の側壁にのみ自己整合的にゲート電極
を残す工程と、前記ゲート電極をマスク材として自己整
合的にドレイン領域及びソース領域を形成する工程を有
することを特徴とする切り込み型絶縁ゲート静電誘導ト
ランジスタの製造方法２）前記ゲート電極材として多結
晶シリコンを用い、該多結晶シリコンをＰＣｌ＿３異方
性プラズマエッチングによって前記Ｕ字型溝の側壁に自
己整合的に形成する工程を含んだことを特徴とする特許
請求の範囲第１項記載の切り込み型絶縁ゲート静電誘導
トランジスタの製造方法 ３）半導体基板上に多数の切り込み型絶縁ゲート静電誘
導トランジスタを前記の方法により集積形成することを
特徴とする特許請求の範囲第１項或いは第２項記載の切
り込み型絶縁ゲート静電誘導トランジスタの集積回路の
製造方法
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27675586A JPS63131584A (ja) | 1986-11-21 | 1986-11-21 | 切り込み型絶縁ゲ−ト静電誘導トランジスタの製造方法 |
| DE3752273T DE3752273T2 (de) | 1986-11-19 | 1987-11-10 | Statische Induktionstransistoren mit isoliertem Gatter in einer eingeschnittenen Stufe und Verfahren zu deren Herstellung |
| EP95114168A EP0690513B1 (en) | 1986-11-19 | 1987-11-10 | Step-cut insulated gate static induction transistors and method of manufacturing the same |
| DE3752215T DE3752215T2 (de) | 1986-11-19 | 1987-11-18 | Verfahren zur Herstellung der Statischen Induktionstransistoren mit isoliertem Gatter in einer eingeschnitteten Stufe |
| DE87310185T DE3789003T2 (de) | 1986-11-19 | 1987-11-18 | Statische Induktionstransistoren mit isoliertem Gatter in einer eingeschnittenen Stufe und Verfahren zu deren Herstellung. |
| EP93101675A EP0547030B1 (en) | 1986-11-19 | 1987-11-18 | Step-cut insulated gate static induction transistors and method of manufacturing the same |
| DE3752255T DE3752255T2 (de) | 1986-11-19 | 1987-11-18 | Statische Induktiontransistoren mit isoliertem Gatter in einer eingeschnittenen Stufe und Verfahren zu deren Herstellung |
| EP87310185A EP0268472B1 (en) | 1986-11-19 | 1987-11-18 | Step-cut insulated gate static induction transistors and method of manufacturing the same |
| EP92101661A EP0481965B1 (en) | 1986-11-19 | 1987-11-18 | Method of manufacturing step-cut insulated gate static induction transistors |
| US07/752,934 US5115287A (en) | 1986-11-19 | 1991-08-30 | Step-cut insulated gate static induction transistors and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27675586A JPS63131584A (ja) | 1986-11-21 | 1986-11-21 | 切り込み型絶縁ゲ−ト静電誘導トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63131584A true JPS63131584A (ja) | 1988-06-03 |
| JPH03793B2 JPH03793B2 (ja) | 1991-01-08 |
Family
ID=17573890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27675586A Granted JPS63131584A (ja) | 1986-11-19 | 1986-11-21 | 切り込み型絶縁ゲ−ト静電誘導トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63131584A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02226772A (ja) * | 1989-02-28 | 1990-09-10 | Shiyoudenriyoku Kosoku Tsushin Kenkyusho:Kk | 切り込み型絶縁ゲート静電誘導トランジスタ及びその製造方法 |
| JPH02226773A (ja) * | 1989-02-28 | 1990-09-10 | Shiyoudenriyoku Kosoku Tsushin Kenkyusho:Kk | 切り込み型絶縁ゲート静電誘導トランジスタ及びその製造方法 |
| JPH0492473A (ja) * | 1990-08-07 | 1992-03-25 | Semiconductor Energy Lab Co Ltd | 縦チャネル型絶縁ゲイト型電界効果半導体装置の作製方法 |
-
1986
- 1986-11-21 JP JP27675586A patent/JPS63131584A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02226772A (ja) * | 1989-02-28 | 1990-09-10 | Shiyoudenriyoku Kosoku Tsushin Kenkyusho:Kk | 切り込み型絶縁ゲート静電誘導トランジスタ及びその製造方法 |
| JPH02226773A (ja) * | 1989-02-28 | 1990-09-10 | Shiyoudenriyoku Kosoku Tsushin Kenkyusho:Kk | 切り込み型絶縁ゲート静電誘導トランジスタ及びその製造方法 |
| JPH0492473A (ja) * | 1990-08-07 | 1992-03-25 | Semiconductor Energy Lab Co Ltd | 縦チャネル型絶縁ゲイト型電界効果半導体装置の作製方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03793B2 (ja) | 1991-01-08 |
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