KR100518506B1 - 트랜치 게이트형 전력용 모스 소자 및 그 제조방법 - Google Patents

Abstract

본 발명은 트랜치 게이트형 전력용 모스 소자 및 그 제조방법에 관한 것으로서, 본 발명의 트랜치 게이트형 전력용 모스 소자는, 에피택셜층, 베이스영역 및 소오스영역이 형성된 반도체 기판 표면을 식각하여 트랜치를 형성하고, 트랜치 표면에 희생산화막을 형성한 후, 그 결과물 전면에 불순물을 주입함으로써 트랜치 바닥과 인접한 에피택셜층 내에 고농도 불순물층을 형성한다. 열산화공정을 통해 상기 트랜치 표면에 게이트산화막을 형성한다. 고농도 불순물층이 상기 트랜치 바닥과 인접하여 형성되어 있으므로 트랜치 바닥부에서 부분적으로 두꺼운 게이트 산화막이 형성된다. 따라서, 전계집중으로 인한 게이트-소오스 및 게이트-드레인 간의 절연내압이 감소되지 않으며, 커패시턴스가 감소되고, 축적 저항이 감소된다.

Description

트랜치 게이트형 전력용 모스 소자 및 그 제조방법{Trench gate power MOS device and fabricating method therefor}

본 발명은 전력용 소자 및 그 제조방법에 관한 것으로, 특히 트랜치 게이트형 MOSFET 및 그 제조방법에 관한 것이다.

일반적으로 사용되는 전력용 MOSFET은 바이폴라 트랜지스터에 비해, 첫째 높은 입력 임피던스를 가지기 때문에 게이트 구동 회로가 매우 간단하고, 둘째, 유니폴라(unipolar) 소자이기 때문에 소자가 턴-오프 되는 동안 소수캐리어에 의한 축적 또는 재결합에 의해 발생되는 시간지연이 없는 등의 장점을 가지고 있다. 따라서, 스위칭 모드 파우어 서플라이(switching mode power supply), 램프 발라스트(lamp ballast) 및 모터 구동회로에의 사용이 점차 확산되고 있는 추세에 있다.

이와 같은 전력용 MOSFET 으로는 통상, 플레너 확산(planar diffusion) 기술을 이용한 DMOSFET 구조가 사용되었으나, 최근에는, 반도체 기판을 소정깊이 식각하여 트랜치를 형성하고 그 내부를 게이트 도전층으로 매립하는 트랜치 게이트형의 MOSFET 구조가 연구되고 있다. 이 트랜치 게이트형의 MOSFET 은, 단위 면적당 셀 밀도를 증가시키고 소자간의 접합 전계효과트랜지스터(JFET) 저항을 감소시킴으로써, 고집적화와 더불어 낮은 소오스-드레인 온 저항(Rds(on))을 구현할 수 있는 장점이 있다.

도 1은 종래 기술에 따른 트렌치 게이트형 MOSFET을 도시한 단면도로서, 도면 참조부호 "10"은 고농도 N형의 기판을, "12"는 저농도 N형의 에피택셜층을, "14"는 P형의 베이스영역을, "16"은 고농도 N형의 소오스영역을, "20"은 게이트산화막을, "22"는 게이트 도전층을, "24"는 절연층을, "26"은 소오스전극을 각각 나타낸다.

도 2에 도시된 바와 같이 종래의 트랜치 게이트형 MOSFET은, 고농도 N형의 기판(10) 상에 저농도 N형의 에피택셜층(12)이 형성되어 있으며, 에피택셜층(12) 내에는 P형의 베이스영역(14)과 고농도 N형의 소오스영역(16)이 형성되어 있다. 소오스영역(16)과, 베이스영역(14) 및 에피택셜층(12) 표면에는 트랜치(t)가 형성되어 있으며, 트랜치(t) 내부에는 게이트산화막(20)을 개재하여 게이트 도전층(22)이 형성되어 있다. 게이트 도전층(22)을 절연시키는 절연층(24)이 게이트 도전층(22) 상에 형성되어 있으며, 상기 절연층(24) 상에는 베이스영역(14) 및 소오스영역(16)과 전기적으로 접속되는 소오스전극(26)이 형성되어 있다.

이와 같은 종래의 트랜치 게이트형 MOSFET은, 그 제조방법이나 구조로부터 다음과 같은 문제점이 발생된다.

첫째, 트랜치(t) 바닥의 모서리부(e)에서 게이트산화막(20)이 얇게 형성되는 게이트 산화막 얇음(gate oxide thinning) 현상이 발생된다. 이는, 게이트 도전층(22)과 에피택셜층(12) 사이의 누설전류 경로로써 작용하여, 게이트-소오스 및 게이트-드레인 간의 절연내압을 감소시키는 요인이 된다.

둘째, 소자 도통시 게이트 도전층(22)에 인가되는 전압에 의해, 트랜치 바닥부와 인접한 에피택셜층(12) 내에는 약 0.2∼0.3㎛ 정도의 좁은 축적층(accumulation layer)이 형성된다. 이와 같이, 폭이 좁은 축적층을 통해 제한적으로 전류가 흐르게 되므로, 축적 저항이 발생된다.

셋째, 플레너형 MOSFET에 비해 커패시턴스가 크다. 이는, 트랜치 게이트형의 MOSFET에서 커패시터를 구성하는 게이트 산화막의 면적이 플레너형의 MOSFET에 비해 크기 때문이다. 따라서, 스위칭 시간 지연에 의한 전력 손실이 발생된다.

본 발명이 이루고자 하는 기술적 과제는, 게이트-소오스 및 게이트-드레인 간의 절연내압을 향상시키고, 전류 경로 상의 축적 저항을 감소시키며, 게이트산화막에 의한 커패시턴스를 감소시킬 수 있는 트랜치 게이트형 전력용 모스 소자를 제공하는 것이다.

본 발명이 이루고자 하는 다른 기술적 과제는, 상기 전력용 모스 소자를 제조하는데 적합한 제조방법을 제공하는 것이다.

상기 과제를 이루기 위한 본 발명에 따른 트랜치 게이트형 전력용 모스 소자는, 제1 도전형의 반도체 기판과, 상기 기판 상에 형성된 제1 도전형의 에피택셜층, 상기 에피택셜층 내에 형성된 제2 도전형의 베이스영역 및 상기 베이스영역 내에 형성된 고농도 제1 도전형의 소오스영역을 구비한다. 또한, 상기 소오스영역과 베이스영역을 관통하여 형성되고, 상기 기판 표면에 소정깊이로 형성된 트랜치와, 상기 트랜치 바닥부와 인접한 상기 에피택셜층 내에 형성되고, 상기 에피택셜층보다 고농도 제1 도전형의 불순물이 주입되어 형성된 불순물층과, 상기 트랜치 표면에 형성되고, 트랜치 측벽부에서보다 바닥부에서 더 두껍게 형성된 게이트 절연막 및 상기 게이트 절연막 상에, 상기 트랜치를 매립하도록 형성된 게이트 도전층을 구비한다.

상기 다른 과제를 달성하기 위한 본 발명에 따른 트랜치 게이트형 전력용 모스 소자 제조방법에 따르면, 제1 도전형의 반도체 기판 상에 제1 도전형의 에피택셜층을 형성하고, 상기 에피택셜층 내에, 제2 도전형의 불순물을 선택적으로 주입하여 소정깊이를 갖는 베이스영역을 형성한 후, 기판과 반대되는 면의 상기 베이스영역 표면에, 고농도 제1 도전형의 소오스영역을 형성한다. 다음, 소오스영역이 형성된 상기 기판 표면을 선택적으로 식각하여, 상기 소오스영역과 베이스영역을 관통하는 트랜치를 형성하고, 상기 트랜치 바닥부와 인접한 상기 에피택셜층 내에 제1 도전형의 불순물을 상기 기판보다 고농도로 주입하여 불순물층을 형성한 다음, 상기 트랜치 표면에 게이트 절연막을 형성하고, 상기 트랜치를 매립하는 게이트 도전층을 형성한다.

상기 트랜치는, 소오스영역이 형성된 상기 결과물 상에 마스크층을 형성한 후, 상기 마스크층을 식각 마스크로 이용하여 상기 소오스영역과 베이스영역을 선택적으로 식각함으로써 형성할 수 있으며, 상기 마스크층은 0.4㎛∼0.6㎛의 두께를 갖는 불순물이 도우프되지 않은 실리콘 산화막으로 형성할 수 있다.

상기 트랜치는 또한, 반응성 이온 식각(Reactive Ion Etching)을 이용하여, 2㎛∼5㎛ 정도의 깊이로 형성할 수 있다.

상기 불순물층은, 상기 트랜치 표면에 900Å∼1100Å의 두께를 갖는 희생산화막을 형성하고, 희생산화막이 형성된 결과물 전면에 제1 도전형의 불순물을 고농도로 주입하여 형성할 수 있다. 이 경우, 상기 게이트 산화막 형성 전, 상기 마스크층과 희생산화막이 제거된다.

이와 같이, 트랜치 바닥면과 인접한 에피택셜층 내에 고농도 불순물층이 형성되므로, 게이트산화막이 트랜치 모서리부에서 부분적으로 두껍게 형성된다. 따라서, 전계집중으로 인한 게이트-소오스 및 게이트-드레인 간의 절연내압이 감소되지 않으며, 게이트 산화막으로 인한 커패시턴스가 감소되어 스위칭 시간 지연으로 인한 전력 손실이 감소되고, 축적 저항이 감소된다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록함과 동시에, 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 이하에서 개시되는 실시예에서 어느 한 막이 다른 막 또는 기판위에 존재하는 것으로 지칭될 때, 다른 막 또는 기판 바로 위에 있을 수도 있고, 층간막이 존재할 수도 있음을 밝혀둔다.

도 2는 본 발명의 일 실시예에 따른 트랜치 게이트형 MOSFET을 설명하기 위해 도시한 단면도이다.

도면 참조부호 "50"은 제1 도전형의 기판을, "52"는 제1 도전형의 에피택셜층을, "54"는 제2 도전형의 베이스영역을, "56"은 제1 도전형의 소오스영역을, "59"는 불순물영역을, "60"은 게이트산화막을, "62"는 게이트 도전층을, "64"는 절연층을, "66"은 소오스전극을, "T"는 트랜치를 각각 나타낸다.

도 2를 참조하면, 고농도 제1 도전형, 예컨대 N형(N⁺)의 기판(50) 상에, 저농도 N형(N^-)의 에피택셜층(52)이 형성되어 있으며, 상기 에피택셜층(52) 내에는 저농도 제2 도전형, 예컨대 P형의 베이스영역(54)이 형성되어 있으며, 상기 베이스영역(54) 내에는, 고농도 P형(P⁺)의 소오스영역(56)이 형성되어 있다. 상기 에피택셜층(52) 일 표면에 소정깊이로 트랜치(T)가 형성되어 있으며, 상기 트랜치(T) 바닥면과 인접한 에피택셜층(52) 내에는 제1 도전형의 불순물영역(59)이 고농도로 형성되어 있다. 또한, 상기 트랜치(T)의 표면에는 게이트 산화막(60)이 형성되어 있으며, 상기 게이트 산화막(60) 상에는 상기 트랜치(T) 일부를 매립하는 게이트 도전층(62)이 형성되어 있다. 상기 게이트 도전층(62) 상에는 상기 게이트 도전층(62)을 절연시키기 위한 층간절연층(64)이 형성되어 있으며, 상기 층간절연층(64) 상에, 상기 소오스영역(56) 및 베이스영역(54)과 전기적으로 접속되는 소오스 배선층(66)이 형성되어 있다.

본 발명에 따른 상기 게이트 산화막(60)은 도시된 바와 같이, 트랜치(T) 측벽부에서보다 바닥면에서 더 두껍게 형성되어 있으므로, 게이트-소오스 및 게이트-드레인 간의 절연내압이 감소되지 않는다. 일반적으로 알려진 바와 같이, 커패시턴스는 도전층의 표면적에 비례하고 유전체막의 두께에 반비례한다(C=εA/d,C:커패시턴스, A:도전층 표면적, d:유전체막 두께). 따라서, 상기와 같이, 동일한 트랜치(T) 표면적 하에서 게이트 산화막의 두께가 두꺼워지게 되면, 게이트 산화막에 의해 나타나는 커패시턴스가 감소된다. 뿐만 아니라, 별도의 고농도 불순물층(59)이 종래의 축적층과 달리, 넓은 폭을 갖도록 형성되기 때문에 축적 저항이 감소된다.

계속해서, 도 3a 내지 도 3d를 참조하여 본 발명의 일 실시예에 따른 상기 트랜치 게이트형 MOSFET 제조방법을 설명한다. 도 3a 내지 도 3d에 있어서, 도 2에서와 동일한 참조부호는 동일 부재를 나타낸다.

도 3a에 도시된 바와 같이, 고농도 제1 도전형, 예컨대 N형의 반도체 기판(50) 상에, 저농도 N형의 에피택셜층(52)을 형성하고, 상기 에피택셜층(52) 내에 제2 도전형, 예컨대 보론(B)과 같은 P형의 불순물을 주입하여, 기판과 반대되는 면의 상기 에피택셜층 표면에 소정깊이를 갖는 베이스영역(54)을 형성한다. 다음, 상기 베이스영역(54) 내에 제1 도전형의 불순물, 예컨대 인(P)과 같은 N형의 불순물을 선택적으로 주입한 다음 어닐링함으로써, 상기 베이스영역(54) 표면에 고농도 제1 도전형의 소오스영역(56)을 형성한다.

소오스영역(56)이 형성된 상기 결과물 상에 절연물, 예컨대 불순물이 도우프되지 않은 산화물(UnDoped Oxide, UDO)을 증착한 다음 패터닝하여 마스크층(57)을 형성하고, 이를 식각마스크로 이용한 트랜치 식각공정을 통해, 상기 소오스영역(56)과 베이스영역(54)을 관통하는 트랜치(T)를 형성한다.

여기서, 상기 마스크층(57)은 상기 트랜치(T) 형성을 위한 마스크로서 뿐만 아니라 이후의 이온주입 공정에서도 마스크역할을 할 수 있는 두께, 예를 들어 0.4㎛∼0.6㎛의 두께로 형성하는 것이 바람직하며, 더욱 바람직하게는, 0.5㎛ 정도의 두께로 형성한다. 상기 트랜치(T)는 또한, 예컨대 반응성 이온 식각(Reactive Ion Etching)을 이용하여 2㎛∼5㎛ 정도의 깊이로 형성하는 것이 바람직하다.

도 3b를 참조하면, 트랜치(T)가 형성된 결과물에 대한 희생산화공정을 수행하여 900Å∼1100Å의 두께, 바람직하게는 약 1000Å 정도의 희생산화막(58)을 형성하고, 그 결과물 전면에, 예컨대 제1 도전형의 불순물을 고농도로 주입하여 트랜치(T)의 바닥부에 불순물층(59)을 형성한다.

이때, 상기 트랜치(T)를 형성하기 위한 마스크층(57)이 제거되지 않은 상태이므로, 별도의 이온주입 마스크를 형성하지 않더라도 소오스영역(56)과 베이스영역(54) 표면은 상기 불순물 주입으로부터 차단되고, 트랜치(T) 바닥부분과 인접한 에피택셜층(52) 내에만 불순물층(59)이 형성된다.

상기 불순물층(59)은, 트랜치(T) 바닥부와 인접한 에피택셜층(52) 내의 축적 저항을 충분히 감소시킬 수 있는 농도와 깊이 즉, 상기 트랜치(T)와 인접한 베이스영역(54) 내에 형성되는 채널영역을 통해 흐르는 전류가 제한되지 않을 정도의 충분한 농도와 충분한 깊이로 형성하는 것이 바람직하다.

상기 희생산화공정은 공지된 바와 같이, 트랜치 식각공정으로 손상된 트랜치 표면을 회복시키는 역할을 한다.

도 3c를 참조하면, 불순물층(59)이 형성된 상기 결과물 상에 게이트 산화막(60)을 예컨대 열 산화법(thermal oxidation)에 의해 형성한다. 열산화법에 의해 형성된 상기 게이트 산화막(60)은 트랜치(T)의 측벽부보다 바닥부에서 더 두껍게 형성된다. 이는, 트랜치(T) 바닥부와 인접한 부분이 고농도의 불순물로 도우핑되어 있어 산화막 성장률이 약 30%∼40% 정도 빠르기 때문이다.

도 3d를 참조하면, 게이트 산화막(60)이 형성된 결과물 상에 도전층, 예컨대 불순물이 도우프된 폴리실리콘층을 형성한 다음 패터닝하여 상기 트랜치(T)를 매립하는 게이트 도전층(62)을 형성한다. 계속해서, 상기 결과물 전면에 절연물을 증착한 다음 패터닝하여 상기 게이트 도전층(62)을 절연시키는 층간절연층(64)을 형성하고, 그 결과물 전면에 도전물, 예컨대 금속을 증착한 다음 패터닝하여, 상기 소오스영역(56) 및 베이스영역(54)과 전기적으로 접속되는 소오스 배선층(66)을 형성한다.

상술한 바와 같이 본 발명에 따르면, 트랜치(T) 바닥과 인접한 에피택셜층(52) 내에 고농도 불순물층(59)이 형성되므로, 게이트산화막이 트랜치(T) 모서리부에서 부분적으로 두껍게 형성된다. 따라서, 전계집중으로 인한 게이트-소오스 및 게이트-드레인 간의 절연내압이 감소되지 않으며, 게이트 산화막으로 인한 커패시턴스가 감소되어 스위칭 시간 지연으로 인한 전력 손실이 감소된다. 뿐만 아니라, 소정깊이를 갖는 고농도 불순물층을 전류 경로에 임의로 형성하여 주기 때문에 축적 저항이 감소되므로 소자의 도통 특성이 향상된다.

도 1은 종래 기술에 따른 트렌치 게이트형 MOSFET을 도시한 단면도이다.

도 2는 본 발명의 일 실시예에 따른 트랜치 게이트형 MOSFET을 설명하기 위해 도시한 단면도이다.

도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 트랜치 게이트형 MOSFET 제조방법을 설명하기 위해 도시한 단면도들이다.

Claims (9)

1. 제1 도전형의 반도체 기판;

   상기 기판 상에 형성된 제1 도전형의 에피택셜층;

   상기 에피택셜층 내에 형성된 제2 도전형의 베이스영역;

   상기 베이스영역 내에 형성된 고농도 제1 도전형의 소오스영역;

   상기 소오스영역과 베이스영역을 관통하여 형성되고, 상기 기판 표면에 소정깊이로 형성된 트랜치;

   상기 트랜치 바닥부와 인접한 상기 에피택셜층 내에 형성되고, 제1 도전형의 불순물이 상기 에피택셜층보다 고농도로 주입되어 형성된 불순물층;

   상기 트랜치 표면에 형성되며, 상기 트랜치의 측벽부보다 바닥부에 더 두껍게 형성된 게이트 절연막; 및

   상기 게이트 절연막 상에, 상기 트랜치를 매립하도록 형성된 게이트 도전층을 구비하는 것을 특징으로 하는 트랜치 게이트형 전력용 모스 소자.
2. 제1 도전형의 반도체 기판 상에 제1 도전형의 에피택셜층을 형성하는 단계;

   상기 에피택셜층 내에, 제2 도전형의 불순물을 선택적으로 주입하여 소정깊이를 갖는 베이스영역을 형성하는 단계;

   기판과 반대되는 면의 상기 베이스영역 표면에, 고농도 제1 도전형의 소오스영역을 형성하는 단계;

   소오스영역이 형성된 상기 기판 표면을 선택적으로 식각하여, 상기 소오스영역과 베이스영역을 관통하는 트랜치를 형성하는 단계;

   상기 트랜치 바닥부와 인접한 상기 에피택셜층 내에 제1 도전형의 불순물을 상기 기판보다 고농도로 주입하여 불순물층을 형성하는 단계;

   상기 트랜치 표면에 게이트 절연막을 형성하며, 이 때 상기 게이트 절연막을 상기 트렌치의 측벽부보다 바닥부에 더 두껍게 형성하는 단계; 및

   게이트 절연막이 형성된 결과물 상에 도전층을 형성한 다음 패터닝하여, 상기 트랜치를 매립하는 게이트 도전층을 형성하는 단계를 구비하는 것을 특징으로 하는 트랜치 게이트형 전력용 모스 소자 제조방법.
3. 제2항에 있어서, 트랜치를 형성하는 상기 단계는,

   소오스영역이 형성된 상기 결과물 상에 마스크층을 형성하는 단계; 및

   상기 마스크층을 식각 마스크로 이용하여 상기 소오스영역과 베이스영역을 선택적으로 식각하는 단계를 구비하는 것을 특징으로 하는 트랜치 게이트형 전력용 모스 소자 제조방법.
4. 제3항에 있어서, 상기 마스크층은 불순물이 도우프되지 않은 실리콘 산화물로 형성하는 것을 특징으로 하는 트랜치 게이트형 전력용 모스 소자 제조방법.
5. 제3항에 있어서, 상기 마스크층은 0.4㎛∼0.6㎛의 두께로 형성하는 것을 특징으로 하는 트랜치 게이트형 전력용 모스 소자 제조방법.
6. 제2항에 있어서, 상기 트랜치는 반응성 이온 식각(Reactive Ion Etching)을 이용하여 2㎛∼5㎛ 정도의 깊이로 형성하는 것을 특징으로 하는 트랜치 게이트형 전력용 모스 소자 제조방법.
7. 제2항에 있어서, 불순물층을 형성하는 상기 단계는,

   상기 트랜치 표면에 희생산화막을 형성하는 단계;

   희생산화막이 형성된 결과물 전면에 제1 도전형의 불순물을 고농도로 주입하는 단계를 구비하는 것을 특징으로 하는 트랜치 게이트형 전력용 모스 소자 제조방법.
8. 제7항에 있어서, 상기 희생산화막은 900Å∼1100Å의 두께로 형성하는 것을 특징으로 하는 트랜치 게이트형 전력용 모스 소자.
9. 제7항에 있어서, 게이트 산화막을 형성하는 상기 단계 전,

   상기 마스크층과 희생산화막을 제거하는 단계를 더 구비하는 것을 특징으로 하는 트랜치 게이트형 전력용 모스 소자.