JPS62159905A - 半導体差動増幅器 - Google Patents
半導体差動増幅器Info
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- JPS62159905A JPS62159905A JP61002579A JP257986A JPS62159905A JP S62159905 A JPS62159905 A JP S62159905A JP 61002579 A JP61002579 A JP 61002579A JP 257986 A JP257986 A JP 257986A JP S62159905 A JPS62159905 A JP S62159905A
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- JP
- Japan
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- potential
- differential amplifier
- mos transistors
- gate
- input
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45112—Indexing scheme relating to differential amplifiers the biasing of the differential amplifier being controlled from the input or the output signal
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体差動増幅器に関するものである。
第２図は従来の半導体差動増幅器を示す図である。図に
おいて、Ｑｌ、Ｑ２は゛ゲート幅とゲート長がそれぞれ
等しい負荷用ＰチャネルＭＯＳトランジスタ、Ｑ３．Ｑ
４はゲート幅とゲート長がそれぞれ等しい駆動用Ｎチャ
ネルＭＯＳトランジスタ、Ｄ、Ｄは入力端子対である。
おいて、Ｑｌ、Ｑ２は゛ゲート幅とゲート長がそれぞれ
等しい負荷用ＰチャネルＭＯＳトランジスタ、Ｑ３．Ｑ
４はゲート幅とゲート長がそれぞれ等しい駆動用Ｎチャ
ネルＭＯＳトランジスタ、Ｄ、Ｄは入力端子対である。
また、ＮはトランジスタＱ１と０３のドレインの接続ノ
ード、π゛■はトランジスタＱ２とＱ４のドレインの接
続ノード、即ち本差動増幅器の出力端子、Ｑ５はパワー
カット用ＮチャネルＭＯＳトランジスタ、ＳＲはパワー
カット用内部信号、Ｖｃｃは電源電位、ＧＮＤは接地電
位である。
ード、π゛■はトランジスタＱ２とＱ４のドレインの接
続ノード、即ち本差動増幅器の出力端子、Ｑ５はパワー
カット用ＮチャネルＭＯＳトランジスタ、ＳＲはパワー
カット用内部信号、Ｖｃｃは電源電位、ＧＮＤは接地電
位である。
次に動作について説明する。
いま、パワーカット用内部信号ＳＥが“Ｈルベルでトラ
ンジスタＱ５が導通状態となり、差動増幅器が活性化さ
れているとする。
ンジスタＱ５が導通状態となり、差動増幅器が活性化さ
れているとする。
このような状態において、トランジスタＱ１はゲートと
ドレインが共通であるため、入力端子りの電位の変化に
対して、ＹノードＮの電位の変化は比較的小さい。ノー
ドＮ゛はトランジスタＱ２Ｑゲート入力ともなっている
ので、゛入力端子りと丁の電位が等しいならば出力π下
はノードＮと同電位となる。この時、入力端子り、 Ｄ
の電位及びトランジスタＱ１ないしＱ４のサイズを、ト
ランジスタＱ２と０４が５極管領域で平衡状態になる様
設定してお（。この状態において入力端子りと■との間
にわずかな電位差が生じたとすると、トランジスタＱ２
とＱ４の平衡状態がくずれ、このため出力「下の電位は
大きく変化する。
ドレインが共通であるため、入力端子りの電位の変化に
対して、ＹノードＮの電位の変化は比較的小さい。ノー
ドＮ゛はトランジスタＱ２Ｑゲート入力ともなっている
ので、゛入力端子りと丁の電位が等しいならば出力π下
はノードＮと同電位となる。この時、入力端子り、 Ｄ
の電位及びトランジスタＱ１ないしＱ４のサイズを、ト
ランジスタＱ２と０４が５極管領域で平衡状態になる様
設定してお（。この状態において入力端子りと■との間
にわずかな電位差が生じたとすると、トランジスタＱ２
とＱ４の平衡状態がくずれ、このため出力「下の電位は
大きく変化する。
またパワーカット用内部信号ＳＥがＬ”レベルとなり、
トランジスタＱ５がオフすると、トランジスタＱ１から
Ｑ３へ、又トランジスタＱ２からＱ４への貫通電流が無
くなり、バリーカットとなる。
トランジスタＱ５がオフすると、トランジスタＱ１から
Ｑ３へ、又トランジスタＱ２からＱ４への貫通電流が無
くなり、バリーカットとなる。
従来の半導体差動増幅器は、入力端子対り、 Ｄの電位
差をＮチャネルＭＯＳトランジスタのみで受けているた
め、第２図のノードＮ又は出力ＲＤの電位をＶｃｃ側へ
引き上げる能力が小さく、従って端子りと下のごく微小
な電位差に対しては、あまり感度が上がらないという問
題があった。
差をＮチャネルＭＯＳトランジスタのみで受けているた
め、第２図のノードＮ又は出力ＲＤの電位をＶｃｃ側へ
引き上げる能力が小さく、従って端子りと下のごく微小
な電位差に対しては、あまり感度が上がらないという問
題があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、負荷用トランジスタと駆動用トランジスタ
のドレインの接続ノード（ノードＮ又は出力ＲＤ）の電
位をＶｃｃ側に引き上げる能力を増加させることによっ
て、高感度の半導体差動増幅器を得ることを目的とする
。
れたもので、負荷用トランジスタと駆動用トランジスタ
のドレインの接続ノード（ノードＮ又は出力ＲＤ）の電
位をＶｃｃ側に引き上げる能力を増加させることによっ
て、高感度の半導体差動増幅器を得ることを目的とする
。
この発明に係る半導体差動増幅器は、そのソースが電源
電圧に、ドレインが第１導電型の負荷用トランジスタと
第２導電型の駆動用トランジスタのドレインの接続ノー
ドに、ゲートがそれぞれ一対の入力端子に接続された２
個の第１導電型のＭＯＳトランジスタを設けたものであ
る。
電圧に、ドレインが第１導電型の負荷用トランジスタと
第２導電型の駆動用トランジスタのドレインの接続ノー
ドに、ゲートがそれぞれ一対の入力端子に接続された２
個の第１導電型のＭＯＳトランジスタを設けたものであ
る。
この発明においては、新たに挿入された第１導電型のＭ
ＯＳトランジスタが、ゲート入力となっている入力端子
対の一方が比較的低電位になると、より導通状態となり
、ドレインの電位を上昇させ、それによって゛出力側の
第１．第２の導電型のトランジスタ対のアンバランスが
増大し、出力電位の変動がより大きくなる。
ＯＳトランジスタが、ゲート入力となっている入力端子
対の一方が比較的低電位になると、より導通状態となり
、ドレインの電位を上昇させ、それによって゛出力側の
第１．第２の導電型のトランジスタ対のアンバランスが
増大し、出力電位の変動がより大きくなる。
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例による半導体差動増幅器の回路図
であり、第２図と同一符号は同一部分を示す。図におい
て、Ｑ６．Ｑ７はゲート幅とゲート長がそれぞれ等しい
ＰチャネルＭＯ３トランジスタであり、トランジスタＱ
６は端子が電源電圧ｖｃＣ及びノードＮに接続されニゲ
ートは一方の入力端子りに接続されている。またトラン
ジスタＱ７は端子が電源電圧Ｖ’ｃｃ及び出力端子■下
に接続され、ゲートは他方の入力端子方に接続されてい
る。
図は本発明の一実施例による半導体差動増幅器の回路図
であり、第２図と同一符号は同一部分を示す。図におい
て、Ｑ６．Ｑ７はゲート幅とゲート長がそれぞれ等しい
ＰチャネルＭＯ３トランジスタであり、トランジスタＱ
６は端子が電源電圧ｖｃＣ及びノードＮに接続されニゲ
ートは一方の入力端子りに接続されている。またトラン
ジスタＱ７は端子が電源電圧Ｖ’ｃｃ及び出力端子■下
に接続され、ゲートは他方の入力端子方に接続されてい
る。
次に動作について説明する。
新たに接続した２つのＰチャネルＭＯ３トランジスタＱ
６及びＱ７は左右対称に設けられているので、入力端子
りと石が同電位の時にノードＮと出力π１が同電位であ
ることは従来と同様である。
６及びＱ７は左右対称に設けられているので、入力端子
りと石が同電位の時にノードＮと出力π１が同電位であ
ることは従来と同様である。
今、入力端子りと石との間にわずかな電位差が生じたと
する。トランジスタＱ６は端子りの電位が下降すれば寄
りオンし、上昇すればよりオフする。よって、ノードＮ
１即ちトランジスタＱ２のゲートの電位に対して変動を
増大させる効果を持つ。また端子−Ｄ−１即ちトランジ
スタＱ７のゲート電位の変化の向きも、トランジスタＱ
２のゲート電位の変動の向きと同じなので、出力π下の
電位の変動は、トランジスタＱ６．Ｑ７のいずれによっ
ても増大することになる。
する。トランジスタＱ６は端子りの電位が下降すれば寄
りオンし、上昇すればよりオフする。よって、ノードＮ
１即ちトランジスタＱ２のゲートの電位に対して変動を
増大させる効果を持つ。また端子−Ｄ−１即ちトランジ
スタＱ７のゲート電位の変化の向きも、トランジスタＱ
２のゲート電位の変動の向きと同じなので、出力π下の
電位の変動は、トランジスタＱ６．Ｑ７のいずれによっ
ても増大することになる。
第３図は従来技術及び本実施例による半導体差動増幅器
の入出力伝達特性を示す図である。図中、破線が従来、
実線が本実施例の特性である。図において、ＶＤ、ＶＵ
及びｖＴｒ５はそれぞれり、 Ｄ及びπ下の電位を示す
。但し、トランジスタのゲート長り及びゲート幅Ｗは、
トランジスタＱｌ。
の入出力伝達特性を示す図である。図中、破線が従来、
実線が本実施例の特性である。図において、ＶＤ、ＶＵ
及びｖＴｒ５はそれぞれり、 Ｄ及びπ下の電位を示す
。但し、トランジスタのゲート長り及びゲート幅Ｗは、
トランジスタＱｌ。
Ｑ２が共にＬ＝ ２．０４ｍ、 Ｗ＝ ２５．０ 、ｌ
ｊｍ、 ｌ−ランジスタＱ３．Ｑ４が共にＬ＝ １．
５．ｃｒｍ、 Ｗ＝ ６．０ｐｍ、トランジスタＱ６．
Ｑ７が共にＬ＝２．０ｐｍ、Ｗ＝２０．０／１ｍとして
いる。例えばＶＤ＝３．３ｖのとき、７丁が３．８ｖか
ら３．７ｖに変動すると、出力電位ＶＲＤ の変動量は
従来は０．３５ｖであるのに対し、本実施例では０．６
ｖとなり、増幅率が約７０％向上していることがわかる
。
ｊｍ、 ｌ−ランジスタＱ３．Ｑ４が共にＬ＝ １．
５．ｃｒｍ、 Ｗ＝ ６．０ｐｍ、トランジスタＱ６．
Ｑ７が共にＬ＝２．０ｐｍ、Ｗ＝２０．０／１ｍとして
いる。例えばＶＤ＝３．３ｖのとき、７丁が３．８ｖか
ら３．７ｖに変動すると、出力電位ＶＲＤ の変動量は
従来は０．３５ｖであるのに対し、本実施例では０．６
ｖとなり、増幅率が約７０％向上していることがわかる
。
ところで従来、差動増幅器の感度を高める方法の１つと
して差動増幅器を２段構成にすることがあった。第４図
にその構成を示す。ＳＡＩないしＳＡ３は、第１〜第３
の差動増幅部を表している。
して差動増幅器を２段構成にすることがあった。第４図
にその構成を示す。ＳＡＩないしＳＡ３は、第１〜第３
の差動増幅部を表している。
図において、Ｄｉｎｌ 、 Ｄｉｎｌは第１の差動増幅
部ＳＡＩの入力端子対、同様にＤｉｎ２．Ｄπ７及びＤ
ｉｎ３．百１ｎ３−はそれぞれ第２．第３の差動増幅部
ＳＡ２．ＳＡ３の入力端子対、又Ｄｏｕｔ １ 、 Ｄ
ｏｕｔ２．及びＤｏｕｔ ３はそれぞれ各差動増幅部Ｓ
Ａｌ、ＳＡ２及びＳＡ３の出力端子である。ＳＡは第１
〜第３の差動増幅部ＳＡＩないしＳＡ３から構成される
差動増幅器である。
部ＳＡＩの入力端子対、同様にＤｉｎ２．Ｄπ７及びＤ
ｉｎ３．百１ｎ３−はそれぞれ第２．第３の差動増幅部
ＳＡ２．ＳＡ３の入力端子対、又Ｄｏｕｔ １ 、 Ｄ
ｏｕｔ２．及びＤｏｕｔ ３はそれぞれ各差動増幅部Ｓ
Ａｌ、ＳＡ２及びＳＡ３の出力端子である。ＳＡは第１
〜第３の差動増幅部ＳＡＩないしＳＡ３から構成される
差動増幅器である。
差動増幅器ＳＡの入力端子り及び■はそれぞれＤｉｎｊ
、 Ｄｉｎ９−及びＤｘｎ了、 Ｄｉｎ２と接続され
、Ｄｏｕｔ ｌ及びＤｏｕｔ ２はそれぞれＤｉｎ３及
び「■に接続されている。そして、Ｄｏｕｔ ３が差動
増幅３ＳＡの出力■となっている。
、 Ｄｉｎ９−及びＤｘｎ了、 Ｄｉｎ２と接続され
、Ｄｏｕｔ ｌ及びＤｏｕｔ ２はそれぞれＤｉｎ３及
び「■に接続されている。そして、Ｄｏｕｔ ３が差動
増幅３ＳＡの出力■となっている。
この差動増幅器においては、まず１段目の差動増幅部Ｓ
ＡＩ及びＳＡ２で互いに逆向きに増幅してＤｏｕｔ １
とＤｏｕｔ ２の電位差を入力端子りとｒの電位差より
拡大しておき、次に２段目の差動増幅部ＳＡ３で更に増
幅するのである。
ＡＩ及びＳＡ２で互いに逆向きに増幅してＤｏｕｔ １
とＤｏｕｔ ２の電位差を入力端子りとｒの電位差より
拡大しておき、次に２段目の差動増幅部ＳＡ３で更に増
幅するのである。
しかるにこの従来の方法では、ＳＡＩ、ＳＡ２゜ＳＡ３
といった基本的単位となる差動増幅器を３段使用してい
るため面積が大きくなる。これに対し、本実施例では、
基本単位の差動増幅器にＰチャネルＭＯＳトランジスタ
を２個加えるだけなので、面積の増加を最小限に押さえ
ながら増幅率を向上させることができるのである。
といった基本的単位となる差動増幅器を３段使用してい
るため面積が大きくなる。これに対し、本実施例では、
基本単位の差動増幅器にＰチャネルＭＯＳトランジスタ
を２個加えるだけなので、面積の増加を最小限に押さえ
ながら増幅率を向上させることができるのである。
ここで、ＭＯＳトランジスタのゲート幅Ｗとゲート長し
の比Ｗ／Ｌコンダクタンス要因Ａとおくと、本実施例に
おいて、トランジスタＱ６．Ｑ７のコンダクタンスＡ６
．Ａ７が、トランジスタＱ１、Ｑ２のコンダクタンス要
因Ａｌ、Ａ２より大きい場合、トランジスタＱ４とＱ７
．及びトランジスタＱ３とＱ６からなるＣＭＯＳインバ
ータ特性が支配的となる。このため、入力電位と差動増
幅器の特性に整合が取れた場合の増幅率は大きいが、整
合を取るための入力電位の許容範囲は狭くなり、入力電
位の相対差でのみ動作すべき差動としての機能が弱くな
る。従って、コンダクタンスＡ６．Ａ７がＡＩ、Ａ２よ
り小さい方が望ましい。
の比Ｗ／Ｌコンダクタンス要因Ａとおくと、本実施例に
おいて、トランジスタＱ６．Ｑ７のコンダクタンスＡ６
．Ａ７が、トランジスタＱ１、Ｑ２のコンダクタンス要
因Ａｌ、Ａ２より大きい場合、トランジスタＱ４とＱ７
．及びトランジスタＱ３とＱ６からなるＣＭＯＳインバ
ータ特性が支配的となる。このため、入力電位と差動増
幅器の特性に整合が取れた場合の増幅率は大きいが、整
合を取るための入力電位の許容範囲は狭くなり、入力電
位の相対差でのみ動作すべき差動としての機能が弱くな
る。従って、コンダクタンスＡ６．Ａ７がＡＩ、Ａ２よ
り小さい方が望ましい。
なお、上記実施例では、駆動用にＮチャネル。
負荷用にＰチャネルＭＯＳトランジスタを使用したが、
本発明は、駆動用にＰチャネル、負荷用にＮチャネルＭ
ＯＳトランジスタを使用する場合にも全く同様に適用で
きる。
本発明は、駆動用にＰチャネル、負荷用にＮチャネルＭ
ＯＳトランジスタを使用する場合にも全く同様に適用で
きる。
また、上記実施例では、トランジスタＱ１とＱ２、Ｑ３
とＱ４及びＱ６とＱ７のコンダクタンス要因Ａを、それ
ぞれ同じとしたが、トランジスタＱ１とＱ３とＱ６のコ
ンダクタンス要因Ａの比が、トランジスタＱ２とＱ４と
Ｑ７のコンダクタンス要因Ａの比と同じであれば、換言
すればＡ１／Ａ２ ＝Ａ３／Ａ４ ＝Ａ６／Ａ７であれ
ば直流での差動増幅特性に支障は無い。
とＱ４及びＱ６とＱ７のコンダクタンス要因Ａを、それ
ぞれ同じとしたが、トランジスタＱ１とＱ３とＱ６のコ
ンダクタンス要因Ａの比が、トランジスタＱ２とＱ４と
Ｑ７のコンダクタンス要因Ａの比と同じであれば、換言
すればＡ１／Ａ２ ＝Ａ３／Ａ４ ＝Ａ６／Ａ７であれ
ば直流での差動増幅特性に支障は無い。
゛さらに、上記実施例では、パワーカット用ＭＯＳトラ
ンジスタをＮチャネルとし、ＧＮＤ側に挿入するように
したが、差動−幅器内のＰチャネルＭＯＳトランジスタ
からＮチャネルＭＯＳトランジスタへの貫通電流を遮断
するものであればどの様なものでもよい。
ンジスタをＮチャネルとし、ＧＮＤ側に挿入するように
したが、差動−幅器内のＰチャネルＭＯＳトランジスタ
からＮチャネルＭＯＳトランジスタへの貫通電流を遮断
するものであればどの様なものでもよい。
（発明の効果〕
以上のように、この発明に係る半導体差動増幅器によれ
ば、入力端子対からの入力をＮチャネル。
ば、入力端子対からの入力をＮチャネル。
Ｐチャネルの両方のＭＯＳトランジスタで受ける様にし
たので、入力端子間の極微小な電位差をも感知でき、高
感度とすることがｔきる効果がある。
たので、入力端子間の極微小な電位差をも感知でき、高
感度とすることがｔきる効果がある。
第１図はこの発明の一実施例による半導体差動増幅器の
回路図、第２図は従来の半導体差動増幅器の回路図、第
３図は従来及び本発明の一実施例による半導体差動増幅
器の入出力伝達特性を禾す図、第４図は第２図に示す従
来の差動増幅器を用いて増幅率を向上させる一方法を示
す図である。 Ｑｌ、Ｑ２．Ｑ６．Ｑ７・・・ＰチャネルＭＯＳトラン
ジスタ、０３〜Ｑ５・・・ＮチャネルＭＯＳトランジス
タ、Ｄ、Ｄ・・・入力端子対、π下・・・出力端子、Ｓ
Ｅ・・・パワーカット用内部信号、Ｖｃｃ・・・電源電
位、ＧＮＤ・・・接地電位。 なお図中同一符号は同−又は相当部分を示す。
回路図、第２図は従来の半導体差動増幅器の回路図、第
３図は従来及び本発明の一実施例による半導体差動増幅
器の入出力伝達特性を禾す図、第４図は第２図に示す従
来の差動増幅器を用いて増幅率を向上させる一方法を示
す図である。 Ｑｌ、Ｑ２．Ｑ６．Ｑ７・・・ＰチャネルＭＯＳトラン
ジスタ、０３〜Ｑ５・・・ＮチャネルＭＯＳトランジス
タ、Ｄ、Ｄ・・・入力端子対、π下・・・出力端子、Ｓ
Ｅ・・・パワーカット用内部信号、Ｖｃｃ・・・電源電
位、ＧＮＤ・・・接地電位。 なお図中同一符号は同−又は相当部分を示す。
Claims (3)
- （１）第１、第２の入力端子と出力端子とを備え、前記
第１、第２の入力端子間の電位差を増幅して前記出力端
子に出力する半導体差動増幅器において、 第１導電型の第１及び第２のＭＯＳトランジスタと、第
２導電型の第３ないし第６のＭＯＳトランジスタとを備
え、 前記第１及び第５のＭＯＳトランジスタのゲートに前記
第１の入力端子が接続され、 前記第２及び第６のＭＯＳトランジスタのゲートに前記
第２の入力端子が接続され、 前記第１、第３及び第５のＭＯＳトランジスタのドレイ
ンと前記第３及び第４のＭＯＳトランジスタのゲートが
共通接続され、 前記第２、第４及び第６のＭＯＳトランジスタのドレイ
ンが出力端子に接続され、 前記第１及び第２のＭＯＳトランジスタのソースが第１
の定電圧供給源に接続され、 前記第３ないし第６のＭＯＳトランジスタのソースが第
２の定電圧供給源に接続されていることを特徴とする半
導体差動増幅器。 - （２）前記第１及び第２の定電圧供給源のいずれか一方
又は両方が、スイッチング回路によって前記第１ないし
第６のＭＯＳトランジスタへの電圧供給を制御されるこ
とを特徴とする特許請求の範囲第１項記載の半導体差動
増幅器。 - （３）前記第１ないし第６のＭＯＳトランジスタのゲー
ト幅Ｗとゲート長Ｌの比Ｗ／Ｌをコンダクタンス要因Ａ
としたとき、 前記第１と第２のＭＯＳトランジスタのコンダクタンス
要因の比Ａ＿１／Ａ＿２と、前記第３と第４のＭＯＳト
ランジスタのコンダクタンス要因の比Ａ＿３／Ａ＿４と
、前記第５と第６のＭＯＳトランジスタのコンダクタン
ス要因の比Ａ＿５／Ａ＿６がそれぞれ等しいことを特徴
とする特許請求の範囲第１項又は第２項記載の半導体差
動増幅器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61002579A JPS62159905A (ja) | 1986-01-08 | 1986-01-08 | 半導体差動増幅器 |
| GB8700162A GB2186455B (en) | 1986-01-08 | 1987-01-06 | A semiconductor differential amplifier |
| DE19873700296 DE3700296A1 (de) | 1986-01-08 | 1987-01-07 | Halbleiter-differenzverstaerker |
| US07/001,028 US4780686A (en) | 1986-01-08 | 1987-01-07 | Semiconductor differential amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61002579A JPS62159905A (ja) | 1986-01-08 | 1986-01-08 | 半導体差動増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62159905A true JPS62159905A (ja) | 1987-07-15 |
| JPH0471365B2 JPH0471365B2 (ja) | 1992-11-13 |
Family
ID=11533279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61002579A Granted JPS62159905A (ja) | 1986-01-08 | 1986-01-08 | 半導体差動増幅器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4780686A (ja) |
| JP (1) | JPS62159905A (ja) |
| DE (1) | DE3700296A1 (ja) |
| GB (1) | GB2186455B (ja) |
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| US5986479A (en) * | 1997-05-05 | 1999-11-16 | National Semiconductor Corporation | Fully switched, class-B, high speed current amplifier driver |
| KR100453134B1 (ko) * | 2001-10-24 | 2004-10-15 | 산요덴키가부시키가이샤 | 반도체 집적 회로 |
| KR100608187B1 (ko) * | 2001-10-24 | 2006-08-04 | 산요덴키가부시키가이샤 | 반도체 집적 회로 |
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| JPH0377413A (ja) * | 1989-08-10 | 1991-04-03 | Siemens Ag | 集積可能な差動増幅器 |
| JPH04214297A (ja) * | 1990-12-13 | 1992-08-05 | Mitsubishi Electric Corp | 増幅回路 |
| DE19909536C1 (de) | 1999-03-04 | 2000-06-15 | Siemens Ag | Integrierte Schaltung zur Erzeugung zweier Ausgangstakte mit zeitlich nicht überlappenden Pegeln |
| US8773934B2 (en) * | 2006-09-27 | 2014-07-08 | Silicon Storage Technology, Inc. | Power line compensation for flash memory sense amplifiers |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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