JPS6196587A

JPS6196587A - センスアンプ回路

Info

Publication number: JPS6196587A
Application number: JP59217803A
Authority: JP
Inventors: Yuichi Miyazawa; 宮沢　祐一
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-10-17
Filing date: 1984-10-17
Publication date: 1986-05-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、ＣＭＯ８ｆｉ半導体記憶装置のセンスアン
プ回路に関するもので、特に低消費電力を要求さバるＣ
ＭＯＳスタティック型の記憶回路に使用されるものであ
る。

〔発明の技術的背景〕

従来、この種のセンスアンプ回路としては、第４図に示
すようなカレントミラー型のものが広く用いられている
。このセンスアンプ回路は、Ｎチャネル型の駆動トラン
ジスタＱ１＋　Ｑ２　、Ｐチャネル型の負荷トランジス
タＱ３１Ｑ４、および制御信号Ｃ８で導通制御される制
御トランジスタＱ５とから構成されている。上記駆動ト
ランジスタＱｌ、Ｑ２のゲート側入力端子１１および反
転入力端子１２には、メモリセルアレイのビット線、反
転ビット線がそれぞれ接続される。

次に、上記のような構成において動作を説明する。まず
、制御トランジスタＱ５のゲートに供給される制御信号
Ｃ８がハイ（°′Ｈ”）レベルとなると、このトランジ
スタＱ６がオン状態となってセンスアンプ回路が動作可
能状態に入る。

メモリからのデータ読み出し前には、入力端子１ノと反
転入力端子１２は等電位に保たれており、ここでは説明
の便宜上、読み出し動作前の入力端子１１と反転入力端
子１２はそれぞれプリチャージされて″Ｈ＃レベルに保
たれているものとする。読み出し動作が始まると、メモ
リセルの内容（記憶情報）に応じてビット線および反転
ビット線に電位差が生じ、この電位差が入力端子１１お
よび反転入力端子１２に印加される。今、入力端子１１
に印加される電圧が”Ｈ″レベルらロー（Ｌ”）レベル
に向かって低下するものとすると、トランジスタＱ１の
チャネル抵抗が増大し、トランジスタＱｌとＱ３との接
続点Ｎｒ　　（出力端子１３）の電位は゛Ｈ″レベル（
’に源電圧ｖＤＤ）に向かって上昇する。この時、トラ
ンジスタＱ２は、反転入力端子Ｊ２が″ｔＨｓレベルに
あるのでチャネル抵抗が低い状態にあり、バイアスノー
ドＮ２はＩＩＬ＃レベルが保持すれる。このため、トラ
ンジスタＱ３のチャネル抵抗は低く、出力端子１３をさ
らに″′Ｈ″レベルに引き上げる働きをする。従って、
トランジスタＱ１　とＱ３とのチャネル抵抗の関係から
出力端子１３からは″Ｈ＃レベルの信号が得られる。

一方、反転入力端子１２が″Ｌ＃レベルに向かって下降
する場合は、トランジスタＱ２のチャネル抵抗が増大す
るため、バイアスノードＮ２の電位か上昇し、トランジ
スタＱ３のチャネル抵抗が増大する。この時、トランジ
スタＱ１は、入力端子ＩＪがＩＩ　Ｈ１１レベルにある
ためチャネル抵抗か低い。従って、出力端子１３がらは
″Ｌ＃レベルの信号が得られる。

なお、上述した動作は、入力端子１ノと反転入力端子２
２とがセンス動作前に′Ｈ”レベルにグリチャージされ
るものとして説明したが、グリチャージきれない場合で
も同様となる。

〔背景技術の問題点〕

ところで、前記第４図に示したカレントミラー型のセン
スアンプ回路では、センス動作時に反転入力端子１２が
Ｈ”レベルに保たれると、電源ｖＤＤからトランジスタ
Ｑ＜−（ｈおよびＱ５をそれぞれ介して接地点に貫通電
流が流れる欠点がある。このような貫通電流は、特に低
消費電力を要求されるＣＭＯＳスタティック型の記憶回
路等に用いる際に問題となる。

また、上記カレントミラー型のセンスアンプ回路では、
バイアスノードＮ！の電圧振幅が小さいため、このノー
ドＮ２から反転出力を得ることができない。

〔発明の目的〕

この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、カレントミラー型のセンスア
ンプ回路では避けがた込バイアスノード側の貫通電流を
低減できるとともに、反転出力も得られるすぐれたセン
スアンプ回路を提供することである。

〔発明の概要〕

すなわち、この発明においては、上記の目的を達成する
ために、負荷トランジスタのゲートをそれぞれ、相対す
る負荷トランジスタの一端にクロスカップルに接続した
ものである。

〔発明の実施例〕

以下、この発明の一実施例について図面を参照して説明
する。第１図におけるＮチャネル型の駆動トランジスタ
Ｑｌ、Ｑ２　のゲートには、入力端子１１および反転入
力端子ノ２がそれぞれ接続される。上記トランジスタＱ
ｌ−（ｈの一端は共通接続され、この共通接続点と接地
点間には、制御信号Ｃ８で導通制御されるＮチャネル型
の制御トランジスタＱｓが接続される。また、上記トラ
ンジスタＱｌ、Ｑ２の他端と電源’／ＤＤ間にはそれぞ
れ、Ｐチャネル型の負荷トランジスタＱ３＝Ｑ４が接続
される。上記トランジスタＱ３のゲートには、上記トラ
ンジスタＱ２とＱ４との接続点が、上記トランジスタＱ
４のゲートには、上記トランジスタＱ！とＱ３との接続
点がクロスカップルに接続される。そして、上記トラン
ジスタ９里とＱ３との接続点には出力端子１３１が接続
され、上記トランジスタＱｚとＱ４との接続点には反転
出力端子１３２が接続されて成る。

なお、上記入力端子１）１反転入力端子１２はそれぞれ
、半導体記憶装置に適用される場合には、複数個のメモ
リセルが接続されたピット線および反転ビット線に接続
される。

次に、上記のような構成において動作を説明する。今、
入力端子ＪＪ、反転入力端子１２（ｄ。

メモリセルからの読み出し動作の前には同電位で、且つ
″Ｈ＃レベルにあるものとする。制御用トランジスタＱ
ｓ　Ｋ″Ｈ”レベルの制御信号Ｃ８が供給され、このト
ランジスタＱ６がオン状態となるとセンスアンノ回路が
動作可能状態に入る。そして、読み出し動作が開始され
ると、メモリセルの内容（記憶情報）に応じてビット線
６６いは反転ビット線のいずれか一方が″Ｌ＃レベルに
向かって下降し、この電圧がそれぞれ、入力端子１ノ１
反転入力端子１２に印加される。

今、入力端子１１の印加電圧が低下するものとすると、
トランジスタＱ１のチャネル抵抗が増大し、出力端子１
３１の電位は″Ｈ’レベルに向かって上昇を始める。こ
の結果、トランジスタＱ４のチャネル抵抗が増大し、反
転出力端子ノ３２の電位が低下する。これによって、ト
ランジスタＱ３のチャネル抵抗が減少して出力端子７３
１がさらに″Ｈ″レベルに引き上げられる。

そして、入力端子ＪＪと反転入力端子１２の電位差が充
分開くと、出力端子１３．はＶＤＤレベルに到達し、反
転出力端子１３２はＶｓｓ　（接地）レベルに到達する
。

一方、反転入力端子１２の印加電圧が低下する場合には
、トランジスタＱ２のチャネル抵抗が増大し、以後上記
説明と対称関係にある回路動作金経て、最終的には出力
端子１３１がＶＩＩ８（接地）レベルに到達し、反転出
力端子ノ３２がｖＤＤレベルに到達する。

このように、上記第１図に示したセンスア／プ回路では
、負荷トランジスタＱ！＝Ｑ４のゲートがそれぞれ対向
する駆動トランジスタＱ２　。

Ｑｌのドレインに接続されているため、読み出し動作時
に゛出力端子１３１９反転出力端子１３２が電源電圧（
Ｖａｎ　ｒ　ＶｇＢ）と同一レベルに達し、貫通電流を
最小限に抑えることができる。また、・出力と同等の負
荷ドライブ能力をもつ反転出力も得られる。

なお、上記実施例では、Ｎチャネル型の制御トランジス
タＱ５を接地点側に設けた場合について説明したが、第
２図に示すようにＰチャネル型の制御トランジスタＱ６
を電源Ｖｔ１Ｄ側に設けても同様な動作を行ない、同じ
効果が得られる。また、駆動トランジスタＱ１．Ｑ２が
Ｎチャネル型で、負荷トランジスタＱ３＝Ｑ４がＰチャ
ネル型の場合について説明したが、駆動トランジスタを
Ｐチャネル型、負荷トランジスタをＮチャネル型で構成
し、電源の極性を逆にしても良いのはもちろんである。

第３図は、この発明の池の実施例を示すもので、上記第
１図に示したセンスアンプ回路ｆｊ：２段縦続接続した
ものである。トランジスタＱｌ〜Ｑ５によって構成され
る１段目のセンスアンプ回路１４の出力信号および反転
出力信号はそれぞれ、２役目のセンスアンプ回路Ｊ５の
駆動トランジスタＱｔ　、Ｑａのゲートに供給される。

これらトランジスタＱｙ＝Ｑｓの一端側共通接続点と接
地点間には、制御信号ＣＳで導通制御される制御トラン
ジスタＱ】１が接続され、上記トランジスタＱ７．ＱＩ
ｌの他端と電源ｖＤＤ間にはそれぞれ、負荷トランジス
タＱ９．Ｑｌｏが接続される。上記トランジスタＱ９の
ゲートには、上記トランジスタＱ８とＱｔｏとの接続点
が接続され、上記トランジスタＱｓｏのゲートには、上
記トランジスタＱ７とＱ９　との接続点が接続される。

そして、上記トランジスタＱ７とＱ９との接続点には出
力端子１６１が、上記トランジスタＱｓとＱｌｏとの接
続点には反転出力端子１６２が接続されて成る。

上記のような構成において、個々のセンスアンプ回路１
４．１５の動作は、前記第１図の回路と同じであるので
その詳細な説明は省略する。

このような構成によれば、二段階の増幅を行なうことに
なるのでセンスアングの感度を高めることができる。

なお、前記第２図に示した回路を２段縦続接続しても同
様な効果が得られるのはもちろんであシ、また、トラン
ジスタの極性および電源の極性を逆にしても良いのは言
うまでもない。

〔発明の効果〕

以上説明したようにこの発明によれば、カレントミラー
型のセンスアンプ回路では避けがたｈバイアスノーＰ側
の貫通電流を低減できるとともに、反転出力も得られる
すぐれたセンスアンプ回路が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わるセンスアンプ回路
を示す図、第２図および第３図はそれぞれこの発明の他
の実施例を説明するための回路図、第４図は従来のセン
スアンプ回路紮示す図である。１ノ・・・入力端子、１２・・・反転入力端子、１３１
・・・出力端子、１３２・・・反転出力端子、Ｑｌ−Ｑ
ｓ・・・第１〜第５トランゾスタ、Ｑａ・・・第５トラ
ンジスタ、ｖＤＤ・・・電源、Ｃ８・・・制御信号。出願人代理人　弁理士　鈴　江　武　音節１図第２図第３　図２４図

Claims

【特許請求の範囲】

（１）入力端子および反転入力端子にそれぞれゲートが
接続され一端が共通接続される第１導電型の第１、第２
トランジスタと、これら第１、第２トランジスタの他端
と電源の一方間にそれぞれ接続される第２導電型の第３
、第４トランジスタと、上記第１、第２トランジスタの
一端側共通接続点と電源の他方間に接続され制御信号で
導通制御される第１導電型の第５トランジスタとを具備
し、上記第３トランジスタのゲートは上記第２、第４ト
ランジスタの接続点に接続され、上記第４トランジスタ
のゲートは上記第１、第３トランジスタの接続点に接続
されて成り、上記第１、第３トランジスタの接続点から
出力を得るとともに、上記第２、第４トランジスタの接
続点から反転出力を得ることを特徴とするセンスアンプ
回路。
（２）前記特許請求の範囲第１項記載のセンスアンプ回
路を複数段縦続接続したことを特徴とするセンスアンプ
回路。
（３）入力端子および反転入力端子にそれぞれゲートが
接続され一端が共通接続されて電源の他方に接続される
第１導電型の第１、第２トランジスタと、一端がそれぞ
れ上記第１、第２トランジスタの他端に接続され他端が
共通接続される第２導電型の第３、第４トランジスタと
、これら第３、第４トランジスタの他端側共通接続点と
電源の一方間に接続され制御信号で導通制御される第２
導電型の第５トランジスタとを具備し、上記第３トラン
ジスタのゲートは上記第２、第４トランジスタの接続点
に接続され、上記第４トランジスタのゲートは上記第１
、第３トランジスタの接続点に接続されて成り、上記第
１、第３トランジスタの接続点から出力を得るとともに
、上記第２、第４トランジスタの接続点から反転出力を
得ることを特徴とするセンスアンプ回路。
（４）前記特許請求の範囲第３項記載のセンスアンプ回
路を複数段縦続接続したことを特徴とするセンスアンプ
回路。