JPH05298886A - 差動伝送回路 - Google Patents
差動伝送回路Info
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- JPH05298886A JPH05298886A JP4097614A JP9761492A JPH05298886A JP H05298886 A JPH05298886 A JP H05298886A JP 4097614 A JP4097614 A JP 4097614A JP 9761492 A JP9761492 A JP 9761492A JP H05298886 A JPH05298886 A JP H05298886A
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- complementary
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Abstract
(57)【要約】
【目的】 ＭＯＳ型半導体集積回路においてデータを高
速に伝送し、回路の消費電流を低減した差動伝送回路を
提供することを目的とする。 【構成】 互いに相補な入力データをＰチャネルＭＯＳ
トランジスタ８と９のゲートで受け、互いに相補な内部
データを送信する第１の差動増幅回路Ａ１と、前記互い
に相補な内部データをＮチャネルＭＯＳトランジスタ１
２と１３のゲートで受け、互いに相補な出力データを送
信する第２の差動増幅回路Ａ２とを備えることによっ
て、クロック信号によってデータの伝送速度が支配され
ることのない高速なデータ伝送が可能となり、電源端子
１から接地端子０への貫通電流を防ぐことによって消費
電流が低減された差動伝送回路が得られる。
速に伝送し、回路の消費電流を低減した差動伝送回路を
提供することを目的とする。 【構成】 互いに相補な入力データをＰチャネルＭＯＳ
トランジスタ８と９のゲートで受け、互いに相補な内部
データを送信する第１の差動増幅回路Ａ１と、前記互い
に相補な内部データをＮチャネルＭＯＳトランジスタ１
２と１３のゲートで受け、互いに相補な出力データを送
信する第２の差動増幅回路Ａ２とを備えることによっ
て、クロック信号によってデータの伝送速度が支配され
ることのない高速なデータ伝送が可能となり、電源端子
１から接地端子０への貫通電流を防ぐことによって消費
電流が低減された差動伝送回路が得られる。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ型半導体集積回路
において、差動でデータを伝送する場合に使用される差
動伝送回路に関するものである。
において、差動でデータを伝送する場合に使用される差
動伝送回路に関するものである。
【０００２】
【従来の技術】近年、差動伝送回路はＭＯＳ型半導体集
積回路の動作速度の高速化のため、ますます伝送速度の
高速化が必要とされている。以下に従来の差動伝送回路
について説明する。図７は従来の差動伝送回路の回路図
を示すものである。図７において、０は接地端子で１は
電源端子である。７１と７２はそれぞれ互いに相補な入
力データ線で、７３と７４はそれぞれ互いに相補な内部
データ線、７５と７６はそれぞれ互いに相補な出力デー
タ線、７７と７８は入力データ線７１と７２のデータを
ゲートで受けるＮチャネルＭＯＳトランジスタ、７９と
８０は内部データ線７３と７４のデータをラッチするＰ
チャネルＭＯＳトランジスタで構成されたラッチ回路、
８１はＮＭＯＳ７７、７８のソースと接地端子０との間
に挿入されたＮチャネルＭＯＳトランジスタ、８２と８
３は内部データ線７３と７４のデータをゲートで受ける
ＮチャネルＭＯＳトランジスタ、８４と８５は出力デー
タ線７５と７６のデータをラッチするＰチャネルＭＯＳ
トランジスタで構成されたラッチ回路、８６はＮＭＯＳ
８２,８３のソースと接地端子との間に挿入されたＮチ
ャネルＭＯＳトランジスタ、８７,８８,８９はデータ線
を任意の電圧にプリチャージする回路である。
積回路の動作速度の高速化のため、ますます伝送速度の
高速化が必要とされている。以下に従来の差動伝送回路
について説明する。図７は従来の差動伝送回路の回路図
を示すものである。図７において、０は接地端子で１は
電源端子である。７１と７２はそれぞれ互いに相補な入
力データ線で、７３と７４はそれぞれ互いに相補な内部
データ線、７５と７６はそれぞれ互いに相補な出力デー
タ線、７７と７８は入力データ線７１と７２のデータを
ゲートで受けるＮチャネルＭＯＳトランジスタ、７９と
８０は内部データ線７３と７４のデータをラッチするＰ
チャネルＭＯＳトランジスタで構成されたラッチ回路、
８１はＮＭＯＳ７７、７８のソースと接地端子０との間
に挿入されたＮチャネルＭＯＳトランジスタ、８２と８
３は内部データ線７３と７４のデータをゲートで受ける
ＮチャネルＭＯＳトランジスタ、８４と８５は出力デー
タ線７５と７６のデータをラッチするＰチャネルＭＯＳ
トランジスタで構成されたラッチ回路、８６はＮＭＯＳ
８２,８３のソースと接地端子との間に挿入されたＮチ
ャネルＭＯＳトランジスタ、８７,８８,８９はデータ線
を任意の電圧にプリチャージする回路である。
【０００３】以上のように構成された差動伝送回路につ
いて、以下その動作について図８を用いて説明する。ま
ず、入力データ線７１,７２に入力データが印加される
前に電圧プリチャージ回路８７,８８および８９によっ
て各々に接続されている互いに相補なデータ線をＮＭＯ
Ｓ７７,７８,８２,８３がオン状態となる電圧にプリチ
ャージする。相補なデータ線の電位差（以下入力デー
タ）がＮＭＯＳ７７,７８のゲートに印加されはじめる
と、ＮＭＯＳ８１,８６をクロック信号によってオフ状
態からオン状態に変化させ、７７,７８,７９,８０のＭ
ＯＳおよび８２,８３,８４,８５のＭＯＳからなる差動
増幅回路を動作させ、内部データ線７３,７４、出力デ
ータ線７５,７６へとデータが伝送される。このような
場合、回路の動作開始時には入力データをゲートで受け
るＮＭＯＳはすでにオン状態であるために、ＭＯＳの電
流駆動能力が大きく、クロック信号がＭＯＳ８１および
８６に印加されるとただちに出力データが伝送される。
このような差動伝送回路については、例えばジャーナル
・オブ・ソリッド・ステート・サーキット２４（１９８
９年）１２１９頁から１２２５頁(Journal of Silid-St
ate Circuits,vol.24 (1989) PP1219-1225)に発表され
ている。
いて、以下その動作について図８を用いて説明する。ま
ず、入力データ線７１,７２に入力データが印加される
前に電圧プリチャージ回路８７,８８および８９によっ
て各々に接続されている互いに相補なデータ線をＮＭＯ
Ｓ７７,７８,８２,８３がオン状態となる電圧にプリチ
ャージする。相補なデータ線の電位差（以下入力デー
タ）がＮＭＯＳ７７,７８のゲートに印加されはじめる
と、ＮＭＯＳ８１,８６をクロック信号によってオフ状
態からオン状態に変化させ、７７,７８,７９,８０のＭ
ＯＳおよび８２,８３,８４,８５のＭＯＳからなる差動
増幅回路を動作させ、内部データ線７３,７４、出力デ
ータ線７５,７６へとデータが伝送される。このような
場合、回路の動作開始時には入力データをゲートで受け
るＮＭＯＳはすでにオン状態であるために、ＭＯＳの電
流駆動能力が大きく、クロック信号がＭＯＳ８１および
８６に印加されるとただちに出力データが伝送される。
このような差動伝送回路については、例えばジャーナル
・オブ・ソリッド・ステート・サーキット２４（１９８
９年）１２１９頁から１２２５頁(Journal of Silid-St
ate Circuits,vol.24 (1989) PP1219-1225)に発表され
ている。
【０００４】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、差動増幅回路を動作するＭＯＳ８１と８
６のゲートに印加されるクロック信号が入力データがＭ
ＯＳ７７,７８のゲートに入力されるよりも早いタイミ
ングで印加された場合にノイズの発生、回路素子のアン
バランス等により誤ったデータを増幅伝送するなどの回
路の誤動作を生じるため、タイミングマージンを考慮し
てクロック信号のタイミングを設定しなければならな
い。この場合、データの伝送速度がクロック信号のタイ
ミングによって支配され、より高速なデータ伝送が困難
であるという問題点を有していた。
来の構成では、差動増幅回路を動作するＭＯＳ８１と８
６のゲートに印加されるクロック信号が入力データがＭ
ＯＳ７７,７８のゲートに入力されるよりも早いタイミ
ングで印加された場合にノイズの発生、回路素子のアン
バランス等により誤ったデータを増幅伝送するなどの回
路の誤動作を生じるため、タイミングマージンを考慮し
てクロック信号のタイミングを設定しなければならな
い。この場合、データの伝送速度がクロック信号のタイ
ミングによって支配され、より高速なデータ伝送が困難
であるという問題点を有していた。
【０００５】また、回路の動作開始時にＮＭＯＳ７７,
７８,８２,８３のゲートにはＭＯＳがすべてオン状態と
なる電圧が印加されるため、その間、電源端子から接地
端子に貫通電流が流れ、回路の消費電流を増大させると
いう問題点を有していた。
７８,８２,８３のゲートにはＭＯＳがすべてオン状態と
なる電圧が印加されるため、その間、電源端子から接地
端子に貫通電流が流れ、回路の消費電流を増大させると
いう問題点を有していた。
【０００６】また、データ線のプリチャージ期間におい
ては一般にデータ線を前記ＮＭＯＳ７７,７８,８２,８
３がすべてオン状態となる電圧に設定するため、前記回
路を動作させるクロック信号を切ってからプリチャージ
を開始し、プリチャージを終了してから前記クロック信
号を入力して、ＭＯＳ８１,８６をオンするという制御
をしなければ、電源端子から接地端子へ貫通電流が流れ
てしまう。しかしながら当然そのような制御をすれば前
記クロック信号によってＭＯＳ８１,８６をオンにする
タイミングも遅くなり、データの伝送速度の高速化を阻
害する。このように従来の回路では、高速化と低消費電
力化が共存しない構成であるという問題点を有してい
た。
ては一般にデータ線を前記ＮＭＯＳ７７,７８,８２,８
３がすべてオン状態となる電圧に設定するため、前記回
路を動作させるクロック信号を切ってからプリチャージ
を開始し、プリチャージを終了してから前記クロック信
号を入力して、ＭＯＳ８１,８６をオンするという制御
をしなければ、電源端子から接地端子へ貫通電流が流れ
てしまう。しかしながら当然そのような制御をすれば前
記クロック信号によってＭＯＳ８１,８６をオンにする
タイミングも遅くなり、データの伝送速度の高速化を阻
害する。このように従来の回路では、高速化と低消費電
力化が共存しない構成であるという問題点を有してい
た。
【０００７】本発明は上記従来の問題点を解決するもの
で、データを伝送する場合に高速伝送動作と回路の低消
費電力化を可能とする差動伝送回路を提供することを目
的とする。
で、データを伝送する場合に高速伝送動作と回路の低消
費電力化を可能とする差動伝送回路を提供することを目
的とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
に本発明の差動伝送回路は、互いに相補な入力データを
第１の導電型ＭＯＳトランジスタのゲートで受け、互い
に相補な内部データを送信する第１の差動増幅回路と、
前記互いに相補な内部データを第１の導電型とは反対の
導電型を持つ第２の導電型ＭＯＳトランジスタのゲート
で受け、互いに相補な出力データを送信する第２の差動
増幅回路とを備えたものである。
に本発明の差動伝送回路は、互いに相補な入力データを
第１の導電型ＭＯＳトランジスタのゲートで受け、互い
に相補な内部データを送信する第１の差動増幅回路と、
前記互いに相補な内部データを第１の導電型とは反対の
導電型を持つ第２の導電型ＭＯＳトランジスタのゲート
で受け、互いに相補な出力データを送信する第２の差動
増幅回路とを備えたものである。
【０００９】
【作用】この構成によって、入力データが印加される前
にあらかじめ入力データ線および出力データ線は電源電
圧に、内部データ線は接地電圧にそれぞれプリチャージ
され、データが入力されてデータ線の電圧の変動がＭＯ
Ｓトランジスタのしきい値電圧を越えるとデータをゲー
トで受けるＭＯＳトランジスタがただちにオン状態とな
り出力側へデータを伝送することになるため、回路の動
作速度がクロック信号のタイミングによって支配される
ことがなくデータの高速伝送を可能とすることができ
る。また、本差動伝送回路は回路の動作時にのみゲート
にかかる電圧が変動する側のデータ線に対して電流を消
費するため、回路の消費電流を低減させることができ
る。
にあらかじめ入力データ線および出力データ線は電源電
圧に、内部データ線は接地電圧にそれぞれプリチャージ
され、データが入力されてデータ線の電圧の変動がＭＯ
Ｓトランジスタのしきい値電圧を越えるとデータをゲー
トで受けるＭＯＳトランジスタがただちにオン状態とな
り出力側へデータを伝送することになるため、回路の動
作速度がクロック信号のタイミングによって支配される
ことがなくデータの高速伝送を可能とすることができ
る。また、本差動伝送回路は回路の動作時にのみゲート
にかかる電圧が変動する側のデータ線に対して電流を消
費するため、回路の消費電流を低減させることができ
る。
【００１０】
（実施例１）以下本発明の一実施例について、図面を参
照しながら説明する。図１（ａ）は第１の実施例におけ
る差動伝送回路の回路図、図１（ｂ）は同実施例におけ
るプリチャージ回路の回路図である。
照しながら説明する。図１（ａ）は第１の実施例におけ
る差動伝送回路の回路図、図１（ｂ）は同実施例におけ
るプリチャージ回路の回路図である。
【００１１】図１（ａ）において、０は接地端子、１は
電源端子、２と３は互いに相補な入力データ線、４と５
は互いに相補な内部データ線、６と７は互いに相補な出
力データ線、８と９はゲートが入力データ線２と３に接
続され、ソースが電源端子１に接続され、ドレインが内
部データ線４と５に接続されたＰチャネルＭＯＳトラン
ジスタ、１０と１１はゲートが内部データ線４と５に接
続され、ソースが接地端子０に接続され、ドレインがゲ
ートが接続されている内部データ線とは異なる側の内部
データ線に接続されて内部データ線４と５のラッチ回路
を構成しているＮチャネルＭＯＳトランジスタ、１２と
１３はゲートが内部データ線４と５に接続され、ソース
が接地端子０に接続され、ドレインが出力データ線６と
７に接続されたＮチャネルＭＯＳトランジスタ、１４と
１５はゲートが出力データ線６と７に接続され、ソース
が電源端子１に接続され、ドレインがゲートが接続され
ている出力データ線とは異なる側の出力データ線に接続
されて出力データ線６と７のラッチ回路を構成している
ＰチャネルＭＯＳトランジスタ、１６と１８はそれぞれ
入力データ線２と３および出力データ線６と７を電源電
圧に充電するプリチャージ回路で、１７は内部データ線
４と５を接地電圧に放電するプリチャージ回路である。
電源端子、２と３は互いに相補な入力データ線、４と５
は互いに相補な内部データ線、６と７は互いに相補な出
力データ線、８と９はゲートが入力データ線２と３に接
続され、ソースが電源端子１に接続され、ドレインが内
部データ線４と５に接続されたＰチャネルＭＯＳトラン
ジスタ、１０と１１はゲートが内部データ線４と５に接
続され、ソースが接地端子０に接続され、ドレインがゲ
ートが接続されている内部データ線とは異なる側の内部
データ線に接続されて内部データ線４と５のラッチ回路
を構成しているＮチャネルＭＯＳトランジスタ、１２と
１３はゲートが内部データ線４と５に接続され、ソース
が接地端子０に接続され、ドレインが出力データ線６と
７に接続されたＮチャネルＭＯＳトランジスタ、１４と
１５はゲートが出力データ線６と７に接続され、ソース
が電源端子１に接続され、ドレインがゲートが接続され
ている出力データ線とは異なる側の出力データ線に接続
されて出力データ線６と７のラッチ回路を構成している
ＰチャネルＭＯＳトランジスタ、１６と１８はそれぞれ
入力データ線２と３および出力データ線６と７を電源電
圧に充電するプリチャージ回路で、１７は内部データ線
４と５を接地電圧に放電するプリチャージ回路である。
【００１２】Ａ１はゲートが互いに相補な入力データ線
２,３と接続され、ソースが電源端子１と接続され、ド
レインが互いに相補な内部データ線４,５と接続された
１対のＰＭＯＳ８,９と、ゲートが前記互いに相補な内
部データ線４,５と接続され、ソースが接地端子０と接
続され、ドレインがゲートとは異なる側の内部データ線
４,５と接続された１対のＮＭＯＳ１０,１１とからなる
第１の差動増幅回路である。
２,３と接続され、ソースが電源端子１と接続され、ド
レインが互いに相補な内部データ線４,５と接続された
１対のＰＭＯＳ８,９と、ゲートが前記互いに相補な内
部データ線４,５と接続され、ソースが接地端子０と接
続され、ドレインがゲートとは異なる側の内部データ線
４,５と接続された１対のＮＭＯＳ１０,１１とからなる
第１の差動増幅回路である。
【００１３】またＡ２はゲートが前記互いに相補な内部
データ線４,５と接続され、ソースが接地端子０と接続
され、ドレインが互いに相補な出力データ線６,７と接
続された１対のＮＭＯＳ１２,１３と、ゲートが前記互
いに相補な出力データ線６,７と接続され、ソースが電
源端子１と接続され、ドレインがゲートとは異なる側の
出力データ線６,７と接続された１対のＰＭＯＳ１４,１
５とからなる第２の差動増幅回路である。
データ線４,５と接続され、ソースが接地端子０と接続
され、ドレインが互いに相補な出力データ線６,７と接
続された１対のＮＭＯＳ１２,１３と、ゲートが前記互
いに相補な出力データ線６,７と接続され、ソースが電
源端子１と接続され、ドレインがゲートとは異なる側の
出力データ線６,７と接続された１対のＰＭＯＳ１４,１
５とからなる第２の差動増幅回路である。
【００１４】また図１（ｂ）において、１９,２０,２１
はプリチャージ回路１６を構成しているＰチャネルＭＯ
Ｓトランジスタ、２２,２３,２４はプリチャージ回路１
７を構成しているＮチャネルＭＯＳトランジスタ、２
５,２６,２７はプリチャージ回路１８を構成しているＰ
チャネルＭＯＳトランジスタである。
はプリチャージ回路１６を構成しているＰチャネルＭＯ
Ｓトランジスタ、２２,２３,２４はプリチャージ回路１
７を構成しているＮチャネルＭＯＳトランジスタ、２
５,２６,２７はプリチャージ回路１８を構成しているＰ
チャネルＭＯＳトランジスタである。
【００１５】以上のように構成された差動伝送回路につ
いて、図２を用いてその動作を説明する。図２はそれぞ
れ入力データ線、内部データ線、出力データ線の波形を
示した図でＸ軸は時間、Ｙ軸はデータ線の振幅を示して
いる。まず入力データ線２,３に入力データが印加され
るより前にあらかじめ、入力データ線２と３および出力
データ線６と７を電源電圧に、内部データ線４と５を接
地電圧にプリチャージ回路１６〜１８を用いてプリチャ
ージしておく。プリチャージ回路を解除した時点で、デ
ータをゲートで受けるトランジスタ８,９,１２,１３は
それぞれオフ状態となるため、差動伝送回路は動作せず
入力データが印加されるのを待つ状態になる。入力デー
タ線２と３に入力データが印加され、２と３のどちらか
一方の電圧がＰＭＯＳのしきい値以上低下した場合、た
だちにそのＰＭＯＳはオン状態となり、ドレインが接続
されている内部データ線４あるいは５を充電し始める。
内部データ線の電圧がＮＭＯＳのしきい値電圧を越える
とただちにそのＮＭＯＳはオン状態となり、出力データ
線の電荷を放電し、出力データ線にデータを伝送する。
いて、図２を用いてその動作を説明する。図２はそれぞ
れ入力データ線、内部データ線、出力データ線の波形を
示した図でＸ軸は時間、Ｙ軸はデータ線の振幅を示して
いる。まず入力データ線２,３に入力データが印加され
るより前にあらかじめ、入力データ線２と３および出力
データ線６と７を電源電圧に、内部データ線４と５を接
地電圧にプリチャージ回路１６〜１８を用いてプリチャ
ージしておく。プリチャージ回路を解除した時点で、デ
ータをゲートで受けるトランジスタ８,９,１２,１３は
それぞれオフ状態となるため、差動伝送回路は動作せず
入力データが印加されるのを待つ状態になる。入力デー
タ線２と３に入力データが印加され、２と３のどちらか
一方の電圧がＰＭＯＳのしきい値以上低下した場合、た
だちにそのＰＭＯＳはオン状態となり、ドレインが接続
されている内部データ線４あるいは５を充電し始める。
内部データ線の電圧がＮＭＯＳのしきい値電圧を越える
とただちにそのＮＭＯＳはオン状態となり、出力データ
線の電荷を放電し、出力データ線にデータを伝送する。
【００１６】このように本実施例においてはデータを伝
送する際に、クロック信号によって伝送速度が支配され
ることがないため、データの伝送速度を高速にすること
ができる。また、本差動伝送回路は動作時に電源端子１
から接地端子０にいたる経路のＭＯＳトランジスタは少
なくとも１つオフ状態となっているため、電源端子から
接地端子への貫通電流が流れず、消費電流を低減させる
ことができる。本実施例を例えば６４メガビットダイナ
ミック型ランダムアクセスメモリのデータ読み出しアン
プに使用した場合、従来のクロック信号を使用した差動
伝送回路に比べ、データ読み出しアンプとしては２０〜
３０％の高速化と３０〜５０％の低消費電力化が達成さ
れる。
送する際に、クロック信号によって伝送速度が支配され
ることがないため、データの伝送速度を高速にすること
ができる。また、本差動伝送回路は動作時に電源端子１
から接地端子０にいたる経路のＭＯＳトランジスタは少
なくとも１つオフ状態となっているため、電源端子から
接地端子への貫通電流が流れず、消費電流を低減させる
ことができる。本実施例を例えば６４メガビットダイナ
ミック型ランダムアクセスメモリのデータ読み出しアン
プに使用した場合、従来のクロック信号を使用した差動
伝送回路に比べ、データ読み出しアンプとしては２０〜
３０％の高速化と３０〜５０％の低消費電力化が達成さ
れる。
【００１７】なお、回路のプリチャージ期間に、データ
線のイコライズによってＭＯＳトランジスタのゲートに
中間電圧がかかり、電源端子から接地端子へ貫通電流が
流れる可能性がある場合に、ＰチャネルＭＯＳトランジ
スタ８と９のソースと電源端子との間およびＮチャネル
ＭＯＳトランジスタ１２と１３のソースと接地端子との
間に、プリチャージ期間にソースと電源あるいは接地端
子とを切り放すスイッチを挿入しても、本実施例の差動
伝送回路の効果は同様であることはいうまでもない。
線のイコライズによってＭＯＳトランジスタのゲートに
中間電圧がかかり、電源端子から接地端子へ貫通電流が
流れる可能性がある場合に、ＰチャネルＭＯＳトランジ
スタ８と９のソースと電源端子との間およびＮチャネル
ＭＯＳトランジスタ１２と１３のソースと接地端子との
間に、プリチャージ期間にソースと電源あるいは接地端
子とを切り放すスイッチを挿入しても、本実施例の差動
伝送回路の効果は同様であることはいうまでもない。
【００１８】（実施例２）以下本発明の第２の実施例に
ついて図面を参照しながら説明する。
ついて図面を参照しながら説明する。
【００１９】図３は図１と同様の差動伝送回路の回路図
で、図１と同一箇所には同一符号を付して、詳細説明は
省略した。図３において図１と異なるのは、Ｐチャネル
ＭＯＳトランジスタ８と９のソースと電源端子の間およ
びＮチャネルＭＯＳトランジスタ１２と１３のソースと
接地端子の間にそれぞれ、ゲートがデコード機能のみを
有する信号線と接続されたスイッチのＭＯＳトランジス
タ２８および２９を挿入している点である。
で、図１と同一箇所には同一符号を付して、詳細説明は
省略した。図３において図１と異なるのは、Ｐチャネル
ＭＯＳトランジスタ８と９のソースと電源端子の間およ
びＮチャネルＭＯＳトランジスタ１２と１３のソースと
接地端子の間にそれぞれ、ゲートがデコード機能のみを
有する信号線と接続されたスイッチのＭＯＳトランジス
タ２８および２９を挿入している点である。
【００２０】以上のように構成された差動伝送回路につ
いて、以下その動作を説明する。複数のデータ線の中か
ら特定のデータ線の出力を選択して使用する場合に一般
には出力データ線にデコード機能を有するスイッチを挿
入する。しかし、その場合には実際には使用しないデー
タを送信する差動伝送回路も動作するため、消費電流が
増大してしまう。本実施例においては、差動増幅回路の
ソースと電源との間にゲートがデコード機能のみを有す
る信号線と接続されたＭＯＳトランジスタのスイッチを
挿入することによって、実際に動作する差動伝送回路の
動作速度および消費電流は第１の実施例とまったく同様
の効果が得られ、使用しないデータ線に接続されている
差動伝送回路は動作させないため、その分消費電流を減
少させることができる。例えば２組のデータ線から１組
のデータ線をデコードして使用する場合、差動伝送回路
の消費電流は２分の１になる。
いて、以下その動作を説明する。複数のデータ線の中か
ら特定のデータ線の出力を選択して使用する場合に一般
には出力データ線にデコード機能を有するスイッチを挿
入する。しかし、その場合には実際には使用しないデー
タを送信する差動伝送回路も動作するため、消費電流が
増大してしまう。本実施例においては、差動増幅回路の
ソースと電源との間にゲートがデコード機能のみを有す
る信号線と接続されたＭＯＳトランジスタのスイッチを
挿入することによって、実際に動作する差動伝送回路の
動作速度および消費電流は第１の実施例とまったく同様
の効果が得られ、使用しないデータ線に接続されている
差動伝送回路は動作させないため、その分消費電流を減
少させることができる。例えば２組のデータ線から１組
のデータ線をデコードして使用する場合、差動伝送回路
の消費電流は２分の１になる。
【００２１】（実施例３）以下本発明の第３の実施例に
ついて説明する。図４は本発明の第３の実施例における
差動伝送回路の回路図である。
ついて説明する。図４は本発明の第３の実施例における
差動伝送回路の回路図である。
【００２２】図４において、０は接地端子、１は第１の
電源電圧を有する電源端子、３１と３２は互いに相補な
入力データ線、３３と３４は互いに相補な出力データ
線、３５と３６は入力データをゲートで受けるＰチャネ
ルＭＯＳトランジスタ、３７と３８は出力データをラッ
チするＮチャネルＭＯＳトランジスタで構成されたラッ
チ回路、３９と４０はゲートが電源端子４２に接続され
たＮチャネルＭＯＳトランジスタ、４１はデータ線を第
１の電源電圧に充電するプリチャージ回路、４２は第２
の電源電圧を有する電源端子である。
電源電圧を有する電源端子、３１と３２は互いに相補な
入力データ線、３３と３４は互いに相補な出力データ
線、３５と３６は入力データをゲートで受けるＰチャネ
ルＭＯＳトランジスタ、３７と３８は出力データをラッ
チするＮチャネルＭＯＳトランジスタで構成されたラッ
チ回路、３９と４０はゲートが電源端子４２に接続され
たＮチャネルＭＯＳトランジスタ、４１はデータ線を第
１の電源電圧に充電するプリチャージ回路、４２は第２
の電源電圧を有する電源端子である。
【００２３】以上のように構成された差動伝送回路につ
いて、以下その動作を説明する。実施例１のように入力
データ線が第１の電源電圧にプリチャージされ、データ
をＰＭＯＳのゲートで受けるような差動伝送回路におい
ては、入力データ線の配線容量が大きい場合、データ線
の電圧がＰＭＯＳ３５,３６のしきい値電圧以上変動す
るのに時間がかかり、差動伝送回路の動作を遅らせるこ
とになる。本実施例においては、データ線３１,３２を
第１の電源電圧に充電するプリチャージ回路４１と入力
データ線との間に、ゲートが第２の電源電圧を有する電
源端子４２に接続されたＮＭＯＳ３９,４０を挿入する
ことによって、入力データ線３１,３２のプリチャージ
電圧を第１の電源電圧からＮＭＯＳ３９,４０のしきい
値電圧だけ低くし、入力データが印加されて一方の入力
データ線の電圧が変動してわずかに低下するとＰＭＯＳ
３５と３６のゲート部分の容量は小さいため、ゲートに
かかる電圧は第１の電源電圧から急速に下降して差動伝
送回路が動作する。このようにして高速伝送動作が可能
となる。入力データ線のプリチャージ電圧はＮＭＯＳ３
９および４０のしきい値電圧で決定される。３９および
４０のゲートにかかる第２の電源電圧が第１の電源電圧
よりも大きい場合にはＭＯＳトランジスタのしきい値電
圧は小さく入力データ線のプリチャージ電圧を第１の電
源電圧より大きく下げることができないので、差動伝送
回路が動作する電圧まで入力データ線が変動するのに時
間がかかる。
いて、以下その動作を説明する。実施例１のように入力
データ線が第１の電源電圧にプリチャージされ、データ
をＰＭＯＳのゲートで受けるような差動伝送回路におい
ては、入力データ線の配線容量が大きい場合、データ線
の電圧がＰＭＯＳ３５,３６のしきい値電圧以上変動す
るのに時間がかかり、差動伝送回路の動作を遅らせるこ
とになる。本実施例においては、データ線３１,３２を
第１の電源電圧に充電するプリチャージ回路４１と入力
データ線との間に、ゲートが第２の電源電圧を有する電
源端子４２に接続されたＮＭＯＳ３９,４０を挿入する
ことによって、入力データ線３１,３２のプリチャージ
電圧を第１の電源電圧からＮＭＯＳ３９,４０のしきい
値電圧だけ低くし、入力データが印加されて一方の入力
データ線の電圧が変動してわずかに低下するとＰＭＯＳ
３５と３６のゲート部分の容量は小さいため、ゲートに
かかる電圧は第１の電源電圧から急速に下降して差動伝
送回路が動作する。このようにして高速伝送動作が可能
となる。入力データ線のプリチャージ電圧はＮＭＯＳ３
９および４０のしきい値電圧で決定される。３９および
４０のゲートにかかる第２の電源電圧が第１の電源電圧
よりも大きい場合にはＭＯＳトランジスタのしきい値電
圧は小さく入力データ線のプリチャージ電圧を第１の電
源電圧より大きく下げることができないので、差動伝送
回路が動作する電圧まで入力データ線が変動するのに時
間がかかる。
【００２４】したがって、本実施例では第２の電源電圧
は第１の電源電圧と同じかそれ以下にすることによっ
て、入力データ線のプリチャージ電圧をより低下させた
方が伝送速度の高速化に対する効果は大きい。また、入
力データ線のプリチャージが終了した後はＰＭＯＳ３５
および３６のゲートには第１の電源電圧が印加されてい
るのでＰＭＯＳはオフ状態となり、電源端子１から接地
端子０へ貫通電流が流れることはなく実施例１と同様の
低消費電力化が達成される。本実施例における差動伝送
回路を例えば６４メガビットダイナミック型ランダムア
クセスメモリのデータ読み出しアンプに実施例１の差動
伝送回路と併用して採用した場合、実施例１のみの差動
伝送回路に比べて約１０〜２０％の高速化が達成され
る。
は第１の電源電圧と同じかそれ以下にすることによっ
て、入力データ線のプリチャージ電圧をより低下させた
方が伝送速度の高速化に対する効果は大きい。また、入
力データ線のプリチャージが終了した後はＰＭＯＳ３５
および３６のゲートには第１の電源電圧が印加されてい
るのでＰＭＯＳはオフ状態となり、電源端子１から接地
端子０へ貫通電流が流れることはなく実施例１と同様の
低消費電力化が達成される。本実施例における差動伝送
回路を例えば６４メガビットダイナミック型ランダムア
クセスメモリのデータ読み出しアンプに実施例１の差動
伝送回路と併用して採用した場合、実施例１のみの差動
伝送回路に比べて約１０〜２０％の高速化が達成され
る。
【００２５】（実施例４）以下本発明の第４の実施例に
ついて図面を参照しながら説明する。
ついて図面を参照しながら説明する。
【００２６】図５は図４と同様の差動伝送回路の回路図
で、図４と同一箇所には同一符号を付して詳細説明は省
略した。図５において図４と異なるのはゲートがデコー
ド機能を有する信号線４３に接続されたＮチャネルＭＯ
Ｓトランジスタ３９と４０を設けた点である。
で、図４と同一箇所には同一符号を付して詳細説明は省
略した。図５において図４と異なるのはゲートがデコー
ド機能を有する信号線４３に接続されたＮチャネルＭＯ
Ｓトランジスタ３９と４０を設けた点である。
【００２７】以上のように構成された差動伝送回路につ
いて、以下その動作を説明する。第３の実施例において
は、ＮチャネルＭＯＳトランジスタ３９および４０は入
力データ線のプリチャージ電圧を電源電圧からＭＯＳト
ランジスタのしきい値電圧だけ低下させるものである
が、本実施例においてはＮチャネルＭＯＳトランジスタ
３９、４０のゲートにデコード機能を有するデータ線４
３を接続することによって、複数個の入力データ線に対
して１個の差動伝送回路を共有化できる構成となってい
る。このようにすることによって、入力データ線のプリ
チャージ電圧を電源電圧よりＭＯＳトランジスタのしき
い値電圧だけ低い電圧にして実施例３と同様のデータの
高速伝送化が達成され、さらに複数個の入力データ線に
対して１個の差動伝送回路を共有することによって、回
路の低消費電力化、レイアウト面積の効率化が計られ
る。
いて、以下その動作を説明する。第３の実施例において
は、ＮチャネルＭＯＳトランジスタ３９および４０は入
力データ線のプリチャージ電圧を電源電圧からＭＯＳト
ランジスタのしきい値電圧だけ低下させるものである
が、本実施例においてはＮチャネルＭＯＳトランジスタ
３９、４０のゲートにデコード機能を有するデータ線４
３を接続することによって、複数個の入力データ線に対
して１個の差動伝送回路を共有化できる構成となってい
る。このようにすることによって、入力データ線のプリ
チャージ電圧を電源電圧よりＭＯＳトランジスタのしき
い値電圧だけ低い電圧にして実施例３と同様のデータの
高速伝送化が達成され、さらに複数個の入力データ線に
対して１個の差動伝送回路を共有することによって、回
路の低消費電力化、レイアウト面積の効率化が計られ
る。
【００２８】なお、入力データ線３１および３２に新た
にプリチャージ回路を接続して、電源電圧からＭＯＳト
ランジスタのしきい値電圧だけ低い電圧を充電してプリ
チャージ回路４１と共用する、あるいは非選択の入力デ
ータ線に対して所望のプリチャージ電圧を充電するプリ
チャージ回路を設けることにしても、差動伝送回路の伝
送速度の高速化に対する効果は同様であることはいうま
でもない。
にプリチャージ回路を接続して、電源電圧からＭＯＳト
ランジスタのしきい値電圧だけ低い電圧を充電してプリ
チャージ回路４１と共用する、あるいは非選択の入力デ
ータ線に対して所望のプリチャージ電圧を充電するプリ
チャージ回路を設けることにしても、差動伝送回路の伝
送速度の高速化に対する効果は同様であることはいうま
でもない。
【００２９】（実施例５）以下本発明の第５の実施例に
ついて図面を参照しながら説明する。
ついて図面を参照しながら説明する。
【００３０】図６において、０は接地端子、１は電源端
子、５１と５２は互いに相補な入力データ線、５３と５
４は互いに相補な出力データ線、５５と５６はゲートが
入力データ線５１,５２に接続され、ソースが電源端子
１に接続され、ドレインが出力データ線５３,５４に接
続されたＰチャネルＭＯＳトランジスタ、５７と５８は
ゲートが出力データ線５３,５４、ソースが接地端子
０、ドレインがゲートとは異なる側の出力データ線と接
続され、ラッチ回路を構成しているＮチャネルＭＯＳト
ランジスタ、５９と６０はゲートが入力データ線５１,
５２と接続され、ソースがＭＯＳトランジスタのスイッ
チ６１および６２を介して出力データ線５３と５４に接
続され、ドレインが電源端子１に接続されたＮチャネル
ＭＯＳトランジスタ、６３および６４は入力データ線５
１,５２と出力データ線５３,５４をそれぞれ電源電圧お
よび接地電圧に充電するプリチャージ回路、６５はＭＯ
Ｓトランジスタのスイッチ６１と６２のゲートに接続さ
れたクロック信号である。
子、５１と５２は互いに相補な入力データ線、５３と５
４は互いに相補な出力データ線、５５と５６はゲートが
入力データ線５１,５２に接続され、ソースが電源端子
１に接続され、ドレインが出力データ線５３,５４に接
続されたＰチャネルＭＯＳトランジスタ、５７と５８は
ゲートが出力データ線５３,５４、ソースが接地端子
０、ドレインがゲートとは異なる側の出力データ線と接
続され、ラッチ回路を構成しているＮチャネルＭＯＳト
ランジスタ、５９と６０はゲートが入力データ線５１,
５２と接続され、ソースがＭＯＳトランジスタのスイッ
チ６１および６２を介して出力データ線５３と５４に接
続され、ドレインが電源端子１に接続されたＮチャネル
ＭＯＳトランジスタ、６３および６４は入力データ線５
１,５２と出力データ線５３,５４をそれぞれ電源電圧お
よび接地電圧に充電するプリチャージ回路、６５はＭＯ
Ｓトランジスタのスイッチ６１と６２のゲートに接続さ
れたクロック信号である。
【００３１】以上のように構成された差動伝送回路につ
いて、以下その動作を説明する。実施例１のように入力
データ線５１,５２が電源電圧にプリチャージされ、デ
ータをＰＭＯＳのゲートで受けるような差動伝送回路に
おいては、入力データ線の配線容量が大きい場合、デー
タ線の電圧がＭＯＳトランジスタのしきい値電圧以上変
動するのに時間がかかり、差動伝送回路の動作を遅らせ
ることになる。本実施例では、第１の実施例と同様入力
データが印加される前にあらかじめ入力データ線を電源
電圧に、出力データ線を接地電圧にプリチャージ回路を
用いて充電し、入力データが印加されるのを待つように
しておく。入力データが印加され、入力データ線の電圧
が変動し始めた後のタイミングで、クロック信号を印加
してスイッチ６１,６２をオン状態にする。クロック信
号が印加される前に入力データ線の電圧がＭＯＳトラン
ジスタのしきい値電圧以上変動している場合にはＰＭＯ
Ｓ５あるいは５６がオン状態となり、出力データ線に電
荷が充電され始めてデータが伝送される。この場合、ク
ロック信号が印加された後ＮＭＯＳ５９あるいは６０は
出力データ線への電荷の充電に対して補助の役割をし、
データの伝送を高速化することになる。もし、クロック
信号が印加された時点で入力データ線の電圧がＭＯＳト
ランジスタのしきい値電圧以上変動していない場合はＮ
ＭＯＳ５９,６０はＰＭＯＳ５５,５６よりも先に出力デ
ータ線５３,５４を充電し始める。この場合、ＮＭＯＳ
５９,６０のゲートにかかる電圧には入力データの電位
差の分だけ差があるので異なった電流供給能力で出力デ
ータ線を充電し、誤動作することなくデータを伝送する
ことができる。本実施例の場合、遅くともクロック信号
の印加によって差動伝送回路を動作させることができる
ので、伝送速度を高速化することができる。
いて、以下その動作を説明する。実施例１のように入力
データ線５１,５２が電源電圧にプリチャージされ、デ
ータをＰＭＯＳのゲートで受けるような差動伝送回路に
おいては、入力データ線の配線容量が大きい場合、デー
タ線の電圧がＭＯＳトランジスタのしきい値電圧以上変
動するのに時間がかかり、差動伝送回路の動作を遅らせ
ることになる。本実施例では、第１の実施例と同様入力
データが印加される前にあらかじめ入力データ線を電源
電圧に、出力データ線を接地電圧にプリチャージ回路を
用いて充電し、入力データが印加されるのを待つように
しておく。入力データが印加され、入力データ線の電圧
が変動し始めた後のタイミングで、クロック信号を印加
してスイッチ６１,６２をオン状態にする。クロック信
号が印加される前に入力データ線の電圧がＭＯＳトラン
ジスタのしきい値電圧以上変動している場合にはＰＭＯ
Ｓ５あるいは５６がオン状態となり、出力データ線に電
荷が充電され始めてデータが伝送される。この場合、ク
ロック信号が印加された後ＮＭＯＳ５９あるいは６０は
出力データ線への電荷の充電に対して補助の役割をし、
データの伝送を高速化することになる。もし、クロック
信号が印加された時点で入力データ線の電圧がＭＯＳト
ランジスタのしきい値電圧以上変動していない場合はＮ
ＭＯＳ５９,６０はＰＭＯＳ５５,５６よりも先に出力デ
ータ線５３,５４を充電し始める。この場合、ＮＭＯＳ
５９,６０のゲートにかかる電圧には入力データの電位
差の分だけ差があるので異なった電流供給能力で出力デ
ータ線を充電し、誤動作することなくデータを伝送する
ことができる。本実施例の場合、遅くともクロック信号
の印加によって差動伝送回路を動作させることができる
ので、伝送速度を高速化することができる。
【００３２】なお、ＮＭＯＳ５９とスイッチ６１、およ
び６０とスイッチ６２の配置が逆になって電源端子側に
スイッチを設けた配置にしても回路の動作上はまったく
同一であることはいうまでもない。
び６０とスイッチ６２の配置が逆になって電源端子側に
スイッチを設けた配置にしても回路の動作上はまったく
同一であることはいうまでもない。
【００３３】また、回路のプリチャージ期間に、データ
線のイコライズによってＭＯＳトランジスタのゲートに
中間電圧がかかり、電源端子から接地端子へ貫通電流が
流れる可能性がある場合に、ＰＭＯＳ５５と５６のソー
スと電源端子との間プリチャージ期間にソースと電源と
を切り放すスイッチを挿入しても、本実施例の差動伝送
回路の効果は同様であることはいうまでもない。
線のイコライズによってＭＯＳトランジスタのゲートに
中間電圧がかかり、電源端子から接地端子へ貫通電流が
流れる可能性がある場合に、ＰＭＯＳ５５と５６のソー
スと電源端子との間プリチャージ期間にソースと電源と
を切り放すスイッチを挿入しても、本実施例の差動伝送
回路の効果は同様であることはいうまでもない。
【００３４】
【発明の効果】以上のように本発明は、ＤＲＡＭ（ダイ
ナミック型ランダムアクセスメモリ）や、ＳＲＡＭ（ス
タティック型ランダムアクセスメモリ）等の大容量ＭＯ
Ｓ型半導体集積回路において、差動でデータを伝送する
場合にデータ伝送の高速化と、回路の低消費電力化に対
して優れた効果を持つ差動伝送回路を実現できるもので
ある。
ナミック型ランダムアクセスメモリ）や、ＳＲＡＭ（ス
タティック型ランダムアクセスメモリ）等の大容量ＭＯ
Ｓ型半導体集積回路において、差動でデータを伝送する
場合にデータ伝送の高速化と、回路の低消費電力化に対
して優れた効果を持つ差動伝送回路を実現できるもので
ある。
【図１】（ａ）は本発明の第１の実施例における差動伝
送回路の回路図 （ｂ）は同実施例におけるプリチャージ回路の回路図
送回路の回路図 （ｂ）は同実施例におけるプリチャージ回路の回路図
【図２】同実施例における差動伝送回路の動作説明のた
めの波形図
めの波形図
【図３】本発明の第２の実施例における差動伝送回路の
回路図
回路図
【図４】本発明の第３の実施例における差動伝送回路の
回路図
回路図
【図５】本発明の第４の実施例における差動伝送回路の
回路図
回路図
【図６】本発明の第５の実施例における差動伝送回路の
回路図
回路図
【図７】従来の差動伝送回路の回路図
【図８】従来の差動伝送回路の動作説明のための波形図
０ 接地端子 １ 電源端子 ２、３ 入力データ線 ４、５ 内部データ線 ６、７ 出力データ線 ８、９ ＰチャネルＭＯＳトランジスタ １０、１１、１２、１３ ＮチャネルＭＯＳトランジス
タ １４、１５ ＰチャネルＭＯＳトランジスタ １６、１７、１８ プリチャージ回路
タ １４、１５ ＰチャネルＭＯＳトランジスタ １６、１７、１８ プリチャージ回路
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｆ 3/45 Ｚ 7436−5Ｊ Ｈ０４Ｌ 25/02 Ｖ 8226−5Ｋ 9054−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｌ
Claims (7)
- 【請求項１】互いに相補な入力データを第１の導電型Ｍ
ＯＳトランジスタのゲートで受け、互いに相補な内部デ
ータを送信する第１の差動増幅回路と、前記互いに相補
な内部データを第１の導電型とは反対の導電型を持つ第
２の導電型ＭＯＳトランジスタのゲートで受け、互いに
相補な出力データを送信する第２の差動増幅回路とを備
えたことを特徴とする差動伝送回路。 - 【請求項２】ゲートが互いに相補な入力データ線と接続
され、ソースが電源端子と接続され、ドレインが互いに
相補な内部データ線と接続された１対の第１のＰチャネ
ルＭＯＳトランジスタと、ゲートが前記互いに相補な内
部データ線と接続され、ソースが接地端子と接続され、
ドレインがゲートとは異なる側の内部データ線と接続さ
れた１対の第１のＮチャネルＭＯＳトランジスタとから
なる第１の差動増幅回路と、 ゲートが前記互いに相補な内部データ線と接続され、ソ
ースが接地端子と接続され、ドレインが互いに相補な出
力データ線と接続された１対の第２のＮチャネルＭＯＳ
トランジスタと、ゲートが前記互いに相補な出力データ
線と接続され、ソースが電源端子と接続され、ドレイン
がゲートとは異なる側の出力データ線と接続された１対
の第２のＰチャネルＭＯＳトランジスタとからなる第２
の差動増幅回路と、 前記ゲートが互いに相補な入力データ線に接続された前
記第１のＰチャネルＭＯＳトランジスタがオフ状態とな
る電圧に入力データ線を充電する第１のプリチャージ回
路と、 前記ゲートが互いに相補な内部データ線に接続された前
記第１及び第２のＮチャネルＭＯＳトランジスタがオフ
状態となる電圧に入力データ線を充電する第２のプリチ
ャージ回路と、 前記ゲートが互いに相補な出力データ線に接続された前
記第２のＰチャネルＭＯＳトランジスタがオフ状態とな
る電圧に出力データ線を充電する第３のプリチャージ回
路とを備えたことを特徴とする差動伝送回路。 - 【請求項３】請求項２記載の第１の差動増幅回路の第１
のＰチャネルＭＯＳトランジスタのソースと電源端子と
の間と、第２の差動増幅回路の第２のＮチャネルＭＯＳ
トランジスタのソースと接地端子との間にそれぞれゲー
トがデコード機能を有する信号線と接続されたＭＯＳト
ランジスタのスイッチが挿入されていることを特徴とす
る差動伝送回路。 - 【請求項４】互いに相補な入力データをＰチャネルＭＯ
Ｓトランジスタ対のゲートで受けてデータを伝送する差
動伝送回路であって、前記ＰチャネルＭＯＳトランジス
タ対のゲートに接続され、第１の電源電圧を充電するプ
リチャージ回路と、ゲートが第２の電源電圧を有する電
源端子と接続され、前記互いに相補な入力データ線と前
記ＰチャネルＭＯＳトランジスタ対のゲートとの間に挿
入されたＮチャネルＭＯＳトランジスタとを備えた差動
伝送回路。 - 【請求項５】請求項４記載の第２の電源電圧が第１の電
源電圧と同じかそれ以下の電圧であることを特徴とする
差動伝送回路。 - 【請求項６】互いに相補な入力データをＰチャネルＭＯ
Ｓトランジスタ対のゲートで受けてデータを伝送する差
動伝送回路において、ゲートがデコード機能を有する信
号線と接続され、互いに相補な入力データ線と前記Ｐチ
ャネルＭＯＳトランジスタ対のゲートとの間に挿入され
たＮチャネルＭＯＳトランジスタと、前記ＰチャネルＭ
ＯＳトランジスタ対のゲートに接続された電源電圧プリ
チャージ回路とを備えた差動伝送回路。 - 【請求項７】ゲートが互いに相補な入力データ線と接続
され、ソースが電源端子と接続され、ドレインが互いに
相補な出力データ線と接続された１対のＰチャネルＭＯ
Ｓトランジスタと、ゲートが前記互いに相補な出力デー
タ線と接続され、ソースが接地端子と接続され、ドレイ
ンがゲートとは異なる出力データ線と接続された１対の
ＮチャネルＭＯＳトランジスタとからなる差動増幅回路
と、 ゲートが前記互いに相補な入力データ線と接続され、ソ
ースがＭＯＳトランジスタのスイッチを介してゲートが
接続されている入力データ線とは異なる側の入力データ
線に接続されている前記ＰチャネルＭＯＳトランジスタ
のドレインに接続された１対のＮチャネルＭＯＳトラン
ジスタと、前記入力データ線、および出力データ線にそ
れぞれ接続されたプリチャージ回路とを備えた差動伝送
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04097614A JP3112117B2 (ja) | 1992-04-17 | 1992-04-17 | 差動伝送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04097614A JP3112117B2 (ja) | 1992-04-17 | 1992-04-17 | 差動伝送回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000211065A Division JP2001060861A (ja) | 2000-01-01 | 2000-07-12 | 差動伝送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05298886A true JPH05298886A (ja) | 1993-11-12 |
| JP3112117B2 JP3112117B2 (ja) | 2000-11-27 |
Family
ID=14197090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04097614A Expired - Fee Related JP3112117B2 (ja) | 1992-04-17 | 1992-04-17 | 差動伝送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3112117B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004109919A1 (ja) * | 2003-06-05 | 2004-12-16 | Seiko Epson Corporation | デジタル差動増幅制御装置 |
| JP2013041657A (ja) * | 2011-06-22 | 2013-02-28 | Marvell Israel (Misl) Ltd | 共通の列マルチプレクサ及びセンスアンプハードウェアを有するランダムアクセスメモリコントローラ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5782286A (en) * | 1980-11-06 | 1982-05-22 | Mitsubishi Electric Corp | Semiconductor storage device |
| JPS59154691A (ja) * | 1983-02-23 | 1984-09-03 | Toshiba Corp | センス増幅回路 |
| JPS6196587A (ja) * | 1984-10-17 | 1986-05-15 | Toshiba Corp | センスアンプ回路 |
-
1992
- 1992-04-17 JP JP04097614A patent/JP3112117B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5782286A (en) * | 1980-11-06 | 1982-05-22 | Mitsubishi Electric Corp | Semiconductor storage device |
| JPS59154691A (ja) * | 1983-02-23 | 1984-09-03 | Toshiba Corp | センス増幅回路 |
| JPS6196587A (ja) * | 1984-10-17 | 1986-05-15 | Toshiba Corp | センスアンプ回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004109919A1 (ja) * | 2003-06-05 | 2004-12-16 | Seiko Epson Corporation | デジタル差動増幅制御装置 |
| JP2013041657A (ja) * | 2011-06-22 | 2013-02-28 | Marvell Israel (Misl) Ltd | 共通の列マルチプレクサ及びセンスアンプハードウェアを有するランダムアクセスメモリコントローラ |
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| JP3112117B2 (ja) | 2000-11-27 |
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