JPS60213108A - 増幅回路 - Google Patents
増幅回路Info
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- JPS60213108A JPS60213108A JP6769984A JP6769984A JPS60213108A JP S60213108 A JPS60213108 A JP S60213108A JP 6769984 A JP6769984 A JP 6769984A JP 6769984 A JP6769984 A JP 6769984A JP S60213108 A JPS60213108 A JP S60213108A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トラン
ジスタ）で構成された増幅器に関するものであって、特
にファクス用の読取シ信号処理用大規模集積回路（Ｆａ
ｃｓｌｍｉｌｅ Ｖｉｄｅｏ Ｐｒｏｃｅｓａｏｒ Ｌ
ＳＩ以下ＦＶＰＬＳＩと略す０）における増幅器に利用
して有効な技術に関するものである０ 〔背景技術〕 ファクス用のＬＳＩであるＦＶＰＬＳＩをＣＣＤ （Ｃ
ｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）センサと
直結する場合、入力電圧窄最小でも１００ミリボルトと
なってしまう・このため、ＬＳＩ内でこの入力信号を受
ける増幅器のオフセット電圧は、１ミリボルト以下であ
ることが要求される。
ジスタ）で構成された増幅器に関するものであって、特
にファクス用の読取シ信号処理用大規模集積回路（Ｆａ
ｃｓｌｍｉｌｅ Ｖｉｄｅｏ Ｐｒｏｃｅｓａｏｒ Ｌ
ＳＩ以下ＦＶＰＬＳＩと略す０）における増幅器に利用
して有効な技術に関するものである０ 〔背景技術〕 ファクス用のＬＳＩであるＦＶＰＬＳＩをＣＣＤ （Ｃ
ｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）センサと
直結する場合、入力電圧窄最小でも１００ミリボルトと
なってしまう・このため、ＬＳＩ内でこの入力信号を受
ける増幅器のオフセット電圧は、１ミリボルト以下であ
ることが要求される。
増幅器としては、初段は差動増幅回路から構成され、後
段には出力増幅回路及び位相補償回路が設けられ構成さ
れている（例えば、特願昭５７−２１６８４５号）この
場合、初段の差動増幅回路を構成する差動ＭＯ８ＦＥＴ
の負荷ＭＯ８ＦＥＴにおけるしきい値電圧特性等の違い
によシオフセット電圧が１０〜２０ミリボルト発生して
しまう〇本発明は、この欠点をなくすために考案された
〇〔発明の目的〕 本発明の目的は、ファクス用のＬＳＩであるＦＶＰＬＳ
Ｉにおいてオフセット電圧をキャンセルする増幅器を提
供するものである。
段には出力増幅回路及び位相補償回路が設けられ構成さ
れている（例えば、特願昭５７−２１６８４５号）この
場合、初段の差動増幅回路を構成する差動ＭＯ８ＦＥＴ
の負荷ＭＯ８ＦＥＴにおけるしきい値電圧特性等の違い
によシオフセット電圧が１０〜２０ミリボルト発生して
しまう〇本発明は、この欠点をなくすために考案された
〇〔発明の目的〕 本発明の目的は、ファクス用のＬＳＩであるＦＶＰＬＳ
Ｉにおいてオフセット電圧をキャンセルする増幅器を提
供するものである。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面からあきらかになるであろ
う。
明細書の記述および添付図面からあきらかになるであろ
う。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりであるＯ すなわち、差動増幅回路を構成する一対の差動ＭＯ８Ｆ
ＥＴの負荷ＭＯ８ＦＥＴのそれぞれに並列にＭＯＳＦＥ
Ｔを設け、一方のＭＯＳＦＥＴを可変抵抗素子とし、他
方のＭＯＳＦＥＴを固定抵抗素子とする。そしてこれら
のＭＯＳＦＥＴのゲートにＬＳＩ外部から信号を供給し
て、上記差動Ｍ ＯＳ Ｆ Ｅ Ｔに流れる電流を制御
する。これによジオ７セノト電圧をキャンセルするもの
である。
を簡単に説明すれば、下記のとおりであるＯ すなわち、差動増幅回路を構成する一対の差動ＭＯ８Ｆ
ＥＴの負荷ＭＯ８ＦＥＴのそれぞれに並列にＭＯＳＦＥ
Ｔを設け、一方のＭＯＳＦＥＴを可変抵抗素子とし、他
方のＭＯＳＦＥＴを固定抵抗素子とする。そしてこれら
のＭＯＳＦＥＴのゲートにＬＳＩ外部から信号を供給し
て、上記差動Ｍ ＯＳ Ｆ Ｅ Ｔに流れる電流を制御
する。これによジオ７セノト電圧をキャンセルするもの
である。
以下本発明の実施例を図面を参照して具体的に説明する
。
。
第１図は、本発明の一実施例を示すブロック図である。
本実施例は、増幅器１と、この増幅器１の入力電圧と出
力電圧とを比較するコンパレータ２と、このコンパレー
タ２の比較結果が供給されるアップダウンカウンタ３と
、このアップダウンカウンタ３の出力により増幅器１に
供給する電圧を選択するスイッチ選択回路４とから構成
される。
力電圧とを比較するコンパレータ２と、このコンパレー
タ２の比較結果が供給されるアップダウンカウンタ３と
、このアップダウンカウンタ３の出力により増幅器１に
供給する電圧を選択するスイッチ選択回路４とから構成
される。
増幅器１の入力電圧Ｖｉｌｌと出力電圧■。、と金コン
パレータ２で比較する。この場合、上記コンパレータ２
が持つオフセット電圧はそのまま上記増幅器１のオフセ
ット電圧となってしまうため、コンパレータ２のオフセ
ット電圧は、１ｍＶ以下の必要がある。コンパレータ２
により比較した結果をクロック信号ＣＬＫに従って、ア
ップダウンカウンタ３に読み込ませる◇そして上記アッ
プダウンカウンタ３の出力がスイッチ選択回路４に供給
される。この信号に従って増幅器１に供給される電圧Ｂ
を選択する。なお他方の増幅器１には、固定電圧Ａが供
給される。
パレータ２で比較する。この場合、上記コンパレータ２
が持つオフセット電圧はそのまま上記増幅器１のオフセ
ット電圧となってしまうため、コンパレータ２のオフセ
ット電圧は、１ｍＶ以下の必要がある。コンパレータ２
により比較した結果をクロック信号ＣＬＫに従って、ア
ップダウンカウンタ３に読み込ませる◇そして上記アッ
プダウンカウンタ３の出力がスイッチ選択回路４に供給
される。この信号に従って増幅器１に供給される電圧Ｂ
を選択する。なお他方の増幅器１には、固定電圧Ａが供
給される。
増幅器１を詳細に示したのが第２図である。上記の電圧
Ａ及びＢは、図に示すようにＰチャンネル形ＭＯ８ＦＥ
Ｔ Ｍ、、及びＭｌ、のゲートに供給される。
Ａ及びＢは、図に示すようにＰチャンネル形ＭＯ８ＦＥ
Ｔ Ｍ、、及びＭｌ、のゲートに供給される。
増幅器１は、差動増幅回路と位相補償回路とから構成さ
れる。
れる。
初段の差動増幅回路を構成するＮチャンネル形差動ＭＯ
８ＦＥＴＭｍ及びＭ４のゲートには、入力信号■１１１
−及び■Ｉｎ＋が供給される。上記差動Ｍ ＯＳ Ｆ
Ｅ Ｔ Ｍｓ及びＭ４の共通ソースに接続されたＮチャ
ンネル形定電流ＭＯ８ＦＥＴＭ、のゲ−）Ｋは、基準電
圧ｖ、ｏが供給され、ソースは電源端子ＶＳＳに接続さ
れている。一方上記差動ＭＯ８ＦＥＴＭ、の負荷回路を
構成するＰチャンネル形ＭＯ８ＦＥＴ Ｍ、及びＭｌ、
は、それぞれ並列に接続されている。ＭＯ８ＦＥＴＭ、
１のゲートには、第１図に示すように固定された信号Ａ
が供給され、ソースは他方の電源端子ＶＤＤに接続され
ている。一方ＭＯ８ＦＥＴＭ、のゲートはドレインに接
続され、ソースは電源端子ｖＤＤに接続されている。差
動ＭＯ８ＦＥＴＭ４の負荷回路を構成するＰチャンネル
形ＭＯ８ＦＥＴＭ、及びＭｌ、は、上記ＭＯ８ＦＥＴ
Ｍ、及びＭｌｌと同様にそれぞれ並列に接続されている
。ＭＯ８ＦＥＴＭｔのゲートは、λ（Ｏ８ＦＥＴＭ、の
ゲートに接続されている。すなわちＭＯＳＦＥＴ Ｍ、
及びＭ、は、カレントミラー回路を構成している。一方
ＭＯ５ＦＥＴ Ｍ、、のゲートには、第１図に示すよう
にスイッチ選択回路４により選択された信号Ｂが供給さ
れ、ソースは電源端子ＶＤＤに接続されている。
８ＦＥＴＭｍ及びＭ４のゲートには、入力信号■１１１
−及び■Ｉｎ＋が供給される。上記差動Ｍ ＯＳ Ｆ
Ｅ Ｔ Ｍｓ及びＭ４の共通ソースに接続されたＮチャ
ンネル形定電流ＭＯ８ＦＥＴＭ、のゲ−）Ｋは、基準電
圧ｖ、ｏが供給され、ソースは電源端子ＶＳＳに接続さ
れている。一方上記差動ＭＯ８ＦＥＴＭ、の負荷回路を
構成するＰチャンネル形ＭＯ８ＦＥＴ Ｍ、及びＭｌ、
は、それぞれ並列に接続されている。ＭＯ８ＦＥＴＭ、
１のゲートには、第１図に示すように固定された信号Ａ
が供給され、ソースは他方の電源端子ＶＤＤに接続され
ている。一方ＭＯ８ＦＥＴＭ、のゲートはドレインに接
続され、ソースは電源端子ｖＤＤに接続されている。差
動ＭＯ８ＦＥＴＭ４の負荷回路を構成するＰチャンネル
形ＭＯ８ＦＥＴＭ、及びＭｌ、は、上記ＭＯ８ＦＥＴ
Ｍ、及びＭｌｌと同様にそれぞれ並列に接続されている
。ＭＯ８ＦＥＴＭｔのゲートは、λ（Ｏ８ＦＥＴＭ、の
ゲートに接続されている。すなわちＭＯＳＦＥＴ Ｍ、
及びＭ、は、カレントミラー回路を構成している。一方
ＭＯ５ＦＥＴ Ｍ、、のゲートには、第１図に示すよう
にスイッチ選択回路４により選択された信号Ｂが供給さ
れ、ソースは電源端子ＶＤＤに接続されている。
後段の出力増幅回路を構成する出力増幅用Ｐチャンネル
形Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍｅのゲートには、初段の差
動増幅回路の出力が供給される。ソースは電源端子ｖＤ
Ｄに接続され、ドレインＶｉＮチャンネル形定電流ＭＯ
８ＦＥＴＭ、のドレインに接続されている。またＭＯ８
ＦＥＴＭ、のゲート・ドレイン間には、位相補償回路を
構成する抵抗ＲとコンデンサＣが設けられている。定電
流ＭＯ８ＦＥＴＭ、のゲートには、基準電圧Ｖ。０が供
給されソースは他方の電源端子ＶＳＳに接続されている
。
形Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍｅのゲートには、初段の差
動増幅回路の出力が供給される。ソースは電源端子ｖＤ
Ｄに接続され、ドレインＶｉＮチャンネル形定電流ＭＯ
８ＦＥＴＭ、のドレインに接続されている。またＭＯ８
ＦＥＴＭ、のゲート・ドレイン間には、位相補償回路を
構成する抵抗ＲとコンデンサＣが設けられている。定電
流ＭＯ８ＦＥＴＭ、のゲートには、基準電圧Ｖ。０が供
給されソースは他方の電源端子ＶＳＳに接続されている
。
第１図において、増幅器１の入力電圧Ｖ１と出力電圧■
。。、の電位差をコンパレータ２で比較する。
。。、の電位差をコンパレータ２で比較する。
この比較結果を次段のアップダウンカウンタ３Ｋ。
クロック信号ＣＬＫに従って読み込筐せる。そしてこの
アップダウンカウンタ３の出力によシ、スィッテ選択回
路４でスイッチＳをコントロールして増幅器１に供給さ
れる電圧Ｂを選択する。この動作をくり返し行なう。上
記増幅器１の入力電圧■、と出力電圧■。□の電位差が
一致したとき増幅器１のオフセット電圧は零となる０こ
のとき選択された電圧Ｂが第２図に示す増幅器の差動増
幅回路を構成する差動ＭＯ８ＦＥＴ Ｍ４の負荷ＭＯ８
Ｆ Ｅ Ｔ Ｍ ＊に連列に接続されたＭＯ８ＦＥＴＭ
□のゲートに供給される・一方差動ＭＯ８ＦＥＴＭ。
アップダウンカウンタ３の出力によシ、スィッテ選択回
路４でスイッチＳをコントロールして増幅器１に供給さ
れる電圧Ｂを選択する。この動作をくり返し行なう。上
記増幅器１の入力電圧■、と出力電圧■。□の電位差が
一致したとき増幅器１のオフセット電圧は零となる０こ
のとき選択された電圧Ｂが第２図に示す増幅器の差動増
幅回路を構成する差動ＭＯ８ＦＥＴ Ｍ４の負荷ＭＯ８
Ｆ Ｅ Ｔ Ｍ ＊に連列に接続されたＭＯ８ＦＥＴＭ
□のゲートに供給される・一方差動ＭＯ８ＦＥＴＭ。
の負荷ＭＯ５ＦＥＴＭ、に並列に接続されたＭＯＳ Ｆ
Ｅ Ｔ Ｍｌｌ のゲートには固定電圧Ａが供給され
る。これによシ差動ＭＯ８ＦＥＴ Ｍ、及びＭ４に流れ
る電流は等しくなる。すなわちオフセット電圧をキャン
セルすることができる。そして上記差動増幅回路の出力
は、次段の出力増幅回路を介して出力される。
Ｅ Ｔ Ｍｌｌ のゲートには固定電圧Ａが供給され
る。これによシ差動ＭＯ８ＦＥＴ Ｍ、及びＭ４に流れ
る電流は等しくなる。すなわちオフセット電圧をキャン
セルすることができる。そして上記差動増幅回路の出力
は、次段の出力増幅回路を介して出力される。
増幅器において、差動増幅回路を構成する差動ＭＯ８Ｆ
ＥＴ Ｍ、及びＭ４の負荷回路として設けられているＭ
ＯＳＦＥＴ Ｍ、及びＭ、のそれぞれに並列にＭＯＳＦ
ＥＴ Ｍ、、、及びＭｌ、を設け、ＩＣ外部から一方の
ＭＯＳＦＥＴ Ｍ、、のゲートに固定電圧を供給し、他
方のＭＯＳＦＥＴ Ｍ、、のゲートに可変電圧を供給し
て上記差動ＭＯ８ＦＥＴ Ｍ、及びＭ４に流れる電流を
制御することによシオフセット電圧をキャンセルするこ
とができるという効果が得られる。
ＥＴ Ｍ、及びＭ４の負荷回路として設けられているＭ
ＯＳＦＥＴ Ｍ、及びＭ、のそれぞれに並列にＭＯＳＦ
ＥＴ Ｍ、、、及びＭｌ、を設け、ＩＣ外部から一方の
ＭＯＳＦＥＴ Ｍ、、のゲートに固定電圧を供給し、他
方のＭＯＳＦＥＴ Ｍ、、のゲートに可変電圧を供給し
て上記差動ＭＯ８ＦＥＴ Ｍ、及びＭ４に流れる電流を
制御することによシオフセット電圧をキャンセルするこ
とができるという効果が得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０たとえば、差動増幅回
路を構成する差動ＭＯ８ＦＥＴＭ、及びＭ４の負荷回路
として設けられているＭＯＳＦＥＴ Ｍ、及びＭ、に並
列に接続されたＭＯ８ＦＥＴＭ、、及びＭｌｌのゲート
に供給される信号Ａ及びＢは、一方が固定電圧で他方が
可変ε圧であればどちらに供給されてもよい。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０たとえば、差動増幅回
路を構成する差動ＭＯ８ＦＥＴＭ、及びＭ４の負荷回路
として設けられているＭＯＳＦＥＴ Ｍ、及びＭ、に並
列に接続されたＭＯ８ＦＥＴＭ、、及びＭｌｌのゲート
に供給される信号Ａ及びＢは、一方が固定電圧で他方が
可変ε圧であればどちらに供給されてもよい。
また差動ＭＯ８ＦＥＴＭ、及びＭ４の負荷ＭＯ８ＦＥＴ
ＭＩ及びＭ、は、抵抗であってもよい０まだ上記増幅器
は０ＭＯ８（相補型ＭＯ８）で構成したが、Ｎチャンネ
ル形ＭＯ８ＦＥＴまたはＰチャンネル形ＭＯ８ＦＥＴの
みで構成してもよいＯ〔利用分野〕 本発明は、たとえばファクス用の大規模集積回路である
ＦＶＰＬＳＩにおける増幅器などの微小信号を扱う増幅
器に広く利用できる。
ＭＩ及びＭ、は、抵抗であってもよい０まだ上記増幅器
は０ＭＯ８（相補型ＭＯ８）で構成したが、Ｎチャンネ
ル形ＭＯ８ＦＥＴまたはＰチャンネル形ＭＯ８ＦＥＴの
みで構成してもよいＯ〔利用分野〕 本発明は、たとえばファクス用の大規模集積回路である
ＦＶＰＬＳＩにおける増幅器などの微小信号を扱う増幅
器に広く利用できる。
第１図は、本発明の概要を示したブロック図である。
第２図は、第１図の増幅器１の回路図である。
１・・・増幅器、２・・・コンパレータ、３・・・アッ
プダウンカウンタ、４・・・スイッチ選択回路。 第 １ 図 第 ２ 図
プダウンカウンタ、４・・・スイッチ選択回路。 第 １ 図 第 ２ 図
Claims (1)
- １、共通にソースが接続された一対の差動ＭＯ８ＦＥＴ
と、上記一対の差動ＭＯ８ＦＥＴの負荷回路として、一
方の差動ＭＯ８ＦＥＴのドレインに可変抵抗回路を接続
し、他方の差動ＭＯ８ＦＥＴのドレインに固定抵抗回路
を接続してなる差動増幅回路と、との差動増幅回路の出
力端に出力増幅回路及び位相補償回路を設けてなること
を特徴とする増幅器◎
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6769984A JPS60213108A (ja) | 1984-04-06 | 1984-04-06 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6769984A JPS60213108A (ja) | 1984-04-06 | 1984-04-06 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60213108A true JPS60213108A (ja) | 1985-10-25 |
| JPH0562487B2 JPH0562487B2 (ja) | 1993-09-08 |
Family
ID=13352459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6769984A Granted JPS60213108A (ja) | 1984-04-06 | 1984-04-06 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60213108A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3700296A1 (de) * | 1986-01-08 | 1987-07-09 | Mitsubishi Electric Corp | Halbleiter-differenzverstaerker |
| JPH01229508A (ja) * | 1988-03-10 | 1989-09-13 | Matsushita Electric Ind Co Ltd | 帰還増幅回路装置 |
| JPH04341004A (ja) * | 1991-05-17 | 1992-11-27 | Mitsubishi Electric Corp | オフセット補正回路 |
| US7245169B2 (en) | 2003-07-14 | 2007-07-17 | Yamaha Corporation | Offset correcting method, offset correcting circuit, and electronic volume |
| JP2007531459A (ja) * | 2004-03-31 | 2007-11-01 | アナログ デバイセス インコーポレーテッド | 差動段電圧オフセットトリム回路 |
| JP2008301083A (ja) * | 2007-05-30 | 2008-12-11 | Mitsubishi Electric Corp | 差動信号生成回路 |
| JP2009225095A (ja) * | 2008-03-17 | 2009-10-01 | Tdk Corp | 光電流・電圧変換回路 |
-
1984
- 1984-04-06 JP JP6769984A patent/JPS60213108A/ja active Granted
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3700296A1 (de) * | 1986-01-08 | 1987-07-09 | Mitsubishi Electric Corp | Halbleiter-differenzverstaerker |
| US4780686A (en) * | 1986-01-08 | 1988-10-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor differential amplifier |
| JPH01229508A (ja) * | 1988-03-10 | 1989-09-13 | Matsushita Electric Ind Co Ltd | 帰還増幅回路装置 |
| JPH04341004A (ja) * | 1991-05-17 | 1992-11-27 | Mitsubishi Electric Corp | オフセット補正回路 |
| US7245169B2 (en) | 2003-07-14 | 2007-07-17 | Yamaha Corporation | Offset correcting method, offset correcting circuit, and electronic volume |
| US7554376B2 (en) | 2003-07-14 | 2009-06-30 | Yamaha Corporation | Offset correcting method, offset correcting circuit, and electronic volume |
| JP2007531459A (ja) * | 2004-03-31 | 2007-11-01 | アナログ デバイセス インコーポレーテッド | 差動段電圧オフセットトリム回路 |
| JP2008301083A (ja) * | 2007-05-30 | 2008-12-11 | Mitsubishi Electric Corp | 差動信号生成回路 |
| US8008972B2 (en) | 2007-05-30 | 2011-08-30 | Mitsubishi Electric Corporation | Differential signal generator circuit |
| JP2009225095A (ja) * | 2008-03-17 | 2009-10-01 | Tdk Corp | 光電流・電圧変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0562487B2 (ja) | 1993-09-08 |
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