JPS62145339A - インタ−リ−ブ方式の記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、インターリーブ方式の記憶装置に係り、特に
画像メモリ、プログラムメモリ等に好適々連続アドレス
の高速読出しを行なう装置に関する。

〔従来の技術〕

従来、インターリーブ方式の記憶装置は、データ処理装
置に、複数個のバンクに分割されインターリーブ（交互
配置）された主記憶装置を接続し、あるデータ読出しサ
イクルの実行中に、次だ読み出すべきデータを複数個先
行アクセスしておき、アドレスの下位部分をデコードし
てバンクセレクト信号とし、該信号てよりセレクトされ
たバンクのバックアゲートを開くことによシ、高速デー
タ読出しを実現していた。

この方式によれば、アドレスの上位部分が、全メモリバ
ンクのアクセスアドレスとして接続されており、アドレ
スが更新されメモリバンクの最終段から、初段に切り換
わる際、全メモリバンクに対するアクセスアドレスが更
新されるため、該記憶装置は、通常のメモリと同様のメ
モリアクセスウェイト時間を必要としていたう 従来のインターリーブ方式の記憶装置についには、１新
版　情報処理ハンドブック　情報処理学会編”第８１７
頁から第８１８頁において論じられている。

〔発明が解決しようとする問題点〕

上記従来技術は、全メモリバンクに対するアクセスアド
レスが更新された時のことが配慮されておらず、メモリ
バンクが最終段から初段に切り換わる際にメモリアクセ
スウェイト時間が必要であるという問題があった。

本発明の目的は、上記メモリアクセスウェイト時間を不
要圧し、メモリバンクの最終段から初段に切り換わる際
にも、通常のバンク切り換えと同様のタイミングをもっ
て、メモリアクセスを行うインターリーブ方式の記憶装
置を提供することにある。

〔問題点を解決するための手段〕

上記目的は、インターリーブされ九複数のメモリバンク
と各々のメモリバンクに接続された、現行アドレスバス
と先行アドレスバスを切り換えるアドレスセレクタとデ
ータ処理装置より渡されるアドレスの下位のバンクセレ
クト部より生成される先行アドレスセレクト信号を発生
する先行アドレスセレクト信号発生器と該メモリバンク
より送出されるデータをコントロールするバックアゲー
トと該パンクセレクト部をデコードし、各々のメモリバ
ンクのバッファゲートに接続されろバッファゲートコン
トロール信号を発生するバンクセレクトデコーダとデー
タ処理装置より渡されるアドレスの上位のメモリアドレ
ス部をインクリメントし、先行アドレスを生成するアド
レスインクリメンタより成る記憶装置により達成される
。

〔作用〕

データ読み出しが終ったメモリバンクに対するアクセス
アドレスは、アドレスセレクタにより現行アドレスから
、アドレスインクリメンタによ）現行アドレスに１を加
算され穴先行アドレスに切、ｂ換わり、すぐＶＣ該メモ
リバンクの先行アクセスが始まる。ま念データ読み出し
が終わったか否かをアドレス内のバンクセレクト部より
先行アドレスセレクト信号発生器が判定し、各メモリバ
ンクのアドレスセレクタをコントロールする。また該バ
ンクセレクト部をバンクセレクトデコーダが判定シ、各
メモリバンクのパックアゲートをコントロールする。

これによりメモリバンクの最終段の読み出しがＨ７後、
先行アドレスによりアクセスされていた初段のメモリバ
ンクは当該データを送出しているので、アドレスが更新
され初段のパンファゲートがセレクトされた時には、メ
モリアクセスウェイト時間なしに当該データを読み出す
ことができる。

〔実施例〕

以下、本発明の一実施例分第１図、第２図、＄３図によ
り説明する、 第１図は本発明が適用される記憶装置のブロック図であ
る。

データ処理装置よりのアドレス１５はメモリアドレス部
１とバンクセレクト部２と：で分割され。

現行アドレスバス１２となり、アドレスインクリメンタ
３を介し先行アドレスバス１１に畷続され、又アドレス
セレクタ（０）１０１．同（１）２０１゜同（２）３０
１を介し、それぞれメモリアクセス・アドレス線１０７
．同２０７．同３０７に接続され、さらにそれぞれメモ
リバンク（０）１０２゜同（１）２０２．同（２）３０
２だ接続され、又メモリバンク（３）Ｋ接続されてｂる
。バンクセレクト部２は、バンクセレクト信号１３とな
り先行アドレスセレクト信号発生器４に接続されさらに
先行アドレスセレクト６号１０５，２０５゜３０５とな
り、又、バンクセレクトデコーダ５に接続サレハツファ
ゲートコントロール信号１０６゜２０６．３０６，４０
６を介し、バッファゲート（０）１０３．同（１）２０
３．同（２）３０３゜同（３）４０３に接続されている
。さらに各バッファゲートを介し、各メモリバンクのデ
ータ線１０８．２０８，３０８，４０８がデータバス１
４に接続されている。

本実施例は４ウエイ構成をとっており、バンクセレクト
部２はアドレス１５の下２ビットとしている。この構成
における先行アドレスセレクト信号発生器４の機能を第
２図Ｋ、又、バンクセレクトデコーダ５の機能を第３図
に示す。アドレスインクリメンタ３は、その入力である
現行アドレスバス１２のアドレスに常Ｋｌを加算してい
る。これ如より先行アドレスバス１１のアドレスは現行
アドレスバス１２のアドレスよりも１だけ大きくなって
いる。又、各アドレスセレクタ１０１゜２０１．３０１
は、それぞれの先行アドレスセレクト信号１０５，２０
５，３０５のコントロールにより、各々のメモリアクセ
スアドレス線１０７゜２０７．３０７に現行アドレスバ
ス１２上のアドレスか又は先行アドレスバス１１上のア
ドレスのいずれかを出力している。各メモリバンク１０
２゜２０２．３０２，４０２は、それぞれのアクセスア
ドレスが入力されると、一定のメモリアクセスウェイト
時間後、当該データを、各々のデータ線１０８．２０８
，３０８，４０８に出力する。各バッファゲート１０３
，２０３，３０３，４０３は、各々のバッファゲートコ
ントロール信号１０６゜２０６．３０６，４０６により
セレクトされると開いて、当該データをデータバス１４
に送出する。

ただし、第３図に示すように、バッファゲートのセレク
トは、一度に１つのバッファゲートに対してしか行われ
ない。

今、バンクセレクト部２の内容が１０＃であったとする
。この時はバンクセレクトデコーダ５により、バッファ
ゲートセレクト信号３０６が有効となり、バッフアゲ−
）　（２）３０３が開き当該データがデータバス１４に
送出される。又、先行アドレスセレクト信号発生器４は
、先行アドレスセレクト信号１０５，２０５を有効にす
る。これにより、アドレスセレクタ（ｏ　）　１０１．
　同（１）２０１は、先行アドレスをセレクトし各々の
メモリアクセスアドレス線１０７，２０７に送出する。

この時は、先行アドレスセレクタ信号３０５は、現行ア
ドレスセレクトとなっているためアドレスセレクタ（２
）は現行アドレスをメモリアクセスアドレス線３０７に
送出している。さらにメそりバンク（３）４０２にも現
行アドレスが供給されているので、当該データはデータ
線４０８に送出されている。ここで、アドレス１５が更
新される七バンクセレクト部２は”１１”と々す、バン
クセレクトデコーダ５は、バッファゲートコントロール
信号４０６を有効にする。これによりバッファゲート（
３）４０３が開き、先にデータ線４０８に送出されてい
た当該データが、データバス１４に送出される。この時
には、先行アドレスセレクト信号発生器４は、先行アド
レスセレクト信号３０５も有効にするので、アドレスセ
レクタ（２）は、先行ア）゛レスバス１１をセレクトし
、メモリアクセスアドレス線３０７には、先行アドレス
が送出される。

この時、メモリバンク（０）１０２は先行アドレスによ
りアクセスされているので、データ線１０８には先行ア
ドレスによるデータが送出されている。

ここで、さらて、アドレス１５が更新されるとバンクセ
レクト部２は”ｏｏ’となり、父、メモリアドレス部１
は、１だけ大きいアドレスとなり現行アドレスと先行ア
ドレスとが等しくなる。これＫよりバンクセレクトデコ
ーダ５は、バッファゲートコントロール信号１０６を有
効とするため、バッファゲート（０）１０３が開くが、
この時には、前回の先行アドレスでアクセスされたデー
タが、データ線１０８あるので、このデータがデータバ
ス１４に送出される。こうして、先行アクセスされた初
段のメモリバンク（Ｑ）１０２０当該データの読み出し
を行う。

次Ｋ、現行アドレスと前回の先行アドレスが等しいうち
；、で、先行アドレスセレクト信号発生器４ンこより先
行アドレスセレクト信号１０’５，２０５゜３０５を無
効とし、各アドレスセレクタを現行アドレスバス１２セ
レクトに切り換える。

次（で先ｔテアドレスバス１１上のアドレスをインクリ
メントする。

このようにして、光背アドレスバス１１から現行アドレ
スバス１２への切り換えはなめらかに行われる。

以上のタイミングを、第４図を用いて説明する。

第４図は、本実施例のタイムチャートである。各アドレ
スの関係を第５図に示す。

アドレス１５がＡ３の時、現行アドレスバス１２には該
Ａ３のメモリアドレス部１のＲＡＯが、先行アドレスバ
ス１１には該ＲＡＯより１だけ大きめアドレスＲＡ４が
供給されている。さらにこの時のバンクセレクト部２は
１１”なので、バンクセレクトデコーダ５により、バッ
ファゲートコントロール信号４０６のみがセレクトされ
、また、先行アドレスセレクト店号発生器４により。

先行アドレスセレクト信号１０５，２０５，３０５は、
先行アドレスバス１１をセレクトしている。

メモリバンク（０）１０２に関しには、アドレス１５が
、ＡＯからＡＲＫ切り換わった時にメモリアクセスアド
レス１０７が、先行アドレスＲＡ４となり、先行メモリ
アクセスが開始されている。

以下、メモリバンク（１）２０２．同（２）３０２に関
しても同様である。ここでメモリバンク（３）４０２が
、データ線４０８にデータＤ３を送出し。

さらにバッファゲートコントロールＭ号４　ｏ　６によ
り開かれたバッファゲート＜３）４０３が該データＤ３
をデータバス１４して送出しているので。

データ処理装置は該データを読み取り終えろと次のデー
タを要求し、アドレス１５を人３から人４：Ｃ切り換え
る。これＫより現行アドレスバス１２には該Ａ４のメモ
リアドレス部１のＲ，Ａ４となる。

該ＲＡ４は前のメモリアドレスＲ，ＡＯよりも１だけ大
きいメモリアドレスである。この時から該Ｉｔ、Ａ４は
現行アドレスバス１２に送出され、メモリバンク（３）
４０２のアクセスが開始される。

さらに該Ａ４のバンクセレクト部２は００”なので、バ
ンクセレクトデコーダ５により、バッファゲートコント
ロール信号１０６のみがセレクトされ、また、先行アド
レスセレクト信号発生器４により、先行アドレスセレク
ト信号１０５，２０５゜３０５Ｈ現行アドレスバス１２
セレクトに切り換わる。この時には、メモリバンク（０
）１０２は、先行アドレスバス１１のＲＡ４により、す
でにアクセスされているので、データＤ４を、データ線
１０８に送出する。さらに該バッファゲートコントロー
ル信号１０６により、バッファゲート（３）４０３が開
くので、該データＤ４がデータバス１４１Ｃ送出される
。この後、先行アドレスバス１１は、ＲＡ４よりも１だ
け大きい先行アドレスＲＡＳを供給する。

これによってメモリバンクの最終段から初段への切り換
えは、通常のメモリバンクの切り換えと同様のタイミン
グとなる。

このタイミングを、第６図の従来例のタイミングと比較
してみる。従来例では、４つのメモリバンクからのデー
タを全て読み終えてから、次のアドレスを全メモリバン
クに供給するため、データＤ３からデータＤ４４での間
にメモリアクセスウェイト時間が存在しているっ 本実施例によれば、メモリアクセスウェイト時間が不要
となる効果がある。

以下、本実施例での効率を試算する。

通常のメモリアクセスウェイト時間を３００ｎｓ。

データ処理装置のデータ読出サイクル時間を１００ｎｓ
とすると、従来方式では、データを４個読み出し穴径、
全メモリバンクのアクセスが発生するので、初段メモリ
バンクアクセスから次回の同バンクアクセスまでは、１
００Ｘ４＋３００＝７００（ｎｓ）と々る。本実施例で
は、データを４個読み出した後、すぐに次のデータが読
み出せるため、先述のサイクルタイムは％　１００Ｘ４
＝４００　（ｎｓ）となる。

よって、約４０％の効率の向上となる。

尚、本実施例において、データの書き込みについて言及
していないが、バッファゲート、信号線を双方向性にし
て、アドレスを順次各々のメモリバンクに切換えて１（
夕き込むことにより達成されることは明らかである。

〔発明の効果〕

本発明によれば、メモリバンクの最終段から初段への切
り換え時のメモリアクセスウェイト時１ｋｎが不要とな
るので、データの高速読み出しが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例にかかるインターリーブ方式
の記憶装置のブロック図、第２図は第１図における先行
アドレスセレクト信号発生器の機能説明図、ｗｃ３図は
第１図におけるバンクセレクトデコーダの機能説明図、
第４図は第１図にかかる装置のタイムチャート、第５図
は第４図における各アドレスの関係、第６図は従来装置
のタイムチャートである。。 １・・・メモリアドレス部、２・・・バンクセレクト部
、３・・・アドレスインクリメンタ、４・・・先行アド
レスセレクト信号発生器、５・・・バンクセレクトデコ
ーダ、１１・・・先行アドレスバス、１２・・・現行ア
ドレスバス、１３・・・バンクセレクト信号、１４・・
・データパス、１０１，２０１，３０１・・・アドレス
セレクタ、１０２，２０２，３０２，４０２・・・メモ
リバンク、１０３．．２０３，３０３，４０３・・・バ
ッファゲート、１０５，２０５，３０５・・・先行アド
レスセレクト信号。

Claims (1)

1. 【特許請求の範囲】 １、データの処理を行なうデータ処理装置よりアクセス
   される複数のメモリバンクを備え、該メモリバンクを切
   換えてデータを読み出すインターリーブ方式の記憶装置
   において、前記データ処理装置から出力される現行アド
   レスより先行するアドレスを送出するアドレスインクリ
   メンタと、現行アドレス又は先行アドレスのいずれか一
   方を選択させるためのアドレスセレクト信号を発生する
   先行アドレスセレクト信号発生器と、該アドレスセレク
   ト信号により現行又は先行アドレスを選択して各々のメ
   モリバンクにアドレスを供給する複数のアドレスセレク
   タを備えたことを特徴とするインターリーブ方式の記憶
   装置。 ２、特許請求の範囲第１項において、前記アドレスイン
   クリメンタから出力される先行アドレスは、現行アドレ
   スより１だけ大きいことを特徴とするインターリーブ方
   式の記憶装置。 ３、特許請求の範囲第１項において、前記先行アドレス
   セレクト信号発生器は、データ読み出し済みのメモリバ
   ンクに対応するアドレスセレクタには先行アドレスを選
   択させ、データ読み出し中及びデータ読み出し前のメモ
   リバンクに対応するアドレスセレクタには現行アドレス
   を選択させるようなアドレスセレクト信号を発生するこ
   とを特徴とするインターリーブ方式の記憶装置。 ４、データの処理を行なうデータ処理装置よりアクセス
   される複数のメモリバンクを備え、該メモリバンクを切
   換えてデータを読み出すインターリーブ方式の記憶装置
   において、前記データ処理装置から出力される現行アド
   レスの上位のメモリアドレス部をインクリメントし、現
   行アドレスより１だけ大きい先行アドレスを送出するア
   ドレスインクリメンタと、前記現行アドレスの下位のバ
   ンクセレクト部より、現行アドレス又は先行アドレスの
   いずれか一方を選択させるためのアドレスセレクト信号
   に発生する先行アドレス信号発生器と、該アドレスセレ
   クト信号により現行又は先行アドレスを選択して各々の
   メモリバンクにアドレスを供給する複数のアドレスセレ
   クタと、前記各々のメモリバンクより読み出されるデー
   タをコントロールするための複数のバッファゲートと、
   前記バンクセレクト部をデコードし、前記メモリバンク
   に対応したバッファゲートの動作を制御するバンクセレ
   クトデコーダを備えたことを特徴とするインターリーブ
   方式の記憶装置。