JPH06202942A - フラッシュメモリ回路と操作方法 - Google Patents
フラッシュメモリ回路と操作方法Info
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- JPH06202942A JPH06202942A JP4349672A JP34967292A JPH06202942A JP H06202942 A JPH06202942 A JP H06202942A JP 4349672 A JP4349672 A JP 4349672A JP 34967292 A JP34967292 A JP 34967292A JP H06202942 A JPH06202942 A JP H06202942A
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Classifications
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- G—PHYSICS
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G11C7/1045—Read-write mode select circuits
Landscapes
- Read Only Memory (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【目的】 フラッシュメモリの消去や再プログラミング
を並列に行うと寿命が短くなるので、操作回数を減ら
し、かつ操作時間のかからない回路と操作方法を開示す
る。 【構成】 データを記憶するメモリ回路（５５）が、２
個の並列のメモリ装置（７３−８０）を含むメモリバン
ク（７１，７２）を備える。第１モードではアクセス要
求とアドレス信号を受けると、制御機構（８８）がアド
レスを発生してメモリバンク（７１，７２）から交互に
データを読み出す。第２モードではアクセス要求と共に
送られるアドレスを持つメモリバンク（７１，７２）に
アクセスする。メモリ装置の消去とプログラムは並列に
行う。ある記憶場所のビットが消去されていないことが
分かると、関連したメモリ装置にだけ次の消去コマンド
を送る。同様にデータ語を正しく記憶しなかったとき
は、関連するメモリ装置だけを書き込み状態にして再び
プログラミングを行う。
を並列に行うと寿命が短くなるので、操作回数を減ら
し、かつ操作時間のかからない回路と操作方法を開示す
る。 【構成】 データを記憶するメモリ回路（５５）が、２
個の並列のメモリ装置（７３−８０）を含むメモリバン
ク（７１，７２）を備える。第１モードではアクセス要
求とアドレス信号を受けると、制御機構（８８）がアド
レスを発生してメモリバンク（７１，７２）から交互に
データを読み出す。第２モードではアクセス要求と共に
送られるアドレスを持つメモリバンク（７１，７２）に
アクセスする。メモリ装置の消去とプログラムは並列に
行う。ある記憶場所のビットが消去されていないことが
分かると、関連したメモリ装置にだけ次の消去コマンド
を送る。同様にデータ語を正しく記憶しなかったとき
は、関連するメモリ装置だけを書き込み状態にして再び
プログラミングを行う。
Description
【０００１】
【産業上の利用分野】本発明はデジタルデータを記憶す
るための固体メモリ装置、より詳しくは一般にフラッシ
ュメモリと呼ぶ一種のメモリ装置に関する。
るための固体メモリ装置、より詳しくは一般にフラッシ
ュメモリと呼ぶ一種のメモリ装置に関する。
【０００２】
【従来の技術】フラッシュメモリは、消去可能なプログ
ラマブルリードオンリーメモリ（ＥＰＲＯＭ）および電
気的に消去可能なプログラマブルリードオンリーメモリ
（ＥＥＰＲＯＭ）技術に基づく不揮発性記憶装置であ
る。この種の装置は設備中でプログラムすることがで
き、プログラミング電圧や消去電圧を与えまた消去手順
を行うことによって、装置内の全てのビットを高論理レ
ベルにセットするのに用いられる。
ラマブルリードオンリーメモリ（ＥＰＲＯＭ）および電
気的に消去可能なプログラマブルリードオンリーメモリ
（ＥＥＰＲＯＭ）技術に基づく不揮発性記憶装置であ
る。この種の装置は設備中でプログラムすることがで
き、プログラミング電圧や消去電圧を与えまた消去手順
を行うことによって、装置内の全てのビットを高論理レ
ベルにセットするのに用いられる。
【０００３】これから述べるのは、新しいデータで装置
をプログラムするのに用いる新しい手順である。今日、
ＥＰＲＯＭ、ＥＥＰＯＭ、電池でバックアップするスタ
テイックＲＡＭおよびデイスクメモリなどが用いられて
いる多くの応用に、フラッシュ型の装置が用いられると
予測される。
をプログラムするのに用いる新しい手順である。今日、
ＥＰＲＯＭ、ＥＥＰＯＭ、電池でバックアップするスタ
テイックＲＡＭおよびデイスクメモリなどが用いられて
いる多くの応用に、フラッシュ型の装置が用いられると
予測される。
【０００４】標準メモリは一般に交互配置の装置のバン
クを形成して、性能を改善しアクセス時間を短くする。
本発明の技術では、同型のメモリ装置の２個以上のバン
クを、それぞれからのデータ要求が重なるように配列す
る。すなわち１個のバンクがデータを送っている間に、
他のバンクは次の一連のデータを送る準備をする。この
ようにして、遅くて安いが、高い機能を持つメモリ装置
を使用することができる。
クを形成して、性能を改善しアクセス時間を短くする。
本発明の技術では、同型のメモリ装置の２個以上のバン
クを、それぞれからのデータ要求が重なるように配列す
る。すなわち１個のバンクがデータを送っている間に、
他のバンクは次の一連のデータを送る準備をする。この
ようにして、遅くて安いが、高い機能を持つメモリ装置
を使用することができる。
【０００５】フラッシュ型メモリの１つの欠点として、
現在利用できる装置は、プログラムする前に完全に消去
しなければならないことである。この種の装置を設備の
中で再プログラミングするときは、再プログラミングの
ために取り外すのではなくて、再プログラミングのソフ
トウエアルーチンを設備中の別の場所に記憶しなければ
ならない。このため一般には、再プログラミングルーチ
ン用として不揮発性メモリや別のリードオンリーメモリ
などの追加のメモリ装置を用意する。
現在利用できる装置は、プログラムする前に完全に消去
しなければならないことである。この種の装置を設備の
中で再プログラミングするときは、再プログラミングの
ために取り外すのではなくて、再プログラミングのソフ
トウエアルーチンを設備中の別の場所に記憶しなければ
ならない。このため一般には、再プログラミングルーチ
ン用として不揮発性メモリや別のリードオンリーメモリ
などの追加のメモリ装置を用意する。
【０００６】別の種類のフラッシュメモリ装置も提案さ
れているが、まだ市販されていない。これは一般にセク
ター別消去フラッシュメモリと呼ばれる。このフラッシ
ュメモリは決して消去できない一群の記憶場所を回路中
に備え、この中に初期化ルーチンや再プログラミングル
ーチンが入る。
れているが、まだ市販されていない。これは一般にセク
ター別消去フラッシュメモリと呼ばれる。このフラッシ
ュメモリは決して消去できない一群の記憶場所を回路中
に備え、この中に初期化ルーチンや再プログラミングル
ーチンが入る。
【０００７】この保護されたセクターを持てば現在のフ
ラッシュメモリに関する問題は解決されるが、保護され
たルーチンを変更する場合には、恐らく新しい装置を設
けなければならない。またこのメモリは固定した大きさ
のセクターに分割されるので、各ユーザの必要に応じた
最適の大きさにはならない場合があることも問題であ
る。
ラッシュメモリに関する問題は解決されるが、保護され
たルーチンを変更する場合には、恐らく新しい装置を設
けなければならない。またこのメモリは固定した大きさ
のセクターに分割されるので、各ユーザの必要に応じた
最適の大きさにはならない場合があることも問題であ
る。
【０００８】
【発明が解決しようとする課題】従って望ましいフラッ
シュメモリは、初期化ルーチンおよび再プログラミング
ルーチンを記憶することができるものであって、装置の
別の部分を再プログラミングできるだけでなく、必要で
あれば初期化ルーチンおよび再プログラミングルーチン
を変更できるものである。
シュメモリは、初期化ルーチンおよび再プログラミング
ルーチンを記憶することができるものであって、装置の
別の部分を再プログラミングできるだけでなく、必要で
あれば初期化ルーチンおよび再プログラミングルーチン
を変更できるものである。
【０００９】更に現在利用可能なフラッシュメモリ装置
は８ビットなので、多くのマイクロプロセッサが必要と
する１６ビットや３２ビットのデータ語を記憶するため
には、装置を何個か並列に接続しなければならない。こ
のように並列に接続することはよく知られており、各種
の他の型の８ビットメモリ装置で用いられてきた。
は８ビットなので、多くのマイクロプロセッサが必要と
する１６ビットや３２ビットのデータ語を記憶するため
には、装置を何個か並列に接続しなければならない。こ
のように並列に接続することはよく知られており、各種
の他の型の８ビットメモリ装置で用いられてきた。
【００１０】従来の並列構成では、並列のメモリバンク
にある装置をすべて消去し再プログラミングするのが普
通であった。すなわち所定のアドレスを並列接続の全て
の装置に与え、各装置の対応する記憶場所を同時に消去
する。
にある装置をすべて消去し再プログラミングするのが普
通であった。すなわち所定のアドレスを並列接続の全て
の装置に与え、各装置の対応する記憶場所を同時に消去
する。
【００１１】その後でその記憶場所をテストして、正し
く消去されたことを確認する。もし並列接続のメモリ装
置の中の１個で記憶場所が消去されていなければ、全て
の並列接続の装置を再び消去する工程を繰り返す。
く消去されたことを確認する。もし並列接続のメモリ装
置の中の１個で記憶場所が消去されていなければ、全て
の並列接続の装置を再び消去する工程を繰り返す。
【００１２】この方法は他の型のメモリでは問題ない
が、フラッシュ型メモリの１つの欠点は、ある記憶場所
に行ってよい消去サイクルの回数が限られていることで
ある。
が、フラッシュ型メモリの１つの欠点は、ある記憶場所
に行ってよい消去サイクルの回数が限られていることで
ある。
【００１３】従って正しく消去されなかった装置が１個
しかないときに、そのバンク内の全ての装置に重ねて消
去サイクルを行うと、他の装置に不必要な消去サイクル
を行って完全に損傷させる場合もある。
しかないときに、そのバンク内の全ての装置に重ねて消
去サイクルを行うと、他の装置に不必要な消去サイクル
を行って完全に損傷させる場合もある。
【００１４】従ってフラッシュ型メモリに用いられる普
通の方法は、バンク内の各装置を別個に消去して、各装
置が実際に必要とする消去サイクル回数だけをその装置
に与えることである。個々の装置を消去すればそれぞれ
の装置に不必要な消去サイクルを行う問題はなくなる
が、非常に時間がかかる。
通の方法は、バンク内の各装置を別個に消去して、各装
置が実際に必要とする消去サイクル回数だけをその装置
に与えることである。個々の装置を消去すればそれぞれ
の装置に不必要な消去サイクルを行う問題はなくなる
が、非常に時間がかかる。
【００１５】従ってフラッシュメモリを含む回路の設計
者は、並列消去によって装置を消去し過ぎることと、個
々に消去して時間をかけ過ぎることとの取捨選択に直面
する。
者は、並列消去によって装置を消去し過ぎることと、個
々に消去して時間をかけ過ぎることとの取捨選択に直面
する。
【００１６】
【課題を解決するための手段】メモリ中の別の記憶場所
にデジタルデータ語を記憶するメモリ回路をここに提供
する。第１手段は記憶場所アドレスを受け、第２手段は
メモリ回路へのアクセスを要求する制御信号を受ける。
このメモリは第１メモリバンクと第２メモリバンクを備
え、それぞれ一連の記憶場所を持ち、データを交換する
手段に結合される。
にデジタルデータ語を記憶するメモリ回路をここに提供
する。第１手段は記憶場所アドレスを受け、第２手段は
メモリ回路へのアクセスを要求する制御信号を受ける。
このメモリは第１メモリバンクと第２メモリバンクを備
え、それぞれ一連の記憶場所を持ち、データを交換する
手段に結合される。
【００１７】望ましい実施態様では、各メモリバンクは
複数の並列接続の集積回路メモリ装置で形成され、各装
置はデジタルデータ語の異なるビット群を記憶する。ア
ドレスバスが第１および第２メモリバンクに接続され、
アクセスする記憶場所を示すアドレス信号を伝える。
複数の並列接続の集積回路メモリ装置で形成され、各装
置はデジタルデータ語の異なるビット群を記憶する。ア
ドレスバスが第１および第２メモリバンクに接続され、
アクセスする記憶場所を示すアドレス信号を伝える。
【００１８】動作モードは２種類あり、制御機構がメモ
リ回路を一方の動作モードにする。第１モードでは、こ
の制御機構は最初のアクセス要求とアドレス信号に応答
して、一方のメモリバンク内の記憶場所からデータを読
み出す。その後次の隣接する記憶場所へアクセス要求を
行うときには、要求と共にアドレスを送る必要がない。
リ回路を一方の動作モードにする。第１モードでは、こ
の制御機構は最初のアクセス要求とアドレス信号に応答
して、一方のメモリバンク内の記憶場所からデータを読
み出す。その後次の隣接する記憶場所へアクセス要求を
行うときには、要求と共にアドレスを送る必要がない。
【００１９】制御機構はその後の要求に応答してアドレ
スを発生し、第１および第２メモリバンクの記憶場所か
らデータを交互に読み出す。しかし次の隣接する記憶場
所以外へのアクセス要求の場合は、要求と共にアドレス
を送る必要がある。
スを発生し、第１および第２メモリバンクの記憶場所か
らデータを交互に読み出す。しかし次の隣接する記憶場
所以外へのアクセス要求の場合は、要求と共にアドレス
を送る必要がある。
【００２０】第２の操作モードでは、第１モードと同様
に制御機構はメモリ回路への各アクセス要求に応答する
が、２個のメモリバンクの内、要求と共に送られる制御
信号が決定する方だけを動作可能にする。この方法は、
余分な外部メモリを必要とせずに他のメモリバンクを完
全に消去し再プログラミングすることのできる独特の手
段である。
に制御機構はメモリ回路への各アクセス要求に応答する
が、２個のメモリバンクの内、要求と共に送られる制御
信号が決定する方だけを動作可能にする。この方法は、
余分な外部メモリを必要とせずに他のメモリバンクを完
全に消去し再プログラミングすることのできる独特の手
段である。
【００２１】また、メモリ回路を消去しプログラミング
する新しい方法も開示する。メモリは消去命令によって
消去するが、この命令はバンク中の各メモリ装置の全て
の記憶場所を消去する。次に各記憶場所の内容を順次読
み込んで、各場所の全てのビットが消去されたかどうか
を確認する。
する新しい方法も開示する。メモリは消去命令によって
消去するが、この命令はバンク中の各メモリ装置の全て
の記憶場所を消去する。次に各記憶場所の内容を順次読
み込んで、各場所の全てのビットが消去されたかどうか
を確認する。
【００２２】所定の記憶場所に消去されていないビット
があることが分かると、ビットが消去されていないメモ
リ装置にだけ重ねて消去命令を送る。次にその記憶場所
の内容を再び読み出して、今度は全てのビットが消去さ
れているかどうか確認する。
があることが分かると、ビットが消去されていないメモ
リ装置にだけ重ねて消去命令を送る。次にその記憶場所
の内容を再び読み出して、今度は全てのビットが消去さ
れているかどうか確認する。
【００２３】メモリ回路が完全に消去されていることを
確認すると、再プログラミングを始めることができる。
全てのメモリ装置を同時に書き込み状態にして、所定の
記憶場所のアドレスとデータ語をメモリ装置に送る。次
にその記憶場所の内容を読み出す。
確認すると、再プログラミングを始めることができる。
全てのメモリ装置を同時に書き込み状態にして、所定の
記憶場所のアドレスとデータ語をメモリ装置に送る。次
にその記憶場所の内容を読み出す。
【００２４】その記憶場所から読み出した内容と送った
データ語とを比較して、データ語を正しく記憶したかど
うか確認する。比較した結果データ語を正しく記憶して
いなければ、データ語のビットを正しく記憶しなかった
メモリ装置だけを書き込み状態にして、データ語を再び
そのメモリ回路に送る。
データ語とを比較して、データ語を正しく記憶したかど
うか確認する。比較した結果データ語を正しく記憶して
いなければ、データ語のビットを正しく記憶しなかった
メモリ装置だけを書き込み状態にして、データ語を再び
そのメモリ回路に送る。
【００２５】一般にその記憶場所を再びチェックして、
今度はデータを正しく記憶したかどうか確認する。もし
正しく記憶されていれば、他の記憶場所に移ってデータ
を記憶する手順を繰り返す。
今度はデータを正しく記憶したかどうか確認する。もし
正しく記憶されていれば、他の記憶場所に移ってデータ
を記憶する手順を繰り返す。
【００２６】この消去および再プログラミングの方法に
より、各記憶場所を正しく消去し再プログラミングした
ことを確認する。メモリバンク内のある特定のメモリ装
置が消去または再プログラミングされていなければ、そ
の装置だけを消去しまたは再プログラミングする。
より、各記憶場所を正しく消去し再プログラミングした
ことを確認する。メモリバンク内のある特定のメモリ装
置が消去または再プログラミングされていなければ、そ
の装置だけを消去しまたは再プログラミングする。
【００２７】この方法により、正しく作動したメモリ装
置に不必要な消去およびプログラミング操作をせずにす
み、またメモリ装置のプログラミング、消去、確認を並
列に行うことによって、システムの機能が向上する。
置に不必要な消去およびプログラミング操作をせずにす
み、またメモリ装置のプログラミング、消去、確認を並
列に行うことによって、システムの機能が向上する。
【００２８】
【実施例】図１において本発明のプログラマブルコント
ローラ１０はラック１２に納められ、ラック１２は複数
のプリント回路板モジュールを入れる一連のスロットを
含む。これらの機能モジュールは、ラック１２の背面に
沿って伸びるマザーボードに接続して、バックプレーン
１１を形成する。
ローラ１０はラック１２に納められ、ラック１２は複数
のプリント回路板モジュールを入れる一連のスロットを
含む。これらの機能モジュールは、ラック１２の背面に
沿って伸びるマザーボードに接続して、バックプレーン
１１を形成する。
【００２９】バックプレーン１１は、バックプレーンの
伝導パターンによって相互に接続される複数のモジュー
ルコネクタを備える。バックプレーン１１はモジュール
を接続する一連の信号パスを備える。ラック１２は電源
モジュール１４、システムコントローラ１６、多数のプ
ログラム実行プロセッサモジュール１８、複数のリモー
ト入出力（Ｉ／Ｏ）スキャナモジュール２０を含む。た
だしスキャナモジュールは１個だけでよい。
伝導パターンによって相互に接続される複数のモジュー
ルコネクタを備える。バックプレーン１１はモジュール
を接続する一連の信号パスを備える。ラック１２は電源
モジュール１４、システムコントローラ１６、多数のプ
ログラム実行プロセッサモジュール１８、複数のリモー
ト入出力（Ｉ／Ｏ）スキャナモジュール２０を含む。た
だしスキャナモジュールは１個だけでよい。
【００３０】ラック１２の残りの場所は空いていて、追
加の機能モジュールをスロットに挿入するまでは、スロ
ットは空のプレートで覆われている。
加の機能モジュールをスロットに挿入するまでは、スロ
ットは空のプレートで覆われている。
【００３１】リモートＩ／Ｏスキャナモジュール２０は
４個以内で、コントローラ１０と外部のリモートＩ／Ｏ
ラック１７とを、直列のＩ／Ｏデータリンク１５を通し
てインターフェースする。各リモートＩ／Ｏラック１７
は、制御対象設備の各センサおよび作動器に結合される
複数のローカルＩ／Ｏモジュール１９を備える。
４個以内で、コントローラ１０と外部のリモートＩ／Ｏ
ラック１７とを、直列のＩ／Ｏデータリンク１５を通し
てインターフェースする。各リモートＩ／Ｏラック１７
は、制御対象設備の各センサおよび作動器に結合される
複数のローカルＩ／Ｏモジュール１９を備える。
【００３２】ローカルＩ／Ｏモジュール１９には多くの
形式があり、例えばＤＣ入出力、ＡＣ入出力、アナログ
入出力、開ループまたは閉ループ位置決めモジュールを
備えてよい。Ｉ／Ｏラック１７とネットワーク１５は、
従来のインターフェースおよび通信技術を用いる。
形式があり、例えばＤＣ入出力、ＡＣ入出力、アナログ
入出力、開ループまたは閉ループ位置決めモジュールを
備えてよい。Ｉ／Ｏラック１７とネットワーク１５は、
従来のインターフェースおよび通信技術を用いる。
【００３３】またリモートＩ／Ｏラック１７はアダプタ
モジュール２６を含む。これは例えば、アメリカ特許番
号４，４１３，３１９に記述されているように、Ｉ／Ｏ
ネットワーク１５を通してＩ／Ｏモジュール１９とスキ
ャナモジュール２０との間のデータ伝送を制御する。
モジュール２６を含む。これは例えば、アメリカ特許番
号４，４１３，３１９に記述されているように、Ｉ／Ｏ
ネットワーク１５を通してＩ／Ｏモジュール１９とスキ
ャナモジュール２０との間のデータ伝送を制御する。
【００３４】システムコントローラ１６はケーブル２５
を通してプログラミングターミナル２４に接続される。
これはユーザのプログラムをプログラマブルコントロー
ラにロードして操作し、またシステムの機能を監視する
のに用いる。ターミナル２４はパーソナルコンピュータ
で、ユーザがこのターミナルで制御プログラムを開発し
て、プログラマブルコントローラにロードすることがで
きるようにプログラムされている。
を通してプログラミングターミナル２４に接続される。
これはユーザのプログラムをプログラマブルコントロー
ラにロードして操作し、またシステムの機能を監視する
のに用いる。ターミナル２４はパーソナルコンピュータ
で、ユーザがこのターミナルで制御プログラムを開発し
て、プログラマブルコントローラにロードすることがで
きるようにプログラムされている。
【００３５】プログラムをプログラマブルコントローラ
にロードして働作をデバッグした後は、操作の監視が必
要でなければターミナル２４をシステムコントローラ１
６から切り離してよい。
にロードして働作をデバッグした後は、操作の監視が必
要でなければターミナル２４をシステムコントローラ１
６から切り離してよい。
【００３６】またシステムコントローラ１６は、ローカ
ルエリアネットワーク（ＬＡＮ）２８に接続してよく、
ＬＡＮを通してホストコンピュータからデータやプログ
ラム命令を受け、また状態の情報や報告データを送る。
これによりホストコンピュータまたは中央のターミナル
は、工場の現場にある複数のプログラマブルコントロー
ラの動作をプログラムし制御することができる。
ルエリアネットワーク（ＬＡＮ）２８に接続してよく、
ＬＡＮを通してホストコンピュータからデータやプログ
ラム命令を受け、また状態の情報や報告データを送る。
これによりホストコンピュータまたは中央のターミナル
は、工場の現場にある複数のプログラマブルコントロー
ラの動作をプログラムし制御することができる。
【００３７】図２に概略を示すシステムコントローラ回
路はバックプレーンバス２１−２３に接続し、３つの部
３０、３１、３２（破線で示す）に分割され、バックプ
レーンのインターフェース、処理、通信の機能を持つ。
バックプレーンインターフェース部３０は全てのラック
モジュールからラックバックプレーン１１へのアクセス
を管理し、システムコントローラモジュール１６をバッ
クプレーンに接続する。
路はバックプレーンバス２１−２３に接続し、３つの部
３０、３１、３２（破線で示す）に分割され、バックプ
レーンのインターフェース、処理、通信の機能を持つ。
バックプレーンインターフェース部３０は全てのラック
モジュールからラックバックプレーン１１へのアクセス
を管理し、システムコントローラモジュール１６をバッ
クプレーンに接続する。
【００３８】プロセッサ部３１はコントローラ１０の監
視プログラムを実行し、通信部３２は外部ターミナル２
４やＬＡＮ２８のようなローカルエリアネットワークと
の通信を主業務とする。プロセッサ部３１と通信部３２
は共に、それぞれ１組の内部バス６２−６４と３３−３
５を備える。
視プログラムを実行し、通信部３２は外部ターミナル２
４やＬＡＮ２８のようなローカルエリアネットワークと
の通信を主業務とする。プロセッサ部３１と通信部３２
は共に、それぞれ１組の内部バス６２−６４と３３−３
５を備える。
【００３９】通信部バスは、通信部中の要素間を走る多
数の個々の制御線を備える制御バス３３、並列のデータ
バス３４、並列のアドレスバス３５から成る。通信部３
２は第１マイクロプロセッサ３６を中心に組み立てら
れ、マイクロプロセッサ３６はリードオンリーメモリ
（ＲＯＭ）３８に記憶されている機械語命令を実行す
る。
数の個々の制御線を備える制御バス３３、並列のデータ
バス３４、並列のアドレスバス３５から成る。通信部３
２は第１マイクロプロセッサ３６を中心に組み立てら
れ、マイクロプロセッサ３６はリードオンリーメモリ
（ＲＯＭ）３８に記憶されている機械語命令を実行す
る。
【００４０】命令はＲＯＭから取り出されてデコードさ
れ、マイクロプロセッサ３６はこれを実行して通信機能
を行う。これらの機能を制御するプログラムは、前述の
プログラマブルコントローラで用いるものと同様であ
る。
れ、マイクロプロセッサ３６はこれを実行して通信機能
を行う。これらの機能を制御するプログラムは、前述の
プログラマブルコントローラで用いるものと同様であ
る。
【００４１】従来型のアドレスデコード回路３７が第１
プロセッサ３６から送られる各アドレスを受けてデコー
ドし、相応する信号を生成して制御バス３３に出す。例
えば第１マイクロプロセッサ３６がＲＯＭ３８にアクセ
スすると、アドレスデコード回路３７は、マイクロプロ
ッサがバス３５に送るアドレスがＲＯＭのアドレスの範
囲内にあることを確認する。
プロセッサ３６から送られる各アドレスを受けてデコー
ドし、相応する信号を生成して制御バス３３に出す。例
えば第１マイクロプロセッサ３６がＲＯＭ３８にアクセ
スすると、アドレスデコード回路３７は、マイクロプロ
ッサがバス３５に送るアドレスがＲＯＭのアドレスの範
囲内にあることを確認する。
【００４２】通信部中のどの装置にアクセスするかが分
かると、アドレスデコード回路３７はその装置のための
制御信号を生成してアクセスする。
かると、アドレスデコード回路３７はその装置のための
制御信号を生成してアクセスする。
【００４３】２個の直列入出力装置ＵＡＲＴ４３と直列
入出力コントローラ（ＳＩＯ）４４も、３本の通信部バ
ス３３−３５に接続される。ＵＡＲＴ４３は、市販の一
般的な非同期送受信器集積回路のどれでよい。
入出力コントローラ（ＳＩＯ）４４も、３本の通信部バ
ス３３−３５に接続される。ＵＡＲＴ４３は、市販の一
般的な非同期送受信器集積回路のどれでよい。
【００４４】ＵＡＲＴ４３は通信部データバス３４にあ
る並列データを正しくフォーマットされた直列信合に変
換し、入出力ラインドライバ４５に送る。ラインドライ
バ４５は、ＲＳ２３２、ＲＳ４２３、ＲＳ４２２などの
直列信号標準のどれかに対応する出力信号を出す。
る並列データを正しくフォーマットされた直列信合に変
換し、入出力ラインドライバ４５に送る。ラインドライ
バ４５は、ＲＳ２３２、ＲＳ４２３、ＲＳ４２２などの
直列信号標準のどれかに対応する出力信号を出す。
【００４５】直列Ｉ／Ｏ（ＳＩＯ）通信コントローラ４
４は２本の同期直列通信チヤンネルを扱う標準集積回路
のどれでもよい。
４は２本の同期直列通信チヤンネルを扱う標準集積回路
のどれでもよい。
【００４６】ＳＩＯ４４はシステムコントローラ１６の
通信部と、ラインドライバ４６および４７に接続される
ローカルエリアネットワーク、例えば図１のネットワー
ク２８、とをインターフェースする。図１に示すプログ
ラミングターミナル２４は合ラインドライバ４６か４７
の一方に接続する。
通信部と、ラインドライバ４６および４７に接続される
ローカルエリアネットワーク、例えば図１のネットワー
ク２８、とをインターフェースする。図１に示すプログ
ラミングターミナル２４は合ラインドライバ４６か４７
の一方に接続する。
【００４７】また通信部３２内にはランダムアクセスメ
モリ（ＲＡＭ）３９もあり、システムコントローラ１６
に接続される各種の外部装置と受け渡しするデータを一
時的に記憶する。
モリ（ＲＡＭ）３９もあり、システムコントローラ１６
に接続される各種の外部装置と受け渡しするデータを一
時的に記憶する。
【００４８】ＲＡＭ３９はアドレスバス３５を通してア
クセスしてよく、制御バス３３からの使用可能信号に従
ってバス３４を通してデータをメモリに読み書きしてよ
い。直接メモリアクセス（ＤＭＡ）回路４１は、通信中
にＳＩＯ４４とＲＡＭ３９の間で高速のデータ交換を可
能にするために設けられる。
クセスしてよく、制御バス３３からの使用可能信号に従
ってバス３４を通してデータをメモリに読み書きしてよ
い。直接メモリアクセス（ＤＭＡ）回路４１は、通信中
にＳＩＯ４４とＲＡＭ３９の間で高速のデータ交換を可
能にするために設けられる。
【００４９】ＤＭＡ回路４１により、ＳＩＯ４４はＲＡ
Ｍ３９にアクセスして、各外部通信チヤンネルを通して
送受信するデータを記憶または取得することができる。
Ｍ３９にアクセスして、各外部通信チヤンネルを通して
送受信するデータを記憶または取得することができる。
【００５０】調停回路４０は通信バス３３−３５へのア
クセスを制御し、これらのバスに複数の装置からアクセ
スの要求が同時に入ったときに調整する。調停回路４０
は、通信部のどの要素が共有バス３３−３５にアクセス
するかを決める。
クセスを制御し、これらのバスに複数の装置からアクセ
スの要求が同時に入ったときに調整する。調停回路４０
は、通信部のどの要素が共有バス３３−３５にアクセス
するかを決める。
【００５１】バスを要求する装置が制御バス３３を通し
て要求信号を調停回路４０に送ると、調停回路は一度に
１装置にだけ要求を認め、その装置用の制御線にアクセ
ス信号を出す。
て要求信号を調停回路４０に送ると、調停回路は一度に
１装置にだけ要求を認め、その装置用の制御線にアクセ
ス信号を出す。
【００５２】カウンタ／タイマ回路（ＣＴＣ）４２は通
信バス３３−３５と第１マイクロプロセッサ３６の割り
込み端子とに接続し、通信部内の他の要素からの割り込
み要求を処理する。
信バス３３−３５と第１マイクロプロセッサ３６の割り
込み端子とに接続し、通信部内の他の要素からの割り込
み要求を処理する。
【００５３】ＣＴＣ４２はタイマでもあり、所定の間
隔、例えば１０ミリ秒毎に第１マイクロプロセッサ３６
に割り込み要求を出し、実行中のタスクにかかわらず各
種のルーチンを定期的に実行させる。
隔、例えば１０ミリ秒毎に第１マイクロプロセッサ３６
に割り込み要求を出し、実行中のタスクにかかわらず各
種のルーチンを定期的に実行させる。
【００５４】この割り込み要求に応答して、第１マイク
ロプロセッサ３６はＣＴＣ４２からベクトルを読み出
し、ＲＯＭ３８に記憶されている該当する割り込みルー
チン、例えばＵＡＲＴ４３やＳＩＯ４４からのデータ要
求を処理するルーチンに向かう。
ロプロセッサ３６はＣＴＣ４２からベクトルを読み出
し、ＲＯＭ３８に記憶されている該当する割り込みルー
チン、例えばＵＡＲＴ４３やＳＩＯ４４からのデータ要
求を処理するルーチンに向かう。
【００５５】更に図２においてプロセッサ部３１は、制
御バス６２、３２ビットのデータバス６３、並列のアド
レスバス６４を含む一組のバスに連結する。バス６２−
６４へのアクセスは、通信バスの回路４０と同様な調停
回路５３で制御される。
御バス６２、３２ビットのデータバス６３、並列のアド
レスバス６４を含む一組のバスに連結する。バス６２−
６４へのアクセスは、通信バスの回路４０と同様な調停
回路５３で制御される。
【００５６】２組の信号ゲート５０と５１が、通信部バ
ス３４、３５とシステムコントローラモジュール６のプ
ロセッサ部バス６３、６４の間に設けられる。詳しくい
うと、第１組のゲート５０は、通信部データバス３４と
プロセッサ部３１のデータバス６３を双方向に接続す
る。また第２組のゲート５１は２本のアドレスバス３５
と６４を接続する。
ス３４、３５とシステムコントローラモジュール６のプ
ロセッサ部バス６３、６４の間に設けられる。詳しくい
うと、第１組のゲート５０は、通信部データバス３４と
プロセッサ部３１のデータバス６３を双方向に接続す
る。また第２組のゲート５１は２本のアドレスバス３５
と６４を接続する。
【００５７】バス間制御回路５２がプロセッサ部３１と
通信部３２の制御バス６２と３３にそれぞれ接続され、
データゲート５０とアドレスゲート５１を動作可能にし
て、調停回路４０と５３からのアクセス要求信号に応答
する。
通信部３２の制御バス６２と３３にそれぞれ接続され、
データゲート５０とアドレスゲート５１を動作可能にし
て、調停回路４０と５３からのアクセス要求信号に応答
する。
【００５８】プロセッサ部３１は３２ビット第２マイク
ロプロセッサ５４、例えばアドバンスト・マイクロ・デ
バイセス社製のモデル２９０００などを中心に構成され
る。第２プロセッサ５４は、プログラマブルリードオン
リーメモリ（ＰＲＯＭ）５５に記憶されているプログラ
ム命令を実行する。
ロプロセッサ５４、例えばアドバンスト・マイクロ・デ
バイセス社製のモデル２９０００などを中心に構成され
る。第２プロセッサ５４は、プログラマブルリードオン
リーメモリ（ＰＲＯＭ）５５に記憶されているプログラ
ム命令を実行する。
【００５９】命令は別の命令バス６１を通してＰＲＯＭ
５５から読み出す。また以下に述べるように、データバ
ス６３をＰＲＯＭに接続して命令を記憶する。
５５から読み出す。また以下に述べるように、データバ
ス６３をＰＲＯＭに接続して命令を記憶する。
【００６０】ＰＲＯＭ５５はフラッシュ型メモリで、各
記憶場所は３２ビットである。本発明は以下に述べるフ
ラッシュメモリ５５の構成と動作の詳細に関する。
記憶場所は３２ビットである。本発明は以下に述べるフ
ラッシュメモリ５５の構成と動作の詳細に関する。
【００６１】第２マイクロプロセッサ５４は実質はメモ
リマップ装置で、入出力線は直接には接続されない。従
ってプロセッサバス上の他の要素へのアクセスは、バス
６４にアドレスを出すことによって行う。
リマップ装置で、入出力線は直接には接続されない。従
ってプロセッサバス上の他の要素へのアクセスは、バス
６４にアドレスを出すことによって行う。
【００６２】第２マイクロプロセッサ５４から送られる
アドレスはアドレスデコード回路５７でデコードされ、
アクセスする要素への制御信号を生成する。プロセッサ
部アドレスデコーダ５７の機能は、通信部アドレスデコ
ード回路３７と殆ど同様である。またプロセッサ部３１
は、第２マイクロプロセッサ５４への割り込みを制御す
る割り込みプロセッサ５８を含む。
アドレスはアドレスデコード回路５７でデコードされ、
アクセスする要素への制御信号を生成する。プロセッサ
部アドレスデコーダ５７の機能は、通信部アドレスデコ
ード回路３７と殆ど同様である。またプロセッサ部３１
は、第２マイクロプロセッサ５４への割り込みを制御す
る割り込みプロセッサ５８を含む。
【００６３】データ伝送応答およびバスエラー（ＤＴＡ
ＣＫ／ＢＥＲＲ）回路５９もプロセッサ部制御バス６２
に接続される。回路５９はプロセッサ部３１内の各要素
からの信号に応答してデータ伝送の完了の応答を出し、
また不適当なアドレシングやデータ伝送失敗が起こった
場合はバスエラー信号を出す。
ＣＫ／ＢＥＲＲ）回路５９もプロセッサ部制御バス６２
に接続される。回路５９はプロセッサ部３１内の各要素
からの信号に応答してデータ伝送の完了の応答を出し、
また不適当なアドレシングやデータ伝送失敗が起こった
場合はバスエラー信号を出す。
【００６４】これらの信号は、第２プロセッサ５４が取
り上げて処置する。またプロセッサ部３１は、主システ
ムクロックおよび実時間クロックを含むクロック回路６
０を含む。
り上げて処置する。またプロセッサ部３１は、主システ
ムクロックおよび実時間クロックを含むクロック回路６
０を含む。
【００６５】システムコントローラ１６の主ＲＡＭ５６
もプロセッサ部バス６２−６４に接続される。ＲＡＭ５
６はメモリ場所を含む３２ビットのメモリで、コントロ
ーラ１０全体のシステムメモリの役目をする。
もプロセッサ部バス６２−６４に接続される。ＲＡＭ５
６はメモリ場所を含む３２ビットのメモリで、コントロ
ーラ１０全体のシステムメモリの役目をする。
【００６６】システムＲＡＭ５６は、システムコントロ
ーラ内の第２マイクロプロセッサ５４が介入することな
く、システム内の他のモジュールからバックプレーン１
１を通して直接アクセスすることができる。主ＲＡＭ５
６は、ターミナル２４を通してユーザから与えられる構
成データや、数個の機能モジュールが共用する他のデー
タを記憶する。
ーラ内の第２マイクロプロセッサ５４が介入することな
く、システム内の他のモジュールからバックプレーン１
１を通して直接アクセスすることができる。主ＲＡＭ５
６は、ターミナル２４を通してユーザから与えられる構
成データや、数個の機能モジュールが共用する他のデー
タを記憶する。
【００６７】更に図２において、システムコントローラ
１６のプロセッサ部３１は、両バス群に結合する複数の
要素を通して、バックプレーン１１のバス２１−２３と
インターフェースする。
１６のプロセッサ部３１は、両バス群に結合する複数の
要素を通して、バックプレーン１１のバス２１−２３と
インターフェースする。
【００６８】詳しくいうと、バックプレーンデータバス
２２は１組の双方向データ伝送ゲート６６によってプロ
セッサ部データバス６３に接続し、バックプレーンアド
レスバス２３は別の１組の双方向ゲート６５によってプ
ロセッサ部アドレスバス６４に接続する。
２２は１組の双方向データ伝送ゲート６６によってプロ
セッサ部データバス６３に接続し、バックプレーンアド
レスバス２３は別の１組の双方向ゲート６５によってプ
ロセッサ部アドレスバス６４に接続する。
【００６９】システムコントローラ１６がバックプレー
ン１１を制御しようとするときは、マスターモード制御
回路６７がプロセッサ部バス６２の制御線の信号に応答
してバックプレーン制御バス２１に必要な制御信号を出
し、ラック１２内の他のモジュールにアクセスする。
ン１１を制御しようとするときは、マスターモード制御
回路６７がプロセッサ部バス６２の制御線の信号に応答
してバックプレーン制御バス２１に必要な制御信号を出
し、ラック１２内の他のモジュールにアクセスする。
【００７０】ラック１２内の他のモジュールがシステム
コントローラ１６にアクセスして、例えば主ＲＡＭ５６
の内容を読み出そうとするときは、システムコントロー
ラはこのモジュールによるバックプレーン１１の制御に
従う。
コントローラ１６にアクセスして、例えば主ＲＡＭ５６
の内容を読み出そうとするときは、システムコントロー
ラはこのモジュールによるバックプレーン１１の制御に
従う。
【００７１】この場合システムコントローラ１６内のス
レーブモード制御回路６８が、バックプレーンアドレス
バス２３および他のモジュールから来るバックプレーン
バス２１の制御線を通して送られる信号に応答する。
レーブモード制御回路６８が、バックプレーンアドレス
バス２３および他のモジュールから来るバックプレーン
バス２１の制御線を通して送られる信号に応答する。
【００７２】スレーブモード制御回路６８は伝送ゲート
６５と６６に信号を出して、他のバックプレーンモジュ
ールがシステムコントローラ１６にアクセスできるよう
にする。この場合は、マスターモード制御回路６７は休
止状態にある。
６５と６６に信号を出して、他のバックプレーンモジュ
ールがシステムコントローラ１６にアクセスできるよう
にする。この場合は、マスターモード制御回路６７は休
止状態にある。
【００７３】２個のバスゲート６５と６６は、バックプ
レーン通信のモードに従って、制御バス６２の各線を通
してマスター制御回路６７とスレーブ制御回路６８から
使用可能制御信号を受ける。バックプレーン調停回路６
９はバックプレーン１１へのアクセスを管理し、またシ
ステム中の各モジュールから来るアクセス要求を調整す
る。
レーン通信のモードに従って、制御バス６２の各線を通
してマスター制御回路６７とスレーブ制御回路６８から
使用可能制御信号を受ける。バックプレーン調停回路６
９はバックプレーン１１へのアクセスを管理し、またシ
ステム中の各モジュールから来るアクセス要求を調整す
る。
【００７４】プロセッサ部３１のプログラマブルリード
オンリーメモリはフラッシュ型メモリ５５で、例えばア
ドバンスト・マイクロ・デバイセス社が（１９８９年に
発行した、「フラッシュメモリ製品データブック」に記
述されている。この装置は、第２マイクロプロセッサ５
４が実行するバーストアドレシングモードで動作するよ
うに構成されている。
オンリーメモリはフラッシュ型メモリ５５で、例えばア
ドバンスト・マイクロ・デバイセス社が（１９８９年に
発行した、「フラッシュメモリ製品データブック」に記
述されている。この装置は、第２マイクロプロセッサ５
４が実行するバーストアドレシングモードで動作するよ
うに構成されている。
【００７５】このアドレシングモードでは、第２７イク
ロプロセッサ５４はアクセスしようとするメモリ部の最
初のアドレスを送る。例えばこのアドレスは、メモリか
ら連続して読み出してマイクロプロセッサに与える一連
のプログラム命令の、最初の命令の記憶場所である。
ロプロセッサ５４はアクセスしようとするメモリ部の最
初のアドレスを送る。例えばこのアドレスは、メモリか
ら連続して読み出してマイクロプロセッサに与える一連
のプログラム命令の、最初の命令の記憶場所である。
【００７６】フラッシュメモリ５５が最初のアドレスを
受けた後、続いて各読み出し／書き込みサイクルの制御
信号を受けると、メモリアドレスジェネレータは次に続
く記憶場所に段階を増分する。
受けた後、続いて各読み出し／書き込みサイクルの制御
信号を受けると、メモリアドレスジェネレータは次に続
く記憶場所に段階を増分する。
【００７７】第２マイクロプロセッサ５４が連続しない
アドレスにアクセスしようとするとき、例えば制御プロ
グラム中にジャンプ命令が来て次の命令が前の命令に隣
接していない場合には、第２マイクロプロセッサは新し
いアドレスをフラッシュメモリ５５に送る。
アドレスにアクセスしようとするとき、例えば制御プロ
グラム中にジャンプ命令が来て次の命令が前の命令に隣
接していない場合には、第２マイクロプロセッサは新し
いアドレスをフラッシュメモリ５５に送る。
【００７８】またフラッシュメモリ５５は、第２マイク
ロプロセッサ５４のシーケンシャルアドレシングモード
にも適応する。このモードでは、ある記憶場所へのアク
セス要求は全てアドレスを伴って行う。マイクロプロセ
ッサ５４から受ける制御信号は、その時刻に用いられて
いるアドレシングモードを指定する。
ロプロセッサ５４のシーケンシャルアドレシングモード
にも適応する。このモードでは、ある記憶場所へのアク
セス要求は全てアドレスを伴って行う。マイクロプロセ
ッサ５４から受ける制御信号は、その時刻に用いられて
いるアドレシングモードを指定する。
【００７９】図３において、フラッシュメモリ５５は破
線で示す２個のバンク７１と７２を備え、各バンクはそ
れぞれ４個のフラッシュメモリ装置７３−７６と７７−
８０を持つ。例えばフラッシュメモリ装置はアドバンス
ト・マイクロ・デバイセス製のモデル２８Ｆ０１０装置
である。
線で示す２個のバンク７１と７２を備え、各バンクはそ
れぞれ４個のフラッシュメモリ装置７３−７６と７７−
８０を持つ。例えばフラッシュメモリ装置はアドバンス
ト・マイクロ・デバイセス製のモデル２８Ｆ０１０装置
である。
【００８０】各メモリ装置は８ビットで、４個が共通の
バンクアドレスバス８１と内部バンク内部データバス８
２または８３に並列に接続される。データバス８２と８
３の個々のビット線が各メモリ装置７３−７６と７７−
８０に接続する。従って所定のバンクにある４個のメモ
リ装置の組合せにより、各バンク内の個々のアドレス可
能な各記憶場所に３２ビットのデータ語が含まれる。
バンクアドレスバス８１と内部バンク内部データバス８
２または８３に並列に接続される。データバス８２と８
３の個々のビット線が各メモリ装置７３−７６と７７−
８０に接続する。従って所定のバンクにある４個のメモ
リ装置の組合せにより、各バンク内の個々のアドレス可
能な各記憶場所に３２ビットのデータ語が含まれる。
【００８１】第２マイクロプロセッサ５４は、データを
フラッシュメモリ５５に記憶させる場合に３２ビット語
ではなくバイトのデータでアドレスを出す。従ってプロ
セッサ部バス６４のアドレスを４で割って、所望のバイ
トを含むメモリの語のアドレスを生成する。
フラッシュメモリ５５に記憶させる場合に３２ビット語
ではなくバイトのデータでアドレスを出す。従ってプロ
セッサ部バス６４のアドレスを４で割って、所望のバイ
トを含むメモリの語のアドレスを生成する。
【００８２】このアドレスをここでは「語アドレス」と
呼び、バンクアドレスバス８１に与える。各バンクの装
置の数を多くするか少なくするかにより、または８ビッ
ト以上の装置を使用することにより、各記憶場所には別
の大きさのデータ語を記憶することができる。
呼び、バンクアドレスバス８１に与える。各バンクの装
置の数を多くするか少なくするかにより、または８ビッ
ト以上の装置を使用することにより、各記憶場所には別
の大きさのデータ語を記憶することができる。
【００８３】バンクアドレスバス８１は、第１および第
２７ラッシュメモリバンク７１と７２に対してそれぞれ
別個の８ビットの下位バス８１Ｌ’と８１Ｌ”に分割さ
れる。下位バス８１Ｌ’と８１Ｌ”は８ビットの最下位
アドレスビットを伝える。残りの上位のアドレスビット
は、両メモリバンク７１と７２に接続される共通上位ア
ドレスバス８１Ｈが伝える。
２７ラッシュメモリバンク７１と７２に対してそれぞれ
別個の８ビットの下位バス８１Ｌ’と８１Ｌ”に分割さ
れる。下位バス８１Ｌ’と８１Ｌ”は８ビットの最下位
アドレスビットを伝える。残りの上位のアドレスビット
は、両メモリバンク７１と７２に接続される共通上位ア
ドレスバス８１Ｈが伝える。
【００８４】交互配置のバンクアクセスモードで動作し
ているときにフラッシュメモリ５５に一群のアドレスを
割り当てるには、第１メモリバンク７１の記憶場所に奇
数の語アドレスを割り当て、第２メモリバンク７２には
偶数の語アドレスを割り当てる。バス６４のアドレスの
ビットＡ２（語アドレスの最下位ビット）は、どのメモ
リバンクが所望の記録場所を持つかを示す。
ているときにフラッシュメモリ５５に一群のアドレスを
割り当てるには、第１メモリバンク７１の記憶場所に奇
数の語アドレスを割り当て、第２メモリバンク７２には
偶数の語アドレスを割り当てる。バス６４のアドレスの
ビットＡ２（語アドレスの最下位ビット）は、どのメモ
リバンクが所望の記録場所を持つかを示す。
【００８５】以下に述べるように、内部的には両メモリ
バンクはそれぞれ同じアドレスに記憶場所を含み、メモ
リ制御８８は語アドレスの最下位ビットに基づいて、両
フラッシュメモリバンク７１と７２のどちらにアクセス
するかを決める。
バンクはそれぞれ同じアドレスに記憶場所を含み、メモ
リ制御８８は語アドレスの最下位ビットに基づいて、両
フラッシュメモリバンク７１と７２のどちらにアクセス
するかを決める。
【００８６】図４Ａと図４Ｂに示すように、第１メモリ
バンク７１と第２メモリバンク７２は共に、記憶部９４
と９５および９６と９７にそれぞれ２分割される。各フ
ラッシュメモリバンクの一方の記憶部９５と９７は、フ
ラッシュメモリ５５を消去しまたプログラミングするた
めのプログラム命令の複写を含む。
バンク７１と第２メモリバンク７２は共に、記憶部９４
と９５および９６と９７にそれぞれ２分割される。各フ
ラッシュメモリバンクの一方の記憶部９５と９７は、フ
ラッシュメモリ５５を消去しまたプログラミングするた
めのプログラム命令の複写を含む。
【００８７】これらの機能をプログラミングするルーチ
ンについては後で詳細に述べる。他方の部分９４と９６
は、他のプログラムの記憶と第２マイクロプロセッサ５
４の実行に用いられる。
ンについては後で詳細に述べる。他方の部分９４と９６
は、他のプログラムの記憶と第２マイクロプロセッサ５
４の実行に用いられる。
【００８８】プロセッサ部アドレスバス６４は並列のマ
ルチプレクサ８４に接続され、マルチプレクサ８４は制
御バス６２の信号に応答して、メモリアドレスバス８７
かシフトしたメモリアドレスバス８５を通してプロセッ
サ部アドレスバス６４をバンクアドレスジェネレータ８
６に結合する。
ルチプレクサ８４に接続され、マルチプレクサ８４は制
御バス６２の信号に応答して、メモリアドレスバス８７
かシフトしたメモリアドレスバス８５を通してプロセッ
サ部アドレスバス６４をバンクアドレスジェネレータ８
６に結合する。
【００８９】マルチプレクサは、入力バス６４をメモリ
アドレスバス８７に結合すると、最下位の２ビットＡ０
とＡ１を落として、つまりアドレスを４で割って、語ア
ドレスを発生する。この結合はシーケンシヤルアクセス
モードで用いられる。
アドレスバス８７に結合すると、最下位の２ビットＡ０
とＡ１を落として、つまりアドレスを４で割って、語ア
ドレスを発生する。この結合はシーケンシヤルアクセス
モードで用いられる。
【００９０】交互配置のバンクアクセスモードでは、マ
ルチプレクサはビットＡ０とＡ１を落とし、残りのビッ
トを１桁シフトして、第２マイクロプロセッサ５４から
のアドレスを８で割る。これにより、シフトしたメモリ
アドレスバス８５に与えられたアドレスからビットＡ２
を落とす。
ルチプレクサはビットＡ０とＡ１を落とし、残りのビッ
トを１桁シフトして、第２マイクロプロセッサ５４から
のアドレスを８で割る。これにより、シフトしたメモリ
アドレスバス８５に与えられたアドレスからビットＡ２
を落とす。
【００９１】マルチプレクサ８４からの２本のバス８５
と８７は、バンクアドレスジェネレータ８６に入力とし
て与えられ、得られたアドレスを開始アドレスとして用
い、バーストモードアドレッシング中に第１および／ま
たは第２メモリバンク７１、７２内の一連の隣接する記
憶場所にアドレスする。フラッシュメモリ制御回路８８
によって使用可能になると、アドレスジェネレータ８６
はアドレスをバンクアドレスバス８１に与える。
と８７は、バンクアドレスジェネレータ８６に入力とし
て与えられ、得られたアドレスを開始アドレスとして用
い、バーストモードアドレッシング中に第１および／ま
たは第２メモリバンク７１、７２内の一連の隣接する記
憶場所にアドレスする。フラッシュメモリ制御回路８８
によって使用可能になると、アドレスジェネレータ８６
はアドレスをバンクアドレスバス８１に与える。
【００９２】プロセッサ部アドレスバス６４からのアド
レス線Ａ２はフラッシュメモリ制御８８に入り、このア
ドレスビットを用いて２個のフラッシュメモリバンク７
１と７２の一方を選択して、交互配置のモードでアクセ
スする。
レス線Ａ２はフラッシュメモリ制御８８に入り、このア
ドレスビットを用いて２個のフラッシュメモリバンク７
１と７２の一方を選択して、交互配置のモードでアクセ
スする。
【００９３】またプロセッサ部制御バス６２の選択され
た線はフラッシュメモリ制御８８に接続され、バンクア
ドレスジェネレータ８６と第１および第２フラッシュメ
モリバンク７１と７２を制御する信号を生成する。
た線はフラッシュメモリ制御８８に接続され、バンクア
ドレスジェネレータ８６と第１および第２フラッシュメ
モリバンク７１と７２を制御する信号を生成する。
【００９４】またフラッシュメモリ制御８８は２組の双
方向データバッファ９０と９１の一方を選択的に使用可
能にして、バンクデータバス８２と８３をプロセッサ部
データバス６３にそれぞれ結合する。フラッシュメモリ
制御８８がバッファ９２と９３をそれぞれ選択的に可能
にすると、バンクデータバス８２と８３を命令バス６１
に結合することができる。
方向データバッファ９０と９１の一方を選択的に使用可
能にして、バンクデータバス８２と８３をプロセッサ部
データバス６３にそれぞれ結合する。フラッシュメモリ
制御８８がバッファ９２と９３をそれぞれ選択的に可能
にすると、バンクデータバス８２と８３を命令バス６１
に結合することができる。
【００９５】プロセッサ部データバス６３の各線は制御
レジスタ８９の入力に接続され、制御バス６２の信号に
よって使用可能になると、制御レジスタ８９はこれらの
線で送られたデータを記憶する。
レジスタ８９の入力に接続され、制御バス６２の信号に
よって使用可能になると、制御レジスタ８９はこれらの
線で送られたデータを記憶する。
【００９６】以下に説明するように、制御レジスタ８９
に記憶されている１データビットは、フラッシュメモリ
５５が交互配置のバンクアクセスモードで動作するか、
単一バンクアクセスモードで動作するか、また後者のモ
ードではどのバンクをアクセスするか、を決定する。
に記憶されている１データビットは、フラッシュメモリ
５５が交互配置のバンクアクセスモードで動作するか、
単一バンクアクセスモードで動作するか、また後者のモ
ードではどのバンクをアクセスするか、を決定する。
【００９７】前者のアクセスモードでは、第１バンク７
１にある記憶場所に奇数番号アドレスを割り当て、第２
バンク７２に偶数番号アドレスを割り当てる。単一バン
クアクセスモードでは、メモリバンク７１と７２の一方
だけにアクセスする。どちらのアクセスモードでも、第
２マイクロプロセッサ５４はバーストまたはシーケンシ
ヤルアドレスモードで動作することができる。
１にある記憶場所に奇数番号アドレスを割り当て、第２
バンク７２に偶数番号アドレスを割り当てる。単一バン
クアクセスモードでは、メモリバンク７１と７２の一方
だけにアクセスする。どちらのアクセスモードでも、第
２マイクロプロセッサ５４はバーストまたはシーケンシ
ヤルアドレスモードで動作することができる。
【００９８】制御レジスタの他のビットは、個々にメモ
リバンク７１と７２を選んて消去またはプログラミング
する。制御レジスタ８９０出力は、バンクマルチプレク
サ８４とフラッシュメモリ制御８８に結合される。
リバンク７１と７２を選んて消去またはプログラミング
する。制御レジスタ８９０出力は、バンクマルチプレク
サ８４とフラッシュメモリ制御８８に結合される。
【００９９】フラッシュメモリ５５は、メモリバンク７
１と７２のどちらかの記憶場所だけに順次アクセスする
か、または交互配置の方式で両メモリバンクにアクセス
するように構成することができる。
１と７２のどちらかの記憶場所だけに順次アクセスする
か、または交互配置の方式で両メモリバンクにアクセス
するように構成することができる。
【０１００】交互配置のアクセスモードでは、バンク７
１と７２は共に第２マイクロプロセッサ５４からのアク
セス信号と制御信号によって同時に動作するが、バッフ
ァ９０−９３によって一度に一方のバンクだけが命令バ
ス６１とデータバス６３に接続される。
１と７２は共に第２マイクロプロセッサ５４からのアク
セス信号と制御信号によって同時に動作するが、バッフ
ァ９０−９３によって一度に一方のバンクだけが命令バ
ス６１とデータバス６３に接続される。
【０１０１】交互配置のアクセスモードでフラッシュメ
モリからプログラム命令を得る場合、命令は両バンク７
１と７２から交互に読み出される。
モリからプログラム命令を得る場合、命令は両バンク７
１と７２から交互に読み出される。
【０１０２】プログラム命令をメモリバンク７１と７２
内の主記憶部９４と９６から読み出して実行するとき
は、制御レジスタ８９内の１ビットがフラッシュメモリ
５５をバンク交互配置アクセスモードにする。このデー
タは第２マイクロプロセッサから送られて制御レジスタ
８９に記憶される。
内の主記憶部９４と９６から読み出して実行するとき
は、制御レジスタ８９内の１ビットがフラッシュメモリ
５５をバンク交互配置アクセスモードにする。このデー
タは第２マイクロプロセッサから送られて制御レジスタ
８９に記憶される。
【０１０３】このモードでは、奇数番号のアドレスを第
１バンク７１に割り当て、偶数アドレスを第２バンク７
２に割り当てるので、命令を各フラッシュメモリバンク
から交互に読み出す。
１バンク７１に割り当て、偶数アドレスを第２バンク７
２に割り当てるので、命令を各フラッシュメモリバンク
から交互に読み出す。
【０１０４】更に第２プロセッサ５４は一般に、バース
トアドレシングを用いてフラッシュメモリから実行する
命令を得る。バーストモードアドレシングの使用は、制
御バス６２の信号によって指示される。
トアドレシングを用いてフラッシュメモリから実行する
命令を得る。バーストモードアドレシングの使用は、制
御バス６２の信号によって指示される。
【０１０５】メモリアクセス操作は、一連の命令の最初
の命令を記憶するアドレスを第２マイクロプロセッサ５
４が発生することから始まる。このアドレスは偶数か奇
数で、プロセッサ部３１のアドレスバス６４を通してフ
ラッシュメモリ５５に送られる。
の命令を記憶するアドレスを第２マイクロプロセッサ５
４が発生することから始まる。このアドレスは偶数か奇
数で、プロセッサ部３１のアドレスバス６４を通してフ
ラッシュメモリ５５に送られる。
【０１０６】同時にアドレスデコーダ回路５７はこのア
ドレスをデコードして一連の制御信号を生成し、フラッ
シュメモリ５５の必要な読み出しまたは書き込み動作を
可能にする。
ドレスをデコードして一連の制御信号を生成し、フラッ
シュメモリ５５の必要な読み出しまたは書き込み動作を
可能にする。
【０１０７】フラッシュメモリ制御８８は、アドレスデ
コーダ５７および第２マイクロプロセッサ５４から制御
バス６２を通して送られる従来の制御信号を受ける。こ
れらの制御信号は読み出し動作が起こっていることを示
し、フラッシュメモリ制御８８をシステムコントローラ
１６の他の要素に同期させる。
コーダ５７および第２マイクロプロセッサ５４から制御
バス６２を通して送られる従来の制御信号を受ける。こ
れらの制御信号は読み出し動作が起こっていることを示
し、フラッシュメモリ制御８８をシステムコントローラ
１６の他の要素に同期させる。
【０１０８】フラッシュメモリ制御８８はアドレスバス
６４のビットＡ２に応答して、必要なフラッシュメモリ
バンク７１または７２を使用可能にする。詳しくいう
と、フラッシュメモリ制御によって、ビットＡ２が低論
理レベルのときは第１バンク７１にアクセスし、ビット
Ａ２が高論理レベルのときは第２バンク７２にアクセス
する。
６４のビットＡ２に応答して、必要なフラッシュメモリ
バンク７１または７２を使用可能にする。詳しくいう
と、フラッシュメモリ制御によって、ビットＡ２が低論
理レベルのときは第１バンク７１にアクセスし、ビット
Ａ２が高論理レベルのときは第２バンク７２にアクセス
する。
【０１０９】第２マイクロプロセッサ５４からのアドレ
スはフラッシュメモリバンクマルチプレクサ８４が受け
て、シフトしたメモリアドレスバス８５を通してバンク
アドレスジェネータ８６に、交互配置のアクセスモード
で送る。マルチプレクサは語アドレスを１ビット右にシ
フトし、語アドレスの最下位ビット（Ａ２）を落とす。
スはフラッシュメモリバンクマルチプレクサ８４が受け
て、シフトしたメモリアドレスバス８５を通してバンク
アドレスジェネータ８６に、交互配置のアクセスモード
で送る。マルチプレクサは語アドレスを１ビット右にシ
フトし、語アドレスの最下位ビット（Ａ２）を落とす。
【０１１０】この操作の結果をバンクアドレスジェネレ
ータ８６に送り、ここでフラッシュメモリバンク７１と
７２にアクセスする第１アドレスとして用いる。この最
初のアドレスの最上位ビットは、バンクアドレスジェネ
レータから直接上位バンクアドレスバス８１Ｈに与え、
最下位８ビットは下位アドレスバス８１Ｌ’と８１Ｌ”
に与える。
ータ８６に送り、ここでフラッシュメモリバンク７１と
７２にアクセスする第１アドレスとして用いる。この最
初のアドレスの最上位ビットは、バンクアドレスジェネ
レータから直接上位バンクアドレスバス８１Ｈに与え、
最下位８ビットは下位アドレスバス８１Ｌ’と８１Ｌ”
に与える。
【０１１１】読み出される第１命令が第１メモリバンク
７１に記憶されていると仮定する。フラッシュメモリ制
御８８によってメモリ装置７３−７６と命令バスバッフ
ァ９２が使用可能になり、第１フラッシュメモリバンク
７１はプロセッサ部３１内の命令バス６１に接続され
る。
７１に記憶されていると仮定する。フラッシュメモリ制
御８８によってメモリ装置７３−７６と命令バスバッフ
ァ９２が使用可能になり、第１フラッシュメモリバンク
７１はプロセッサ部３１内の命令バス６１に接続され
る。
【０１１２】また第１メモリバンク７１は、フラッシュ
メモリ制御８８から他の制御信号を受ける。メモリ装置
はこれに応答して、アドレスされた場所の内容を第１バ
ンクデータバス８２に与える。
メモリ制御８８から他の制御信号を受ける。メモリ装置
はこれに応答して、アドレスされた場所の内容を第１バ
ンクデータバス８２に与える。
【０１１３】命令をバス６１に与えると、従来のデータ
伝送応答信号がフラッシュメモリ制御回路８８から制御
バス６２に与えられる。アクセスが完了すると、フラッ
シュメモリ制御８８は制御バス６２の信号に応答して、
命令バッファ９２を使用不可能にする。
伝送応答信号がフラッシュメモリ制御回路８８から制御
バス６２に与えられる。アクセスが完了すると、フラッ
シュメモリ制御８８は制御バス６２の信号に応答して、
命令バッファ９２を使用不可能にする。
【０１１４】第１メモリバンク７１にアクセスしている
間に、フラッシュメモリ制御８８は制御信号を第２メモ
リバンク７２に与えて、バンクアドレスバス８１を通し
て送る同じアドレスの記憶場所にアクセスする。これに
より、この記憶場所の内容を第２バンクデータバス８３
に与える。
間に、フラッシュメモリ制御８８は制御信号を第２メモ
リバンク７２に与えて、バンクアドレスバス８１を通し
て送る同じアドレスの記憶場所にアクセスする。これに
より、この記憶場所の内容を第２バンクデータバス８３
に与える。
【０１１５】しかし第２メモリバンク７２に関連するバ
スバッファ９１と９３はこのとき使用可能になっていな
いので、第２バンクデータバス８３はプロセッサ部バス
６１と６３には結合されない。
スバッファ９１と９３はこのとき使用可能になっていな
いので、第２バンクデータバス８３はプロセッサ部バス
６１と６３には結合されない。
【０１１６】連続したプログラム命令がメモリバンク７
１と７２から交互に読み出される。この例では、第２プ
ログラム命令はフラッシュメモリ５５の第２バンク７２
から読み出される。
１と７２から交互に読み出される。この例では、第２プ
ログラム命令はフラッシュメモリ５５の第２バンク７２
から読み出される。
【０１１７】第２マイクロプロセッサ５４が次の読み出
し要求を制御バス６２に発生させると、フラッシュメモ
リ制御８８はこれに応答して、第２メモリバンク７２に
関連する命令バスバッファ９３を使用可能にする。
し要求を制御バス６２に発生させると、フラッシュメモ
リ制御８８はこれに応答して、第２メモリバンク７２に
関連する命令バスバッファ９３を使用可能にする。
【０１１８】第１命令と第２命令は両メモリバンクのそ
れぞれ同じ内部アドレスにあったので、この命令は前の
アクセス要求のときにすでに第２バンクデータバス上に
ある。従って第２命令を得るのに必要な時間は、第１命
令に必要な時間よりはるかに小さい。
れぞれ同じ内部アドレスにあったので、この命令は前の
アクセス要求のときにすでに第２バンクデータバス上に
ある。従って第２命令を得るのに必要な時間は、第１命
令に必要な時間よりはるかに小さい。
【０１１９】第２命令を第２フラッシュメモリバンク７
２から読み出している間に、バンクアドレスジェネレー
タは第１バンク７１の下位アドレスバス８１Ｌ’の最下
位８ビットを増分する。
２から読み出している間に、バンクアドレスジェネレー
タは第１バンク７１の下位アドレスバス８１Ｌ’の最下
位８ビットを増分する。
【０１２０】従ってこのサイクルの間に、第１バンクは
次のアクセス要求を受けるとすぐ次の第３命令にアクセ
スする準備ができている。バスバッファ９０と９２が使
用不可能なので、第３命令はデータバス６３にも命令バ
ス６１にも与えられない。
次のアクセス要求を受けるとすぐ次の第３命令にアクセ
スする準備ができている。バスバッファ９０と９２が使
用不可能なので、第３命令はデータバス６３にも命令バ
ス６１にも与えられない。
【０１２１】フラッシュメモリ制御８８はプログラム命
令に対する第３要求に応答して、第１メモリバンク７１
と関連する命令バスバッファ９２を使用可能にし、この
バンクから第３命令を読み出す。
令に対する第３要求に応答して、第１メモリバンク７１
と関連する命令バスバッファ９２を使用可能にし、この
バンクから第３命令を読み出す。
【０１２２】この間に、バンクアドレスジェネレータ８
６は、第２フラッシュメモリバンク７２の下位バス８１
Ｌ”に与えられている最下位アドレスビットを増分す
る。この動作により、フッシュメモリ５５が次のアクセ
ス要求を受けると、第２バンク７２は次の命令を出す準
備ができている。
６は、第２フラッシュメモリバンク７２の下位バス８１
Ｌ”に与えられている最下位アドレスビットを増分す
る。この動作により、フッシュメモリ５５が次のアクセ
ス要求を受けると、第２バンク７２は次の命令を出す準
備ができている。
【０１２３】このようにして、フラッシュメモリ制御８
８は読み出し要求を受けると、メモリバンク７１と７２
から交互に命令を得る。この方法により、一連の隣接す
る記憶場所へのアクセスが速くなる。
８は読み出し要求を受けると、メモリバンク７１と７２
から交互に命令を得る。この方法により、一連の隣接す
る記憶場所へのアクセスが速くなる。
【０１２４】次の命令が次の論理アドレスにある限り、
バンクアドレスジェネレータ８６がアドレシングを制御
するので、第２マイクロプロセッサ５４は各アクセス要
求と共にアドレスを送る必要がない。
バンクアドレスジェネレータ８６がアドレシングを制御
するので、第２マイクロプロセッサ５４は各アクセス要
求と共にアドレスを送る必要がない。
【０１２５】ジヤンプ命令を実行するときのように、次
の命令が隣接するメモリ場所に記憶されていない場合
は、第２マイクロプロセッサ５４はアクセス要求と共に
この命令のアドレスをフラッシュメモリ５５に送る。フ
ラッシュメモリ制御８８はこれに応答して、新しいアド
レスをバンクアドレスジェネレータ８６にロードする。
の命令が隣接するメモリ場所に記憶されていない場合
は、第２マイクロプロセッサ５４はアクセス要求と共に
この命令のアドレスをフラッシュメモリ５５に送る。フ
ラッシュメモリ制御８８はこれに応答して、新しいアド
レスをバンクアドレスジェネレータ８６にロードする。
【０１２６】フラッシュメモリのシーケンシャルアドレ
シングはバーストアドレシングほど効率的ではないが、
シーケンシャルアドレシングは交互配置のアクセスモー
ドで記憶場所にアクセスするのに用いることができる。
シングはバーストアドレシングほど効率的ではないが、
シーケンシャルアドレシングは交互配置のアクセスモー
ドで記憶場所にアクセスするのに用いることができる。
【０１２７】この場合フラッシュメモリ制御８８は、シ
ーケンシャルアドレシングモードを用いることを示す信
号を第２マイクロプロセッサ５４から受ける。制御８８
はこれに応答して、バンクアドレスジェネレータに指示
し、シフトしたメモリアドレスバス８５からのアドレス
を直接バンクアドレスバス８１に与える。
ーケンシャルアドレシングモードを用いることを示す信
号を第２マイクロプロセッサ５４から受ける。制御８８
はこれに応答して、バンクアドレスジェネレータに指示
し、シフトしたメモリアドレスバス８５からのアドレス
を直接バンクアドレスバス８１に与える。
【０１２８】プログラム命令ではなくてデータをフラッ
シュメモリ５５から読み出すときは、データはメモリ装
置７３−８０のどれに記憶してもよい。その結果フラッ
シュメモリバンク７１と７２は各データ要求に応答して
同時に動作するが、プロセッサ部データバス６３に、一
方のバンクだけが結合される。
シュメモリ５５から読み出すときは、データはメモリ装
置７３−８０のどれに記憶してもよい。その結果フラッ
シュメモリバンク７１と７２は各データ要求に応答して
同時に動作するが、プロセッサ部データバス６３に、一
方のバンクだけが結合される。
【０１２９】この場合マルチプレクサ８４は、命令では
なくてデータを要求していることを示す信号を制御バス
線９８から受ける。この信号によりマルチプレクサ８４
は入力するアドレスに作用し、制御レジスタが指定した
のが交互配置したアクセスモードか単一バンクアクセス
モードかにかかわらず、この結果をシフトしたアドレス
バス８５に与える。
なくてデータを要求していることを示す信号を制御バス
線９８から受ける。この信号によりマルチプレクサ８４
は入力するアドレスに作用し、制御レジスタが指定した
のが交互配置したアクセスモードか単一バンクアクセス
モードかにかかわらず、この結果をシフトしたアドレス
バス８５に与える。
【０１３０】またフラッシュメモリ制御８８は線９８の
制御信号を受け、この信号とアドレスビットＡ２とを用
いて、所望のデータを含むメモリバンク７１か７２に関
連するデータバッファ９０か９１を使用可能にする。フ
ラッシュメモリバンク７１と７２は共にアドレスをバス
８１から受けるが、一方のバンクだけがプロセッサ部デ
ータバス６３に接続される。
制御信号を受け、この信号とアドレスビットＡ２とを用
いて、所望のデータを含むメモリバンク７１か７２に関
連するデータバッファ９０か９１を使用可能にする。フ
ラッシュメモリバンク７１と７２は共にアドレスをバス
８１から受けるが、一方のバンクだけがプロセッサ部デ
ータバス６３に接続される。
【０１３１】更に図３において、フラッシュメモリ５５
に記憶されたプログラムを更新する場合は、フラッシュ
メモリバンク７１と７２を共に完全に消去しなければな
らない。しかしフラッシュメモリを消去しまた再プログ
ラミングするソフトウエアルーチンもまた、これらの記
憶要素に含まれている。
に記憶されたプログラムを更新する場合は、フラッシュ
メモリバンク７１と７２を共に完全に消去しなければな
らない。しかしフラッシュメモリを消去しまた再プログ
ラミングするソフトウエアルーチンもまた、これらの記
憶要素に含まれている。
【０１３２】このフラッシュメモリ５５は、第１フラッ
シュメモリバンク７１の９５と第２フラッシメモリバン
ク７２の９７の部分にこれらのルーチンの複写を持って
いる。一方のバンクを再プログラミングしている間に、
第２マイクロプロセッサ５４は他方のバンクに記憶して
いる消去および再プログラミングルーチンを実行する。
シュメモリバンク７１の９５と第２フラッシメモリバン
ク７２の９７の部分にこれらのルーチンの複写を持って
いる。一方のバンクを再プログラミングしている間に、
第２マイクロプロセッサ５４は他方のバンクに記憶して
いる消去および再プログラミングルーチンを実行する。
【０１３３】一方のバンクを消去すると、消去および再
プログラミングルーチンを他方のバンクから複写し、他
のソース、例えばＲＡＭ５６からのプログラムをその主
記憶部に複写する。次に一方のバンクに記憶しているル
ーチンを用いて、他方のバンクを再プログラミングす
る。
プログラミングルーチンを他方のバンクから複写し、他
のソース、例えばＲＡＭ５６からのプログラムをその主
記憶部に複写する。次に一方のバンクに記憶しているル
ーチンを用いて、他方のバンクを再プログラミングす
る。
【０１３４】従って、プログラミングの前に全ての場所
を順次消去する必要のある従来のフラッシュメモリ装置
を命令の記憶に用いて、自分を再プログラミングするこ
とができる。システムコントローラの初期化またはブー
トアップルーチンのような他の重要なデータの複写も、
このようにして記憶することができる。
を順次消去する必要のある従来のフラッシュメモリ装置
を命令の記憶に用いて、自分を再プログラミングするこ
とができる。システムコントローラの初期化またはブー
トアップルーチンのような他の重要なデータの複写も、
このようにして記憶することができる。
【０１３５】フラッシュメモリの再プログラミング手順
を第１メモリバンク７１のプログラミングについて述べ
るが、第２メモリバンク７２のプログラムも同じ動作で
逐次行うことができる。
を第１メモリバンク７１のプログラミングについて述べ
るが、第２メモリバンク７２のプログラムも同じ動作で
逐次行うことができる。
【０１３６】手順は、第２マイクロプロセッサ５４が図
３の制御レジスタ８９４こ構成データをロードすること
から始まる。制御レジスタ８９にロードするモード制御
ビットは、フラッシュメモリを単一バンクアクセスモー
ドにする諭理レベルを持つ。
３の制御レジスタ８９４こ構成データをロードすること
から始まる。制御レジスタ８９にロードするモード制御
ビットは、フラッシュメモリを単一バンクアクセスモー
ドにする諭理レベルを持つ。
【０１３７】制御レジスタの別のビットは、プログラミ
ングのために第１メモリバンク７１を選んだことを示
す。フラッシュメモリ制御８８はレジスタ８９の制御ビ
ットに応答して、必要なバンクをプログラム可能にす
る。
ングのために第１メモリバンク７１を選んだことを示
す。フラッシュメモリ制御８８はレジスタ８９の制御ビ
ットに応答して、必要なバンクをプログラム可能にす
る。
【０１３８】プログラミング動作中は、第２マイクロプ
ロセッサ５４はバーストアドレシングとシーケンシャル
アドレシングのどちらを用いてもよい。
ロセッサ５４はバーストアドレシングとシーケンシャル
アドレシングのどちらを用いてもよい。
【０１３９】マルチプレクサ８１ま制御バス６２の信号
に応じて、バーストアドレシングを用いるかシーケンシ
ャルアドレシングを用いるかに従って、メモリバス８５
か８７を通してプロセッサバス６４をバンクアドレスジ
ェネレータ８６に結合する。
に応じて、バーストアドレシングを用いるかシーケンシ
ャルアドレシングを用いるかに従って、メモリバス８５
か８７を通してプロセッサバス６４をバンクアドレスジ
ェネレータ８６に結合する。
【０１４０】プログラミング動作中はシーケンシャルア
ドレシングを用いる場合を考える。従って第２マイクロ
プロセッサ５４からの命令アドレスは、バンクアドレス
ジェネレータ８６に直接与えられる。
ドレシングを用いる場合を考える。従って第２マイクロ
プロセッサ５４からの命令アドレスは、バンクアドレス
ジェネレータ８６に直接与えられる。
【０１４１】フラッシュメモリ制御８８は語アドレスの
ビットＡ２を無視して、常に選択したバンクだけを使用
可能にする。フラッシュメモリ制御８８が制御バス６２
を通して受ける別の信号は、第２マイクロプロセッサか
らの要求が読み出し動作か書き込み動作かを示す。制御
回路８８はこれに応じて、制御信号を必要なメモリバン
ク７１か７２に送る。
ビットＡ２を無視して、常に選択したバンクだけを使用
可能にする。フラッシュメモリ制御８８が制御バス６２
を通して受ける別の信号は、第２マイクロプロセッサか
らの要求が読み出し動作か書き込み動作かを示す。制御
回路８８はこれに応じて、制御信号を必要なメモリバン
ク７１か７２に送る。
【０１４２】フラッシュメモリ制御８８はデータバッフ
ァ９０を使用可能にし、各書き込みまたはアクセス確認
サイクル中に、第１メモリバンクデータバス８２をプロ
セッサ部データバス６３に接続する。同様にバッファ９
３を使用可能にして、第２メモリバンクデータバス８３
をプロセッサ部命令バス６１に接続する。
ァ９０を使用可能にし、各書き込みまたはアクセス確認
サイクル中に、第１メモリバンクデータバス８２をプロ
セッサ部データバス６３に接続する。同様にバッファ９
３を使用可能にして、第２メモリバンクデータバス８３
をプロセッサ部命令バス６１に接続する。
【０１４３】このように接続すると、第２マイクロプロ
セッサ５４は第２フラッシュメモリバンク７２から消去
および再プログラミング命令を読み出して第１メモリバ
ンク７１をプログラムするように、フラッシュメモリ５
５を構成することができる。
セッサ５４は第２フラッシュメモリバンク７２から消去
および再プログラミング命令を読み出して第１メモリバ
ンク７１をプログラムするように、フラッシュメモリ５
５を構成することができる。
【０１４４】フラッシュメモリ５５の特定の消去／プロ
グラミングのシーケンスとコマンドは、メモリ装置の製
作者が定義する。一般的な手順では、先ず各記憶場所を
低論理レベル（ゼロ）にセットし、次に指定したメモリ
装置に消去コマンドを出して、全ての記憶場所を同時に
消去する。
グラミングのシーケンスとコマンドは、メモリ装置の製
作者が定義する。一般的な手順では、先ず各記憶場所を
低論理レベル（ゼロ）にセットし、次に指定したメモリ
装置に消去コマンドを出して、全ての記憶場所を同時に
消去する。
【０１４５】１個の消去コマンドで全ての記憶場所を消
去できれば理想的であるが、いくつかの記憶場所は消去
されないのが普通である。従って第２マイクロプロセッ
サ５４はメモリ装置内の全ての記憶場所が消去されてい
るかどうか確認し、必要があれば装置全体が消去される
まで更に消去コマンドを出さなければならない。
去できれば理想的であるが、いくつかの記憶場所は消去
されないのが普通である。従って第２マイクロプロセッ
サ５４はメモリ装置内の全ての記憶場所が消去されてい
るかどうか確認し、必要があれば装置全体が消去される
まで更に消去コマンドを出さなければならない。
【０１４６】図３に示すフラッシュメモリ５５は、数個
のメモリ装置７３−７６と７７−８０を並列に接続して
第１バンク７１と第２バンク７２を形成するが、時間を
節約するには全てのバンクを一斉に消去するのが望まし
い
のメモリ装置７３−７６と７７−８０を並列に接続して
第１バンク７１と第２バンク７２を形成するが、時間を
節約するには全てのバンクを一斉に消去するのが望まし
い
【０１４７】しかし確認手順中に１装置の記憶場所だけ
が消去されていないことが分かった場合は、４個の装置
全部に第２の消去コマンドを出すことは好ましくない。
これは、フラッシュメモリは限られた回数以上消去サイ
クルを行うと損傷するからである。
が消去されていないことが分かった場合は、４個の装置
全部に第２の消去コマンドを出すことは好ましくない。
これは、フラッシュメモリは限られた回数以上消去サイ
クルを行うと損傷するからである。
【０１４８】従って本技術の中心的な特徴の１つは、全
バンクの消去と確認は並列に行うが、追加の消去コマン
ドは更に消去を必要とする記憶装置にだけ出すことであ
る。
バンクの消去と確認は並列に行うが、追加の消去コマン
ドは更に消去を必要とする記憶装置にだけ出すことであ
る。
【０１４９】全てのフラッシュメモリバンクを消去した
ことが確認されれば、再プログラミングして記憶場所に
新しいプログラムデータを記憶することができる。消去
の場合と同様に、再プログラミングは全てのバンク一斉
に行う。確認の結果あるメモリ装置７３−８０がデータ
を保持していなければ、その装置だけ再プログラミング
する。
ことが確認されれば、再プログラミングして記憶場所に
新しいプログラムデータを記憶することができる。消去
の場合と同様に、再プログラミングは全てのバンク一斉
に行う。確認の結果あるメモリ装置７３−８０がデータ
を保持していなければ、その装置だけ再プログラミング
する。
【０１５０】従って各記憶場所に行うプログラミングサ
イクルの回数も最小になる。本再プログラミング技術で
は、所定のバンク内で全てのメモリ装置について多くの
動作を同時に行うが、装置に不必要な消去およびプログ
ラミングサイクルは行わない。
イクルの回数も最小になる。本再プログラミング技術で
は、所定のバンク内で全てのメモリ装置について多くの
動作を同時に行うが、装置に不必要な消去およびプログ
ラミングサイクルは行わない。
【０１５１】本発明の詳細なフラッシュメモリ消去ルー
チンを図５のフローチヤートで説明する。このルーチン
の命令の複写は、両メモリバンク７１と７２の部分９５
と９７に記憶されている。消去と再プログラミング用の
プログラムの命令は他方のバンクから読み出される。
チンを図５のフローチヤートで説明する。このルーチン
の命令の複写は、両メモリバンク７１と７２の部分９５
と９７に記憶されている。消去と再プログラミング用の
プログラムの命令は他方のバンクから読み出される。
【０１５２】消去手順は段階１００で始まり、第２マイ
クロプロセッサ５４は制御レジスタ８９をセットしてメ
モリバンク７１と７２のどちらを消去するかを選択し、
フラッシュメモリ回路を構成する。このルーチンはどち
らのバンクを選択しても同じなので、第１バンク７１を
選択した場合について述べる。
クロプロセッサ５４は制御レジスタ８９をセットしてメ
モリバンク７１と７２のどちらを消去するかを選択し、
フラッシュメモリ回路を構成する。このルーチンはどち
らのバンクを選択しても同じなので、第１バンク７１を
選択した場合について述べる。
【０１５３】次に段階１０１で図６に示すプログラミン
グルーチンを呼び出し、第１メモリバンク７１の各記憶
場所をゼロにする。このゼロにする手順は、後でフラッ
シュメモリプログラミングルーチンの動作を説明する際
に述べるる。
グルーチンを呼び出し、第１メモリバンク７１の各記憶
場所をゼロにする。このゼロにする手順は、後でフラッ
シュメモリプログラミングルーチンの動作を説明する際
に述べるる。
【０１５４】第１バンク７１の全ての記憶場所をゼロに
すると、プログラムの実行は段階１０２に戻る。ここで
第２７マイクロプロセッサ５４は消去手順中に用いる変
数、カウンタ、他のレジスタを初期化する。
すると、プログラムの実行は段階１０２に戻る。ここで
第２７マイクロプロセッサ５４は消去手順中に用いる変
数、カウンタ、他のレジスタを初期化する。
【０１５５】段階１０４で第２マイクロプロセッサ５４
は、消去セットアップコマンドと、また続いて消去コマ
ンドをフラッシュメモリ５５に書き込む。これらのコマ
ンドはデータバス６３とデータバッファ９０を通して、
第１メモリバンク７１の装置７３−７６に送られる。
は、消去セットアップコマンドと、また続いて消去コマ
ンドをフラッシュメモリ５５に書き込む。これらのコマ
ンドはデータバス６３とデータバッファ９０を通して、
第１メモリバンク７１の装置７３−７６に送られる。
【０１５６】次に段階１０６でプログラムは一定の時
間、例えば１０ミリ秒遅れる。これはメモリ装置の製作
者が指定するもので、消去コマンドを出してから消去確
認が始まるまでの間に必要な遅れである。
間、例えば１０ミリ秒遅れる。これはメモリ装置の製作
者が指定するもので、消去コマンドを出してから消去確
認が始まるまでの間に必要な遅れである。
【０１５７】このルーチンでフラッシュメモリ７１に送
られる３２ビット命令は４個のバイトに分割され、各バ
イトはメモリ装置７３、７４、７５、７６のそれぞれへ
の、個々のコマンドを含んでいる。これによりバンク７
１の各装置は別個の動作状態になり、他の装置は読み出
し状態のままで、ある１個の装置だけを消去することが
できる。
られる３２ビット命令は４個のバイトに分割され、各バ
イトはメモリ装置７３、７４、７５、７６のそれぞれへ
の、個々のコマンドを含んでいる。これによりバンク７
１の各装置は別個の動作状態になり、他の装置は読み出
し状態のままで、ある１個の装置だけを消去することが
できる。
【０１５８】これが本発明の中心となる動作であって、
前回の動作で完全には消去されなかった装置だけを再び
消去することがでる。しかしこのとき、第１バンク７１
の４個のメモリ装置７３−７６が受ける消去コマンドは
全く同一のものである。
前回の動作で完全には消去されなかった装置だけを再び
消去することがでる。しかしこのとき、第１バンク７１
の４個のメモリ装置７３−７６が受ける消去コマンドは
全く同一のものである。
【０１５９】段階１０４で１個のフラッシュメモリ命令
を出すと、選択したメモリバンク内のメモリ場所が全て
消去されるのが最もよい。しかしこれは実際には滅多に
起こらず、バンク内には完全には消去されない装置が１
１固以上あることがよくある。
を出すと、選択したメモリバンク内のメモリ場所が全て
消去されるのが最もよい。しかしこれは実際には滅多に
起こらず、バンク内には完全には消去されない装置が１
１固以上あることがよくある。
【０１６０】従って段階１０８から始まって、第２マイ
クロプロセッサ５４は第１メモリバンク７１内の各記憶
場所に順次アクセスして、実際に消去されているかどう
か判断する。
クロプロセッサ５４は第１メモリバンク７１内の各記憶
場所に順次アクセスして、実際に消去されているかどう
か判断する。
【０１６１】ここで第２マイクロプロセッサはデータバ
ス６３にフラッシュメモリ命令を出し、第１メモリバン
ク７１の各記憶装置７３−７６を消去確認状態にし、各
装置の内容を並列に順次読み出せるようにする。次に段
階１１０で再びプログラムの実行は、装置の製作者が指
定する一定の時間、例えば６マイクロ秒遅れる。
ス６３にフラッシュメモリ命令を出し、第１メモリバン
ク７１の各記憶装置７３−７６を消去確認状態にし、各
装置の内容を並列に順次読み出せるようにする。次に段
階１１０で再びプログラムの実行は、装置の製作者が指
定する一定の時間、例えば６マイクロ秒遅れる。
【０１６２】段階１１２に進んで、第２マイクロプロセ
ッサ５４はフラッシュメモリ５５に記憶場所のアドレス
を送って、第１メモリバンク７１から３２ビットのデー
タ語を得る。次にこのデータ語を確認して、ビットが全
て消去されているかどうか判断する。
ッサ５４はフラッシュメモリ５５に記憶場所のアドレス
を送って、第１メモリバンク７１から３２ビットのデー
タ語を得る。次にこのデータ語を確認して、ビットが全
て消去されているかどうか判断する。
【０１６３】段階１１４でこのデータ語の全てのビット
が消去されていたと仮定すると、段階１１６で第２マイ
クロプロセッサは、第１フラッシュメモリバンク７１の
最後のアドレスを確認したかどうか判断する。
が消去されていたと仮定すると、段階１１６で第２マイ
クロプロセッサは、第１フラッシュメモリバンク７１の
最後のアドレスを確認したかどうか判断する。
【０１６４】確認が終った場合は、消去ルーチンは終了
して主制御プログラムに戻る。未確認のメモリ場所が残
っている場合は、段階１１８、第２マイクロプロセッサ
のレジスタに記憶している第１フラッシュメモリバンク
７１のアドレスを増分する。
して主制御プログラムに戻る。未確認のメモリ場所が残
っている場合は、段階１１８、第２マイクロプロセッサ
のレジスタに記憶している第１フラッシュメモリバンク
７１のアドレスを増分する。
【０１６５】次に段階１２０で、各バイトを消去確認コ
マンドに設定して、フラッシュメモリ５５の命令を形成
する。プログラムの実行は段階１０８に戻り、フラッシ
ュメモリ命令を送って、各記憶装置７３−７６が消去確
認状態にあって次の場所をチェックできることを確かめ
る。
マンドに設定して、フラッシュメモリ５５の命令を形成
する。プログラムの実行は段階１０８に戻り、フラッシ
ュメモリ命令を送って、各記憶装置７３−７６が消去確
認状態にあって次の場所をチェックできることを確かめ
る。
【０１６６】段階１１４で、フラッシュメモリバンク７
１から読み出した語の中に消去されていないビットが１
個以上あることが分かると、プログラムの実行は段階１
２２に分岐する。このプログラムの分岐は、語の各バイ
トを調べて、記憶装置７３−７６のどれを更に消去する
必要があるかを判断するためである。このために、バイ
トポインタを初期化してゼロにする。
１から読み出した語の中に消去されていないビットが１
個以上あることが分かると、プログラムの実行は段階１
２２に分岐する。このプログラムの分岐は、語の各バイ
トを調べて、記憶装置７３−７６のどれを更に消去する
必要があるかを判断するためである。このために、バイ
トポインタを初期化してゼロにする。
【０１６７】次に段階１２４で第２マイクロプロセッサ
５４はポインタが指定したバイトを調べて、全てのバイ
トが消去されたかどうか判断する。全てが消去された場
合は、段階１３６に進む前に段階１２６で、調べたデー
タを読み出したメモリ装置用のフラッシュメモリ命令の
パイトを、読み出しモードコマンドに設定する。
５４はポインタが指定したバイトを調べて、全てのバイ
トが消去されたかどうか判断する。全てが消去された場
合は、段階１３６に進む前に段階１２６で、調べたデー
タを読み出したメモリ装置用のフラッシュメモリ命令の
パイトを、読み出しモードコマンドに設定する。
【０１６８】しかし調べたバイトが消去されていなけれ
ば、プログラムの実行は段階１２８に分岐して、データ
バイトを読み出したメモリ装置７３−７６用のフラッシ
ュメモリ命令のバイトを消去コマンドにセットする。そ
して段階１３０で、そのメモリ装置７３−７６の消去サ
イクル回数のカウンタを増分し、段階１３２で検査す
る。
ば、プログラムの実行は段階１２８に分岐して、データ
バイトを読み出したメモリ装置７３−７６用のフラッシ
ュメモリ命令のバイトを消去コマンドにセットする。そ
して段階１３０で、そのメモリ装置７３−７６の消去サ
イクル回数のカウンタを増分し、段階１３２で検査す
る。
【０１６９】このルーチンで１，０００回消去サイクル
を行ってなお消去されないメモリ装置の場所があれば、
そのメモリ装置は有効な寿命を超す。この場合、段階１
３４でどの装置が不良であるかを知らせる信号をユーザ
に送ってからプログラムを終了する。そしてメモリを交
換するまでこのシステムは休止状態に入る。
を行ってなお消去されないメモリ装置の場所があれば、
そのメモリ装置は有効な寿命を超す。この場合、段階１
３４でどの装置が不良であるかを知らせる信号をユーザ
に送ってからプログラムを終了する。そしてメモリを交
換するまでこのシステムは休止状態に入る。
【０１７０】段階１３２で装置の消去サイクルが１，０
００回に達していない場合は、プログラムの実行は段階
１３６に分岐し、バイトポインタをテストして、データ
語のバイトを全て検査したかどうか判断する。
００回に達していない場合は、プログラムの実行は段階
１３６に分岐し、バイトポインタをテストして、データ
語のバイトを全て検査したかどうか判断する。
【０１７１】未検査のバイトが残っている場合は、段階
１３８でバイトポインタを増分し、段階１２４に戻って
次のバイトをテストし、その中のビットを全て消去した
かどうか判断する。
１３８でバイトポインタを増分し、段階１２４に戻って
次のバイトをテストし、その中のビットを全て消去した
かどうか判断する。
【０１７２】第１フラッシュメモリバンク７１から読み
出した所定の語のバイトを全て検査し終ると、第２マイ
クロプロセッサ５４は段階１０４に戻る。
出した所定の語のバイトを全て検査し終ると、第２マイ
クロプロセッサ５４は段階１０４に戻る。
【０１７３】この時点で、第２マイクロプロセッサ５４
のレジスタに一時的に記憶されたフラッシュメモリ命令
の各バイトに含まれるのは、関連するメモリ装置７３−
７６を再び消去するコマンドか、またはこれまでチェッ
クした場所は全て消去されたためメモリ装置を読み出し
状態にするコマンドである。
のレジスタに一時的に記憶されたフラッシュメモリ命令
の各バイトに含まれるのは、関連するメモリ装置７３−
７６を再び消去するコマンドか、またはこれまでチェッ
クした場所は全て消去されたためメモリ装置を読み出し
状態にするコマンドである。
【０１７４】段階１０４で、フラッシュメモリ命令をフ
ラッシュメモリ５５に書き込んで、再消去する必要があ
るとして選択したメモリ装置７３−７６の消去を行う。
ラッシュメモリ５５に書き込んで、再消去する必要があ
るとして選択したメモリ装置７３−７６の消去を行う。
【０１７５】次に各装置の同じ組の場所を再び検査し、
これらの場所に記憶されていたビットが重ねて行った消
去サイクルによって全て完全に消去されたかどうか判断
する。
これらの場所に記憶されていたビットが重ねて行った消
去サイクルによって全て完全に消去されたかどうか判断
する。
【０１７６】第２マイクロプロセッサ５４は消去ルーチ
ンの各段階を循環して、記憶場所が全て消去されたこと
を確認するまで、第１フラッシュメモリバンク７１の４
個のメモリ装置７３−７６の各記憶場所を検査し続け
る。
ンの各段階を循環して、記憶場所が全て消去されたこと
を確認するまで、第１フラッシュメモリバンク７１の４
個のメモリ装置７３−７６の各記憶場所を検査し続け
る。
【０１７７】この時点で、フラッシュメモリ消去ルーチ
ンの実行は終了し、第２マイクロプロセッサ５４は実行
中の主動作プログラムに戻る。
ンの実行は終了し、第２マイクロプロセッサ５４は実行
中の主動作プログラムに戻る。
【０１７８】一般にフラッシュメモリ５５の１バンクを
消去し終ると、すぐ再プログラミングする。これは第２
マイクロプロセッサ５４が行い、図６のフローチヤート
に示すフラッシュメモリプログラミングルーチンを実行
する。
消去し終ると、すぐ再プログラミングする。これは第２
マイクロプロセッサ５４が行い、図６のフローチヤート
に示すフラッシュメモリプログラミングルーチンを実行
する。
【０１７９】このプログラミング手順は段階１０１の消
去ルーチンでも用いられ、消去パルスを与える前に、選
択したフラッシュメモリバンク７１か７２の各記憶場所
をゼロにセットする。消去を始める前に全てのメモリセ
ルをゼロにプログラミングすることは、フラッシュメモ
リ装置の製作者からの要求である。
去ルーチンでも用いられ、消去パルスを与える前に、選
択したフラッシュメモリバンク７１か７２の各記憶場所
をゼロにセットする。消去を始める前に全てのメモリセ
ルをゼロにプログラミングすることは、フラッシュメモ
リ装置の製作者からの要求である。
【０１８０】フラッシュメモリプログラミングルーチン
は段階１４０から始まり、プログラムで用いる変数、カ
ウンタ、レジスタを初期化する。段階１４２で、現在消
去モードであるかどうか判断する。
は段階１４０から始まり、プログラムで用いる変数、カ
ウンタ、レジスタを初期化する。段階１４２で、現在消
去モードであるかどうか判断する。
【０１８１】このプログラミングルーチンが消去手順の
一部として用いられていない場合は、プログラムは段階
１４３に分岐し、第２マイクロプロセッサ５４は制御レ
ジスタ８９にデータを送ってフラッシュメモリ回路５５
をプログラムモードにし、メモリバンク７１と７２の一
方を再プログラミングするよう指定する。ここで再び第
１バンクを選択したとする。
一部として用いられていない場合は、プログラムは段階
１４３に分岐し、第２マイクロプロセッサ５４は制御レ
ジスタ８９にデータを送ってフラッシュメモリ回路５５
をプログラムモードにし、メモリバンク７１と７２の一
方を再プログラミングするよう指定する。ここで再び第
１バンクを選択したとする。
【０１８２】段階１４４で、３２ビットのフラッシュメ
モリ命令を形成する。この命令は消去ルーチンで用いた
ものと同様で、各バイトは再プログラミングする第１バ
ンク７１のメモリ装置７３−７６のそれぞれに対する別
個の命令を含む。
モリ命令を形成する。この命令は消去ルーチンで用いた
ものと同様で、各バイトは再プログラミングする第１バ
ンク７１のメモリ装置７３−７６のそれぞれに対する別
個の命令を含む。
【０１８３】各バイトは個別に構成されるので、他の装
置をプログラミングしている間に１個以上の装置を読み
出しモードにすることができる。この特徴が用いられる
のは、あるメモリ装置の記憶場所が第１プログラミング
サイクルでデータを保持せず、従って追加のサイクルが
必要な場合である。
置をプログラミングしている間に１個以上の装置を読み
出しモードにすることができる。この特徴が用いられる
のは、あるメモリ装置の記憶場所が第１プログラミング
サイクルでデータを保持せず、従って追加のサイクルが
必要な場合である。
【０１８４】従って第１サイクルで正しく再プログラミ
ングされなかったメモリ装置７３−７６だけが第２の再
プログラミングコマンドを受ける。しかし最初は、フラ
ッシュメモリ命令の全てのバイトにはセットアップコマ
ンドをロードする。また４個１組のカウンタをセットし
て、４個の各メモリ装置の場所を再プログラミングする
のに必要なプログラミングサイクル回数をカウントでき
るようにする。
ングされなかったメモリ装置７３−７６だけが第２の再
プログラミングコマンドを受ける。しかし最初は、フラ
ッシュメモリ命令の全てのバイトにはセットアップコマ
ンドをロードする。また４個１組のカウンタをセットし
て、４個の各メモリ装置の場所を再プログラミングする
のに必要なプログラミングサイクル回数をカウントでき
るようにする。
【０１８５】プログラムの実行は次に段階１４６に進
み、実行中の手順が消去動作かプログラミング動作か判
断する。フラッシュメモリがプログラミングモードであ
れば、段階１４８でこのソフトウエアはＲＡＭ５６、第
２フラッシュメモリバンク７２またはシステム内のプロ
グラムを含む他の装置からプログラム命令語を取り出
し、第１フラッシュメモリバンク７１にロードする。
み、実行中の手順が消去動作かプログラミング動作か判
断する。フラッシュメモリがプログラミングモードであ
れば、段階１４８でこのソフトウエアはＲＡＭ５６、第
２フラッシュメモリバンク７２またはシステム内のプロ
グラムを含む他の装置からプログラム命令語を取り出
し、第１フラッシュメモリバンク７１にロードする。
【０１８６】命令を記憶する場所は、第２マイクロプロ
セッサ５４のレジスタ内に保持されているソースアドレ
スで示される。段階１４８で、取り出した語を第２マイ
クロプロセッサ５４のデータレジスタ内に一時的に記憶
する。
セッサ５４のレジスタ内に保持されているソースアドレ
スで示される。段階１４８で、取り出した語を第２マイ
クロプロセッサ５４のデータレジスタ内に一時的に記憶
する。
【０１８７】このプログラミングルーチンを消去ルーチ
ンの最初に実行しているのであれば、実行は段階１５０
に分岐して、第２マイクロプロセッサのこのデータレジ
スタをゼロにセットする。
ンの最初に実行しているのであれば、実行は段階１５０
に分岐して、第２マイクロプロセッサのこのデータレジ
スタをゼロにセットする。
【０１８８】前に述べたように、図６のプログラミング
ルーチンは消去ルーチンの最初にも用いられ、フラッシ
ュメモリバンクの記憶場所を全てゼロにリセットする。
ルーチンは消去ルーチンの最初にも用いられ、フラッシ
ュメモリバンクの記憶場所を全てゼロにリセットする。
【０１８９】段階１４８か１５０で記憶する命令を得た
後、段階１５２で４個１組のセットアッップおよびプロ
グラムコマンドをフラッシュメモリ５５に送り、各メモ
リ装置の状態を、データを受けて記憶できるようにす
る。
後、段階１５２で４個１組のセットアッップおよびプロ
グラムコマンドをフラッシュメモリ５５に送り、各メモ
リ装置の状態を、データを受けて記憶できるようにす
る。
【０１９０】図３のフラッシュメモリ制御８８によって
第１双方向データバッファ９０はすでに使用可能になっ
ており、プロセッサ部データバス６３は第１フラッシュ
メモリバンク７１のデータバス８２に結合している。
第１双方向データバッファ９０はすでに使用可能になっ
ており、プロセッサ部データバス６３は第１フラッシュ
メモリバンク７１のデータバス８２に結合している。
【０１９１】フラッシュメモリ命令のコマンドはこの線
路を通って並列にメモリ装置７３−７６に送られる。各
メモリ装置は、その装置用の特定のコマンドを含むフラ
ッシュメモリ命令の個別のバイトに応答する。
路を通って並列にメモリ装置７３−７６に送られる。各
メモリ装置は、その装置用の特定のコマンドを含むフラ
ッシュメモリ命令の個別のバイトに応答する。
【０１９２】ある場所を再プログラミングする最初の段
階では、これらの各バイトはプログラムセットアップコ
マンドを含んでいる。フラッシュメモリ命令を出した
後、第２マイクロプロセッサ５４はアドレスバス６４を
通して記憶場所のアドレスを送り、記憶のためのプログ
ラム命令をデータバス６３に与える。
階では、これらの各バイトはプログラムセットアップコ
マンドを含んでいる。フラッシュメモリ命令を出した
後、第２マイクロプロセッサ５４はアドレスバス６４を
通して記憶場所のアドレスを送り、記憶のためのプログ
ラム命令をデータバス６３に与える。
【０１９３】図３において、プログラミング用の制御レ
ジスタ８９に記憶されたデータにより、マルチプレクサ
８４はメモリアドレスバス８７を通して、プロセッサ部
アドレスバス６４をバンクアドレスジェネレータ８６に
直接接続する。
ジスタ８９に記憶されたデータにより、マルチプレクサ
８４はメモリアドレスバス８７を通して、プロセッサ部
アドレスバス６４をバンクアドレスジェネレータ８６に
直接接続する。
【０１９４】またフラッシュメモリ制御８８は制御信号
に応答して、再プログラミングのために選択した第１フ
ラッシュメモリバンク７１に必要なコマンドを送る。
に応答して、再プログラミングのために選択した第１フ
ラッシュメモリバンク７１に必要なコマンドを送る。
【０１９５】第１フラッシュメモリバンク７１のメモリ
装置７３−７６はプログラムセットアップコマンドに応
答して、バス８２のビットをアドレス記憶場所に記憶す
る。段階１５３では、マイクロプロセッサ５４がプログ
ラム確認コマンドを出す前に１０マイクロ秒の遅れが必
要である。
装置７３−７６はプログラムセットアップコマンドに応
答して、バス８２のビットをアドレス記憶場所に記憶す
る。段階１５３では、マイクロプロセッサ５４がプログ
ラム確認コマンドを出す前に１０マイクロ秒の遅れが必
要である。
【０１９６】この後段階１５４で、第２マイクロプロセ
ッサ５４はデータバス６３と８２および双方向バッファ
９０を通して１組のプログラム確認コマンドを出す。こ
れらコマンドによりメモ装置７３−７６は、現在アクセ
スした記憶場所に記憶されたばかりのプログラム命令を
装置から読み出してプロセッサ部データバス６３に与え
る。
ッサ５４はデータバス６３と８２および双方向バッファ
９０を通して１組のプログラム確認コマンドを出す。こ
れらコマンドによりメモ装置７３−７６は、現在アクセ
スした記憶場所に記憶されたばかりのプログラム命令を
装置から読み出してプロセッサ部データバス６３に与え
る。
【０１９７】一方第２マイクロプロセッサ５４は段階１
５６で６マイクロ秒遅れ、フラッシュメモリバンク７１
を確認コマンドに従わせる。
５６で６マイクロ秒遅れ、フラッシュメモリバンク７１
を確認コマンドに従わせる。
【０１９８】この遅れ期間の最後に、段階１５８で第２
マイクロプロセッサ５４はデータを読み出し、段階１６
０で、第１フラッシュメモリバンク７１から読み出した
データと段階１５２で記憶場所をプログラムするのに用
いたデータとを比較する。
マイクロプロセッサ５４はデータを読み出し、段階１６
０で、第１フラッシュメモリバンク７１から読み出した
データと段階１５２で記憶場所をプログラムするのに用
いたデータとを比較する。
【０１９９】比較した結果これらの語が同じである、つ
まりフラッシュメモリを正しくプログラムしたと仮定す
ると、プログラムの実行は段階１６２に分岐し、プログ
ラム命令を第１メモリバンク７１に記憶し終ったかどう
か判断する。
まりフラッシュメモリを正しくプログラムしたと仮定す
ると、プログラムの実行は段階１６２に分岐し、プログ
ラム命令を第１メモリバンク７１に記憶し終ったかどう
か判断する。
【０２００】記憶する命令がまだ残っている場合は、第
１フラッシュメモリバンク７１内の記憶場所とプログラ
ミングデータのソースの記憶場所とを示す１対のアドレ
スジスタを、段階１６４で共に増分する。
１フラッシュメモリバンク７１内の記憶場所とプログラ
ミングデータのソースの記憶場所とを示す１対のアドレ
スジスタを、段階１６４で共に増分する。
【０２０１】命令をフラッシュメモリ５５のバンク７１
か７２の一方にだけ書き込んでいる間に、命令の行き先
アドレスを８ビット増分し、これにより他のメモリバン
クの記憶場所をバイパスする。
か７２の一方にだけ書き込んでいる間に、命令の行き先
アドレスを８ビット増分し、これにより他のメモリバン
クの記憶場所をバイパスする。
【０２０２】次にプログラムの実行は段階１４４に戻
り、フラッシュメモリ５５内の次の記憶場所をプログラ
ムする。しかし第１フラッシュメモリバンク７１の最後
の場所のプログラムが終ると、ソフトウエアルーチンは
呼び出した元のプログラムに戻る。
り、フラッシュメモリ５５内の次の記憶場所をプログラ
ムする。しかし第１フラッシュメモリバンク７１の最後
の場所のプログラムが終ると、ソフトウエアルーチンは
呼び出した元のプログラムに戻る。
【０２０３】段階１６０で、フラッシュメモリ５５内の
現在アクセスした記憶場所を正しくプログラムしていな
いと第２マイクロプロセッサ５４が判断すると、フラッ
シュメモリのプログラムルーチンの実行は図６の段階１
７０に分岐する。
現在アクセスした記憶場所を正しくプログラムしていな
いと第２マイクロプロセッサ５４が判断すると、フラッ
シュメモリのプログラムルーチンの実行は図６の段階１
７０に分岐する。
【０２０４】このプログラムの分岐では、記憶場所から
読み出した語の各バイトを検査して、プログラムに失敗
したのは並列のメモリ装置７３−７６のどれか判断す
る。このルーチンのこの部分の初めに、バイトポインタ
を初期化する。
読み出した語の各バイトを検査して、プログラムに失敗
したのは並列のメモリ装置７３−７６のどれか判断す
る。このルーチンのこの部分の初めに、バイトポインタ
を初期化する。
【０２０５】このポインタが指定する対応するバイト
は、フラッシュメモリ５５から読み出した語と段階１５
２で記憶したばかりの命令語から得る。
は、フラッシュメモリ５５から読み出した語と段階１５
２で記憶したばかりの命令語から得る。
【０２０６】次に段階１７４で、第２マイクロプロセッ
サ５４はこれらのバイトを比較して、等しいかどうかを
判断する。等しければ、対応するメモリ装置は正しくプ
ログラムされていることを示す。この場台はプログラム
の実行は段階１７５に分岐し、比較したデータを含むメ
モリ装置のフラッシュメモリ命令のバイトに、読み出し
モードコマンドをロードする。
サ５４はこれらのバイトを比較して、等しいかどうかを
判断する。等しければ、対応するメモリ装置は正しくプ
ログラムされていることを示す。この場台はプログラム
の実行は段階１７５に分岐し、比較したデータを含むメ
モリ装置のフラッシュメモリ命令のバイトに、読み出し
モードコマンドをロードする。
【０２０７】この場合、対応するメモリ装置７３−７６
は正しくプログラムされているので、１個以上の他の並
列のメモリ装置を再プログラミングする際に重ねて不必
要な再プログラミングサイクルを行わないようにするた
め、読み出しモードにしなければならない。フラッシュ
メモリ命令は、第２マイクロプロセッサ５４のレジスタ
に一時的に記憶する。
は正しくプログラムされているので、１個以上の他の並
列のメモリ装置を再プログラミングする際に重ねて不必
要な再プログラミングサイクルを行わないようにするた
め、読み出しモードにしなければならない。フラッシュ
メモリ命令は、第２マイクロプロセッサ５４のレジスタ
に一時的に記憶する。
【０２０８】段階１７４で比較したバイトが等しくない
場合は、関連するメモリ装置７３、７４、７５、７６の
プログラミングが正しく行われなかったことを示すの
で、段階１７６を実行する。この段階では、プログラム
に失敗した関連するメモリ装置を再プログラミングに指
定し、そのメモリ装置のフラッシュメモリ命令のバイト
にセットアップコマンドをロードする。
場合は、関連するメモリ装置７３、７４、７５、７６の
プログラミングが正しく行われなかったことを示すの
で、段階１７６を実行する。この段階では、プログラム
に失敗した関連するメモリ装置を再プログラミングに指
定し、そのメモリ装置のフラッシュメモリ命令のバイト
にセットアップコマンドをロードする。
【０２０９】段階１７８でそのメモリ装置のプログラム
カウンタを増分し、段階１８０でチェックして、この記
憶場所を２５回プログラムしてなお失敗したかどうか判
断する。もしそうであれば、段階１８２でユーザに信号
を送り、このメモリ装置は不良であることを知らせてか
らプログラムの実行を停止する。
カウンタを増分し、段階１８０でチェックして、この記
憶場所を２５回プログラムしてなお失敗したかどうか判
断する。もしそうであれば、段階１８２でユーザに信号
を送り、このメモリ装置は不良であることを知らせてか
らプログラムの実行を停止する。
【０２１０】この記憶場所で再プログラミングを行った
回数が２５回未満であれば、段階１８４で第２マイクロ
プロセッサ５４はバイトポインタをチェックし、データ
語のバイトを全てチェックしたかどうか判断する。もし
未チェックのものが残っていれば、段階１８６でバイト
ポインタを増分し、段階１７２に戻って別のバイトをチ
ェックする。
回数が２５回未満であれば、段階１８４で第２マイクロ
プロセッサ５４はバイトポインタをチェックし、データ
語のバイトを全てチェックしたかどうか判断する。もし
未チェックのものが残っていれば、段階１８６でバイト
ポインタを増分し、段階１７２に戻って別のバイトをチ
ェックする。
【０２１１】メモリ装置７３−７６からの４バイトをチ
ェックした結果プログラミングが完了していれば、プロ
グラムの実行は段階１８４から段階１５２に戻る。前回
の命令データを再びメモリバンク７１に与えて、前回の
サイクルで正しくプログラムされなかったメモリ装置を
プログラムする。
ェックした結果プログラミングが完了していれば、プロ
グラムの実行は段階１８４から段階１５２に戻る。前回
の命令データを再びメモリバンク７１に与えて、前回の
サイクルで正しくプログラムされなかったメモリ装置を
プログラムする。
【０２１２】しかし前回命令を記憶できなかったメモリ
装置だけをプログラムモードにし、その他は読み出しモ
ードにする。
装置だけをプログラムモードにし、その他は読み出しモ
ードにする。
【０２１３】第２マイクロプロセッサ５４は図６に示す
フラッシュメモリプログラミングルーチンの各段階を循
環して、段階１８０で装置のどれかが不良であると分か
るまで、または階１６２で最後の命令を正しく記憶した
ことが分かるまで続ける。
フラッシュメモリプログラミングルーチンの各段階を循
環して、段階１８０で装置のどれかが不良であると分か
るまで、または階１６２で最後の命令を正しく記憶した
ことが分かるまで続ける。
【０２１４】消去および再プログラミングの本技術は、
フラッシュメモリに従来用いられた技術より優れた、い
くつかの利点がある。ここに説明した手順は多くの消去
および再プログラミング動作を並列に実行するので、メ
モリ装置が持つ最高の速さで手順を実行する。
フラッシュメモリに従来用いられた技術より優れた、い
くつかの利点がある。ここに説明した手順は多くの消去
および再プログラミング動作を並列に実行するので、メ
モリ装置が持つ最高の速さで手順を実行する。
【０２１５】しかし、消去またはプログラミングが失敗
したことが分かった場合は、問題の装置の動作が良くな
ったことが分かるまで、この装置だけを重ねて消去しま
たはプログラミングする。
したことが分かった場合は、問題の装置の動作が良くな
ったことが分かるまで、この装置だけを重ねて消去しま
たはプログラミングする。
【０２１６】このため正しく機能した装置に、不必要な
消去およびプログラミングサイクルを重ねて行わなくな
る。従って本技術によれば、正しく機能した装置を損傷
することはない。
消去およびプログラミングサイクルを重ねて行わなくな
る。従って本技術によれば、正しく機能した装置を損傷
することはない。
【図面の簡単な説明】
【図１】プログラマブルコントローラの絵画図である。
【図２】本発明のフラッシュメモリを用いる、図１のシ
ステムコントローラの略図である。
ステムコントローラの略図である。
【図３】フラッシュメモリの略図である。
【図４】フラッシュメモリの各バンクの記憶場所の記憶
地図である。
地図である。
【図５】フラッシュメモリを消去するソフトウエアルー
チンのフローチヤートである。
チンのフローチヤートである。
【図６】フラッシュメモリをプログラミングするソフト
ウエアルーチンのフローチヤートである。
ウエアルーチンのフローチヤートである。
１０ プログラマブルコントローラ １１ バックプレーン １２ ラック １４ 電源モジュール １５ Ｉ／Ｏデータリンク １６ システムコントローラ １７ リモートＩ／Ｏラック １８ プロセッサモジュール １９ ローカルＩＡモジュール ２０ リモートＩ／Ｏスキャナモジュール ２１ バックプレーン制御バス ２２ バックプレーンデータバス ２３ バックプレーンアドレスバス ２４ プログラムターミナル ２５ ゲーブル ２６ アダブタモジュール ２８ ローカルエリアネットワーク ３０ バックプレーンインターフェース部 ３１ プロセッサ部 ３２ 通信部 ３３ 通信部制御バス ３４ 通信部データバス ３５ 通信部アドレスバス ３６ 第１マイクロプロセッサ ３７ 通信部アドレスデコード回路 ３８ リードオンリーメモリ（ＲＯＭ） ３９ ランダムアクセスメモリ（ＲＡＭ） ４０ 通信部調停回路 ４１ 直接メモリアクセス（ＤＭＡ） ４２ カウンタ／タイマ回路（ＣＴＣ） ４３ 入出力装置（ＵＡＲＴ） ４４ 入出力コントローラ（ＳＩＯ） ４５，４６，４７ 入ラインドライバ ５０，５１ 信号ゲート ５２ バス間制御回路 ５３ 制御部調停回路 ５４ 第２マイクロプロセッサ ５５ フラッシュメモリ ５６ システムコントローラの主ＲＡＭ ５７ プロセッサ部アドレスデコーダ ５８ 割り込みプロセッサ ５９ データ伝送応答およびバスエラー（ＤＴＡ
ＣＫ／ＢＥＲＲ） ６０ クロック回路 ６１ 命令バス ６２ プロセッサ部制御バス ６３ プロセッサ部データバス ６４ プロセッサ部アドレスバス ６５，６６ 信号ゲート ６７ マスターモード制御回路 ６８ スレーブモード制御回路 ６９ バックプレーン調停回路 ７１ 第１フラッシュメモリバンク ７２ 第２フラッシュメモリバンク ７３−８０ メモリ装置 ８１ バンクアドレスバス ８１Ｈ 上位バンクアドレスバス ８１Ｌ’，８１Ｌ″ 下位バンクアドレスバス ８２，８３ 内部データバス ８４ マルチプレクサ ８５ シフトしたメモリアドレスバス ８６ バンクアドレスジェネレータ ８７ メモリアドレスバス ８８ フラッシュメモリ制御 ８９ 制御レジスタ ９０，９１ データバッファ ９２，９３ バッファ ９４，９６ 主記憶部 ９５，９７ 再プログラミング命令部 ９８ 制御バス線
ＣＫ／ＢＥＲＲ） ６０ クロック回路 ６１ 命令バス ６２ プロセッサ部制御バス ６３ プロセッサ部データバス ６４ プロセッサ部アドレスバス ６５，６６ 信号ゲート ６７ マスターモード制御回路 ６８ スレーブモード制御回路 ６９ バックプレーン調停回路 ７１ 第１フラッシュメモリバンク ７２ 第２フラッシュメモリバンク ７３−８０ メモリ装置 ８１ バンクアドレスバス ８１Ｈ 上位バンクアドレスバス ８１Ｌ’，８１Ｌ″ 下位バンクアドレスバス ８２，８３ 内部データバス ８４ マルチプレクサ ８５ シフトしたメモリアドレスバス ８６ バンクアドレスジェネレータ ８７ メモリアドレスバス ８８ フラッシュメモリ制御 ８９ 制御レジスタ ９０，９１ データバッファ ９２，９３ バッファ ９４，９６ 主記憶部 ９５，９７ 再プログラミング命令部 ９８ 制御バス線
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１月６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 フラッシュメモリ回路と操作方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデジタルデータを記憶す
るための固体メモリ装置、より詳しくは一般にフラッシ
ュメモリと呼ぶ一種のメモリ装置に関する。
るための固体メモリ装置、より詳しくは一般にフラッシ
ュメモリと呼ぶ一種のメモリ装置に関する。
【０００２】
【従来の技術】フラッシュメモリは、消去可能なプログ
ラマブルリードオンリーメモリ（ＥＰＲＯＭ）および電
気的に消去可能なプログラマブルリードオンリーメモリ
（ＥＥＰＲＯＭ）技術に基づく不揮発性記憶装置であ
る。この種の装置は設備中でプログラムすることがで
き、プログラミング電圧や消去電圧を与えまた消去手順
を行うことによって、装置内の全てのビットを高論理レ
ベルにセットするのに用いられる。
ラマブルリードオンリーメモリ（ＥＰＲＯＭ）および電
気的に消去可能なプログラマブルリードオンリーメモリ
（ＥＥＰＲＯＭ）技術に基づく不揮発性記憶装置であ
る。この種の装置は設備中でプログラムすることがで
き、プログラミング電圧や消去電圧を与えまた消去手順
を行うことによって、装置内の全てのビットを高論理レ
ベルにセットするのに用いられる。
【０００３】これから述べるのは、新しいデータで装置
をプログラムするのに用いる新しい手順である。今日、
ＥＰＲＯＭ、ＥＥＰＲＯＭ、電池でバックアップするス
タティックＲＡＭおよびディスクメモリなどが用いられ
ている多くの応用に、フラッシュ型の装置が用いられる
と予測される。
をプログラムするのに用いる新しい手順である。今日、
ＥＰＲＯＭ、ＥＥＰＲＯＭ、電池でバックアップするス
タティックＲＡＭおよびディスクメモリなどが用いられ
ている多くの応用に、フラッシュ型の装置が用いられる
と予測される。
【０００４】標準メモリは一般に交互配置の装置のバン
クを形成して、性能を改善しアクセス時間を短くする。
本発明の技術では、同型のメモリ装置の２個以上のバン
クを、それぞれからのデータ要求が重なるように配列す
る。すなわち１個のバンクがデータを送っている間に、
他のバンクは次の一連のデータを送る準備をする。この
ようにして、遅くて安いが、高い機能を持つメモリ装置
を使用することができる。
クを形成して、性能を改善しアクセス時間を短くする。
本発明の技術では、同型のメモリ装置の２個以上のバン
クを、それぞれからのデータ要求が重なるように配列す
る。すなわち１個のバンクがデータを送っている間に、
他のバンクは次の一連のデータを送る準備をする。この
ようにして、遅くて安いが、高い機能を持つメモリ装置
を使用することができる。
【０００５】フラッシュ型メモリの１つの欠点として、
現在利用できる装置は、プログラムする前に完全に消去
しなければならないことである。この種の装置を設備の
中で再プログラミングするときは、再プログラミングの
ために取り外すのではなくて、再プログラミングのソフ
トウエアルーチンを設備中の別の場所に記憶しなければ
ならない。このため一般には、再プログラミングルーチ
ン用として不揮発性メモリや別のリードオンリーメモリ
などの追加のメモリ装置を用意する。
現在利用できる装置は、プログラムする前に完全に消去
しなければならないことである。この種の装置を設備の
中で再プログラミングするときは、再プログラミングの
ために取り外すのではなくて、再プログラミングのソフ
トウエアルーチンを設備中の別の場所に記憶しなければ
ならない。このため一般には、再プログラミングルーチ
ン用として不揮発性メモリや別のリードオンリーメモリ
などの追加のメモリ装置を用意する。
【０００６】別の種類のフラッシュメモリ装置も提案さ
れているが、まだ市販されていない。これは一般にセク
ター別消去フラッシュメモリと呼ばれる。このフラッシ
ュメモリは決して消去できない一群の記憶場所を回路中
に備え、この中に初期化ルーチンや再プログラミングル
ーチンが入る。
れているが、まだ市販されていない。これは一般にセク
ター別消去フラッシュメモリと呼ばれる。このフラッシ
ュメモリは決して消去できない一群の記憶場所を回路中
に備え、この中に初期化ルーチンや再プログラミングル
ーチンが入る。
【０００７】この保護されたセクターを持てば現在のフ
ラッシュメモリに関する問題は解決されるが、保護され
たルーチンを変更する場合には、恐らく新しい装置を設
けなければならない。またこのメモリは固定した大きさ
のセクターに分割されるので、各ユーザの必要に応じた
最適の大きさにはならない場合があることも問題であ
る。
ラッシュメモリに関する問題は解決されるが、保護され
たルーチンを変更する場合には、恐らく新しい装置を設
けなければならない。またこのメモリは固定した大きさ
のセクターに分割されるので、各ユーザの必要に応じた
最適の大きさにはならない場合があることも問題であ
る。
【０００８】
【発明が解決しようとする課題】従って望ましいフラッ
シュメモリは、初期化ルーチンおよび再プログラミング
ルーチンを記憶することができるものであって、装置の
別の部分を再プログラミングできるだけでなく、必要で
あれば初期化ルーチンおよび再プログラミングルーチン
を変更できるものである。
シュメモリは、初期化ルーチンおよび再プログラミング
ルーチンを記憶することができるものであって、装置の
別の部分を再プログラミングできるだけでなく、必要で
あれば初期化ルーチンおよび再プログラミングルーチン
を変更できるものである。
【０００９】更に現在利用可能なフラッシュメモリ装置
は８ビットなので、多くのマイクロプロセッサが必要と
する１６ビットや３２ビットのデータ語を記憶するため
には、装置を何個か並列に接続しなければならない。こ
のように並列に接続することはよく知られており、各種
の他の型の８ビットメモリ装置で用いられてきた。
は８ビットなので、多くのマイクロプロセッサが必要と
する１６ビットや３２ビットのデータ語を記憶するため
には、装置を何個か並列に接続しなければならない。こ
のように並列に接続することはよく知られており、各種
の他の型の８ビットメモリ装置で用いられてきた。
【００１０】従来の並列構成では、並列のメモリバンク
にある装置をすべて消去し再プログラミングするのが普
通であった。すなわち所定のアドレスを並列接続の全て
の装置に与え、各装置の対応する記憶場所を同時に消去
する。
にある装置をすべて消去し再プログラミングするのが普
通であった。すなわち所定のアドレスを並列接続の全て
の装置に与え、各装置の対応する記憶場所を同時に消去
する。
【００１１】その後でその記憶場所をテストして、正し
く消去されたことを確認する。もし並列接続のメモリ装
置の中の１個でも記憶場所が消去されていなければ、全
ての並列接続の装置を再び消去する工程を繰り返す。
く消去されたことを確認する。もし並列接続のメモリ装
置の中の１個でも記憶場所が消去されていなければ、全
ての並列接続の装置を再び消去する工程を繰り返す。
【００１２】この方法は他の型のメモリでは問題内が、
フラッシュ型メモリの１つの欠点は、ある記憶場所に行
ってよい消去サイクルの回数が限られていることであ
る。
フラッシュ型メモリの１つの欠点は、ある記憶場所に行
ってよい消去サイクルの回数が限られていることであ
る。
【００１３】従って正しく消去されなかった装置が１個
しかないときに、そのバンク内の全ての装置に重ねて消
去サイクルを行うと、他の装置に不必要な消去サイクル
を行って完全に損傷させる場合もある。
しかないときに、そのバンク内の全ての装置に重ねて消
去サイクルを行うと、他の装置に不必要な消去サイクル
を行って完全に損傷させる場合もある。
【００１４】従ってフラッシュ型メモリに用いられる普
通の方法は、バンク内の各装置を別個に消去して、各装
置が実際に必要とする消去サイクル回数だけをその装置
に与えることである。個々の装置を消去すればそれぞれ
の装置に不必要な消去サイクルを行う問題はなくなる
が、非常に時間がかかる。
通の方法は、バンク内の各装置を別個に消去して、各装
置が実際に必要とする消去サイクル回数だけをその装置
に与えることである。個々の装置を消去すればそれぞれ
の装置に不必要な消去サイクルを行う問題はなくなる
が、非常に時間がかかる。
【００１５】従ってフラッシュメモリを含む回路の設計
者は、並列消去によって装置を消去し過ぎることと、個
々に消去して時間をかけ過ぎることとの取捨選択に直面
する。
者は、並列消去によって装置を消去し過ぎることと、個
々に消去して時間をかけ過ぎることとの取捨選択に直面
する。
【００１６】
【課題を解決するための手段】メモリ中の別の記憶場所
にデジタルデータ語を記憶するメモリ回路をここに提供
する。第１手段は記憶場所のアドレスを受け、第２手段
はメモリ回路へのアクセスを要求する制御信号を受け
る。このメモリは第１メモリバンクと第２メモリバンク
を備え、それぞれ一連の記憶場所を持ち、データを交換
する手段に結合される。
にデジタルデータ語を記憶するメモリ回路をここに提供
する。第１手段は記憶場所のアドレスを受け、第２手段
はメモリ回路へのアクセスを要求する制御信号を受け
る。このメモリは第１メモリバンクと第２メモリバンク
を備え、それぞれ一連の記憶場所を持ち、データを交換
する手段に結合される。
【００１７】望ましい実施態様では、各メモリバンクは
複数の並列接続の集積回路メモリ装置で形成され、各装
置はデジタルデータ語の異なるビット群を記憶する。ア
ドレスバスが第１および第２メモリバンクに接続され、
アクセスする記憶場所を示すアドレス信号を伝える。
複数の並列接続の集積回路メモリ装置で形成され、各装
置はデジタルデータ語の異なるビット群を記憶する。ア
ドレスバスが第１および第２メモリバンクに接続され、
アクセスする記憶場所を示すアドレス信号を伝える。
【００１８】動作モードは２種類あり、制御機構がメモ
リ回路を一方の動作モードにする。第１モードでは、こ
の制御機構は最初のアクセス要求とアドレス信号に応答
して、一方のメモリバンク内の記憶場所からデータを読
み出す。その後次の隣接する記憶場所へアクセス要求を
行うときには、要求と共にアドレスを送る必要がない。
リ回路を一方の動作モードにする。第１モードでは、こ
の制御機構は最初のアクセス要求とアドレス信号に応答
して、一方のメモリバンク内の記憶場所からデータを読
み出す。その後次の隣接する記憶場所へアクセス要求を
行うときには、要求と共にアドレスを送る必要がない。
【００１９】制御機構はその後の要求に応答してアドレ
スを発生し、第１および第２メモリバンクの記憶場所か
らデータを交互に読み出す。しかし次の隣接する記憶場
所以外へのアクセス要求の場合は、要求と共にアドレス
を送る必要がある。
スを発生し、第１および第２メモリバンクの記憶場所か
らデータを交互に読み出す。しかし次の隣接する記憶場
所以外へのアクセス要求の場合は、要求と共にアドレス
を送る必要がある。
【００２０】第２の操作モードでは、第１モードと同様
に制御機構はメモリ回路への各アクセス要求に応答する
が、２個のメモリバンクの内、要求と共に送られる制御
信号が決定する方だけを動作可能にする。この方法は、
余分な外部メモリを必要とせずに他のメモリバンクを完
全に消去し再プログラミングすることのできる独特の手
段である。
に制御機構はメモリ回路への各アクセス要求に応答する
が、２個のメモリバンクの内、要求と共に送られる制御
信号が決定する方だけを動作可能にする。この方法は、
余分な外部メモリを必要とせずに他のメモリバンクを完
全に消去し再プログラミングすることのできる独特の手
段である。
【００２１】また、メモリ回路を消去しプログラミング
する新しい方法も開示する。メモリは消去命令によって
消去するが、この命令はバンク中の各メモリ装置の全て
の記憶場所を消去する。次に各記憶場所の内容を順次読
み込んで、各場所の全てのビットが消去されたかどうか
を確認する。
する新しい方法も開示する。メモリは消去命令によって
消去するが、この命令はバンク中の各メモリ装置の全て
の記憶場所を消去する。次に各記憶場所の内容を順次読
み込んで、各場所の全てのビットが消去されたかどうか
を確認する。
【００２２】所定の記憶場所に消去されていないビット
があることが分かると、ビットが消去されていないメモ
リ装置にだけ重ねて消去命令を送る。次にその記憶場所
の内容を再び読み出して、今度は全てのビットが消去さ
れているかどうか確認する。
があることが分かると、ビットが消去されていないメモ
リ装置にだけ重ねて消去命令を送る。次にその記憶場所
の内容を再び読み出して、今度は全てのビットが消去さ
れているかどうか確認する。
【００２３】メモリ回路が完全に消去されていることを
確認すると、再プログラミングを始めることができる。
全てのメモリ装置を同時に書き込み状態にして、所定の
記憶場所のアドレスとデータ語をメモリ装置に送る。次
にその記憶場所の内容を読み出す。
確認すると、再プログラミングを始めることができる。
全てのメモリ装置を同時に書き込み状態にして、所定の
記憶場所のアドレスとデータ語をメモリ装置に送る。次
にその記憶場所の内容を読み出す。
【００２４】その記憶場所から読み出した内容と送った
データ語とを比較して、データ語を正しく記憶したかど
うか確認する。比較した結果データ語を正しく記憶して
いなければ、データ語のビットを正しく記憶しなかった
メモリ装置だけを書き込み状態にして、データ語を再び
そのメモリ回路に送る。
データ語とを比較して、データ語を正しく記憶したかど
うか確認する。比較した結果データ語を正しく記憶して
いなければ、データ語のビットを正しく記憶しなかった
メモリ装置だけを書き込み状態にして、データ語を再び
そのメモリ回路に送る。
【００２５】一般にその記憶場所を再びチェックして、
今度はデータを正しく記憶したかどうか確認する。もし
正しく記憶されていれば、他の記憶場所に移ってデータ
を記憶する手順を繰り返す。
今度はデータを正しく記憶したかどうか確認する。もし
正しく記憶されていれば、他の記憶場所に移ってデータ
を記憶する手順を繰り返す。
【００２６】この消去および再プログラミングの方法に
より、各記憶場所を正しく消去し再プログラミングした
ことを確認する。メモリバンク内のある特定のメモリ装
置が消去または再プログラミングされていなければ、そ
の装置だけを消去しまたは再プログラミングする。
より、各記憶場所を正しく消去し再プログラミングした
ことを確認する。メモリバンク内のある特定のメモリ装
置が消去または再プログラミングされていなければ、そ
の装置だけを消去しまたは再プログラミングする。
【００２７】この方法により、正しく作動したメモリ装
置に不必要な消去およびプログラミング操作をせずにす
み、またメモリ装置のプログラミング、消去、確認を並
列に行うことによって、システムの機能が向上する。
置に不必要な消去およびプログラミング操作をせずにす
み、またメモリ装置のプログラミング、消去、確認を並
列に行うことによって、システムの機能が向上する。
【００２８】
【実施例】図１において本発明のプログラマブルコント
ローラ１０はトラック１２に納められ、ラック１２は複
数のプリント回路板モジュールを入れる一連のスロット
を含む。これらの機能モジュールは、ラック１２の背面
に沿って伸びるマザーボードに接続して、バックプレー
ン１１を形成する。
ローラ１０はトラック１２に納められ、ラック１２は複
数のプリント回路板モジュールを入れる一連のスロット
を含む。これらの機能モジュールは、ラック１２の背面
に沿って伸びるマザーボードに接続して、バックプレー
ン１１を形成する。
【００２９】バックプレーン１１は、バックプレーンの
伝導パターンによって相互に接続される複数のモジュー
ルコネクタを備える。バックプレーン１１はモジュール
を接続する一連の信号バスを備える。ラック１２は電源
モジュール１４、システムコントローラ１６、多数のプ
ログラム実行プロセッサモジュール１８、複数のリモー
ト入出力（Ｉ／Ｏ）スキャナモジュール２０を含む。た
だしスキャナモジュールは１個だけでよい。
伝導パターンによって相互に接続される複数のモジュー
ルコネクタを備える。バックプレーン１１はモジュール
を接続する一連の信号バスを備える。ラック１２は電源
モジュール１４、システムコントローラ１６、多数のプ
ログラム実行プロセッサモジュール１８、複数のリモー
ト入出力（Ｉ／Ｏ）スキャナモジュール２０を含む。た
だしスキャナモジュールは１個だけでよい。
【００３０】ラック１２の残りの場所は空いていて、追
加の機能モジュールをスロットに挿入するまでは、スロ
ットは空のプレートで覆われている。
加の機能モジュールをスロットに挿入するまでは、スロ
ットは空のプレートで覆われている。
【００３１】リモートＩ／Ｏスキャナモジュール２０は
４個以内で、コントローラ１０と外部のリモートＩ／Ｏ
ラック１７とを、直列のＩ／Ｏデータリンク１５を通し
てインターフェースする。各リモートＩ／Ｏラック１７
は、制御対象設備の各センサおよび作動器に結合される
複数のローカルＩ／Ｏモジュール１９を備える。
４個以内で、コントローラ１０と外部のリモートＩ／Ｏ
ラック１７とを、直列のＩ／Ｏデータリンク１５を通し
てインターフェースする。各リモートＩ／Ｏラック１７
は、制御対象設備の各センサおよび作動器に結合される
複数のローカルＩ／Ｏモジュール１９を備える。
【００３２】ローカルＩ／Ｏモジュール１９には多くの
形式があり、例えばＤＣ入出力、ＡＣ入出力、アナログ
入出力、開ループまたは閉ループ位置決めモジュールを
備えてよい。Ｉ／Ｏラック１７とネットワーク１５は、
従来のインターフェースおよび通信技術を用いる。
形式があり、例えばＤＣ入出力、ＡＣ入出力、アナログ
入出力、開ループまたは閉ループ位置決めモジュールを
備えてよい。Ｉ／Ｏラック１７とネットワーク１５は、
従来のインターフェースおよび通信技術を用いる。
【００３３】またリモートＩ／Ｏラック１７はアダプタ
モジュール２６を含む。これは例えば、アメリカ特許番
号４，４１３，３１９に記述されているように、Ｉ／Ｏ
ネットワーク１５を通してＩ／Ｏモジュール１９とスキ
ャナモジュール２０との間のデータ伝送を制御する。
モジュール２６を含む。これは例えば、アメリカ特許番
号４，４１３，３１９に記述されているように、Ｉ／Ｏ
ネットワーク１５を通してＩ／Ｏモジュール１９とスキ
ャナモジュール２０との間のデータ伝送を制御する。
【００３４】システムコントローラ１６はケーブル２５
を通してプログラミングターミナル２４に接続される。
これはユーザのプログラムをプログラマブルコントロー
ラにロードして操作し、またシステムの機能を監視する
のに用いる。ターミナル２４はパーソナルコンピュータ
で、ユーザがこのターミナルで制御プログラムを開発し
て、プログラマブルコントローラにロードすることがで
きるようにプログラムされている。
を通してプログラミングターミナル２４に接続される。
これはユーザのプログラムをプログラマブルコントロー
ラにロードして操作し、またシステムの機能を監視する
のに用いる。ターミナル２４はパーソナルコンピュータ
で、ユーザがこのターミナルで制御プログラムを開発し
て、プログラマブルコントローラにロードすることがで
きるようにプログラムされている。
【００３５】プログラムをプログラマブルコントローラ
にロードして動作をデバッグした後は、操作の監視が必
要でなければターミナル２４をシステムコントローラ１
６から切り離してよい。
にロードして動作をデバッグした後は、操作の監視が必
要でなければターミナル２４をシステムコントローラ１
６から切り離してよい。
【００３６】またシステムコントローラ１６は、ローカ
ルエリアネットワーク（ＬＡＮ）２８に接続してよく、
ＬＡＮを通してホストコンピュータからデータやプログ
ラム命令を受け、また状態の情報や報告データを送る。
これによりホストコンピュータまたは中央のターミナル
は、工場の現場にある複数のプログラマブルコントロー
ラの動作をプログラムし制御することができる。
ルエリアネットワーク（ＬＡＮ）２８に接続してよく、
ＬＡＮを通してホストコンピュータからデータやプログ
ラム命令を受け、また状態の情報や報告データを送る。
これによりホストコンピュータまたは中央のターミナル
は、工場の現場にある複数のプログラマブルコントロー
ラの動作をプログラムし制御することができる。
【００３７】図２に概略を示すシステムコントローラ回
路はバックプレーンバス２１−２３に接続し、３つの部
３０、３１、３２（破線で示す）に分割され、バックプ
レーンのインターフェース、処理、通信の機能を持つ。
バックプレーンインターフェース部３０は全てのラック
モジュールからラックバックプレーン１１へのアクセス
を管理し、システムコントローラモジュール１６をバッ
クプレーンに接続する。
路はバックプレーンバス２１−２３に接続し、３つの部
３０、３１、３２（破線で示す）に分割され、バックプ
レーンのインターフェース、処理、通信の機能を持つ。
バックプレーンインターフェース部３０は全てのラック
モジュールからラックバックプレーン１１へのアクセス
を管理し、システムコントローラモジュール１６をバッ
クプレーンに接続する。
【００３８】プロセッサ部３１はコントローラ１０の監
視プログラムを実行し、通信部３２は外部ターミナル２
４やＬＡＮ２８のようなローカルエリアネットワークと
の通信を主業務とする。プロセッサ部３１と通信部３２
は共に、それぞれ１組の内部バス６２−６４と３３−３
５を備える。
視プログラムを実行し、通信部３２は外部ターミナル２
４やＬＡＮ２８のようなローカルエリアネットワークと
の通信を主業務とする。プロセッサ部３１と通信部３２
は共に、それぞれ１組の内部バス６２−６４と３３−３
５を備える。
【００３９】通信部バスは、通信部中の要素間を走る多
数の個々の制御線を備える制御バス３３、並列のデータ
バス３４、並列のアドレスバス３５から成る。通信部３
２は第１マイクロプロセッサ３６を中心に組み立てら
れ、マイクロプロセッサ３６はリードオンリーメモリ
（ＲＯＭ）３８に記憶されている機械語命令を実行す
る。
数の個々の制御線を備える制御バス３３、並列のデータ
バス３４、並列のアドレスバス３５から成る。通信部３
２は第１マイクロプロセッサ３６を中心に組み立てら
れ、マイクロプロセッサ３６はリードオンリーメモリ
（ＲＯＭ）３８に記憶されている機械語命令を実行す
る。
【００４０】命令はＲＯＭから取り出されてデコードさ
れ、マイクロプロセッサ３６はこれを実行して通信機能
を行う。これらの機能を制御するプログラムは、前述の
プログラマブルコントローラで用いるものと同様であ
る。
れ、マイクロプロセッサ３６はこれを実行して通信機能
を行う。これらの機能を制御するプログラムは、前述の
プログラマブルコントローラで用いるものと同様であ
る。
【００４１】従来型のアドレスデコード回路３７が第１
プロセッサ３６から送られる各アドレスを受けてデコー
ドし、相応する信号を生成して制御バス３３に出す。例
えば第１マイクロプロセッサ３６がＲＯＭ３８にアクセ
スすると、アドレスデコード回路３７は、マイクロプロ
セッサがバス３５に送るアドレスがＲＯＭのアドレスの
範囲内にあることを確認する。
プロセッサ３６から送られる各アドレスを受けてデコー
ドし、相応する信号を生成して制御バス３３に出す。例
えば第１マイクロプロセッサ３６がＲＯＭ３８にアクセ
スすると、アドレスデコード回路３７は、マイクロプロ
セッサがバス３５に送るアドレスがＲＯＭのアドレスの
範囲内にあることを確認する。
【００４２】通信部中のどの装置にアクセスするかが分
かると、アドレスデコード回路３７はその装置のための
制御信号を生成してアクセスする。
かると、アドレスデコード回路３７はその装置のための
制御信号を生成してアクセスする。
【００４３】２個の直列入出力装置ＵＡＲＴ４３と直列
入出力コントローラ（ＳＩＯ）４４も、３本の通信部バ
ス３３−３５に接続される。ＵＡＲＴ４３は、市販の一
般的な非同期送受信器集積回路のどれでもよい。
入出力コントローラ（ＳＩＯ）４４も、３本の通信部バ
ス３３−３５に接続される。ＵＡＲＴ４３は、市販の一
般的な非同期送受信器集積回路のどれでもよい。
【００４４】ＵＡＲＴ４３は通信部データバス３４にあ
る並列データを正しくフォーマットされた直列信号に変
換し、入出力ラインドライバ４５に送る。ラインドライ
バ４５は、ＲＳ２３２、ＲＳ４２３、ＲＳ４２２などの
直列信号標準のどれかに対応する出力信号を出す。
る並列データを正しくフォーマットされた直列信号に変
換し、入出力ラインドライバ４５に送る。ラインドライ
バ４５は、ＲＳ２３２、ＲＳ４２３、ＲＳ４２２などの
直列信号標準のどれかに対応する出力信号を出す。
【００４５】直列Ｉ／Ｏ（ＳＩＯ）通信コントローラ４
４は２本の同期直列通信チャンネルを扱う標準集積回路
のどれでもよい。
４は２本の同期直列通信チャンネルを扱う標準集積回路
のどれでもよい。
【００４６】ＳＩＯ４４はシステムコントローラ１６の
通信部と、ラインドライバ４６および４７に接続される
ローカルエリアネットワーク、例えば図１のネットワー
ク２８、とをインターフェースする。図１に示すプログ
ラミングターミナル２４は、ラインドライバ４６か４７
の一方に接続する。
通信部と、ラインドライバ４６および４７に接続される
ローカルエリアネットワーク、例えば図１のネットワー
ク２８、とをインターフェースする。図１に示すプログ
ラミングターミナル２４は、ラインドライバ４６か４７
の一方に接続する。
【００４７】また通信部３２内にはランダムアクセスメ
モリ（ＲＡＭ）３９もあり、システムコントローラ１６
に接続される各種の外部装置と受け渡しするデータを一
時的に記憶する。
モリ（ＲＡＭ）３９もあり、システムコントローラ１６
に接続される各種の外部装置と受け渡しするデータを一
時的に記憶する。
【００４８】ＲＡＭ３９はアドレスバス３５を通してア
クセスしてよく、制御バス３３からの使用可能信号に従
ってバス３４を通してデータをメモリに読み書きしてよ
い。直接メモリアクセス（ＤＭＡ）回路４１は、通信中
にＳＩＯ４４とＲＡＭ３９の間で高速のデータ交換を可
能にするために設けられる。
クセスしてよく、制御バス３３からの使用可能信号に従
ってバス３４を通してデータをメモリに読み書きしてよ
い。直接メモリアクセス（ＤＭＡ）回路４１は、通信中
にＳＩＯ４４とＲＡＭ３９の間で高速のデータ交換を可
能にするために設けられる。
【００４９】ＤＭＡ回路４１により、ＳＩＯ４４はＲＡ
Ｍ３９にアクセスして、各外部通信チャンネルを通して
送受信するデータを記憶または取得することができる。
Ｍ３９にアクセスして、各外部通信チャンネルを通して
送受信するデータを記憶または取得することができる。
【００５０】調停回路４０は通信バス３３−３５へのア
クセスを制御し、これらのバスに複数の装置からアクセ
スの要求が同時に入ったときに調整する。調停回路４０
は、通信部のどの要素が共有バス３３−３５にアクセス
するかを決める。
クセスを制御し、これらのバスに複数の装置からアクセ
スの要求が同時に入ったときに調整する。調停回路４０
は、通信部のどの要素が共有バス３３−３５にアクセス
するかを決める。
【００５１】バスを要求する装置が制御バス３３を通し
て要求信号を調停回路４０に送ると、調停回路は一度に
１装置にだけ要求を認め、その装置用の制御線にアクセ
ス信号を出す。
て要求信号を調停回路４０に送ると、調停回路は一度に
１装置にだけ要求を認め、その装置用の制御線にアクセ
ス信号を出す。
【００５２】カウンタ／タイマ回路（ＣＴＣ）４２は通
信バス３３−３５と第１マイクロプロセッサ３６の割り
込み端子とに接続し、通信部内の他の要素からの割り込
み要求を処理する。
信バス３３−３５と第１マイクロプロセッサ３６の割り
込み端子とに接続し、通信部内の他の要素からの割り込
み要求を処理する。
【００５３】ＣＴＣ４２はタイマでもあり、所定の間
隔、例えば１０ミリ秒毎に第１マイクロプロセッサ３６
に割り込み要求を出し、実行中のタスクにかかわらず各
種のルーチンを定期的に実行させる。
隔、例えば１０ミリ秒毎に第１マイクロプロセッサ３６
に割り込み要求を出し、実行中のタスクにかかわらず各
種のルーチンを定期的に実行させる。
【００５４】この割り込み要求に応答して、第１マイク
ロプロセッサ３６はＣＴＣ４２からベクトルを読み出
し、ＲＯＭ３８に記憶されている該当する割り込みルー
チン、例えばＵＡＲＴ４３やＳＩＯ４４からのデータ要
求を処理するルーチンに向かう。
ロプロセッサ３６はＣＴＣ４２からベクトルを読み出
し、ＲＯＭ３８に記憶されている該当する割り込みルー
チン、例えばＵＡＲＴ４３やＳＩＯ４４からのデータ要
求を処理するルーチンに向かう。
【００５５】更に図２においてプロセッサ部３１は、制
御バス６２、３２ビットのデータバス６３、並列のアド
レスバス６４を含む一組のバスに連結する。バス６２−
６４へのアクセスは、通信バスの回路４０と同様な調停
回路５３で制御される。
御バス６２、３２ビットのデータバス６３、並列のアド
レスバス６４を含む一組のバスに連結する。バス６２−
６４へのアクセスは、通信バスの回路４０と同様な調停
回路５３で制御される。
【００５６】２組の信号ゲート５０と５１が、通信部バ
ス３４、３５とシステムコントローラモジュール１６の
プロセッサ部バス６３、６４の間に設けられる。詳しく
いうと、第１組のゲート５０は、通信部データバス３４
とプロセッサ部３１のデータバス６３を双方向に接続す
る。また第２組のゲート５１は２本のアドレスバス３５
と６４を接続する。
ス３４、３５とシステムコントローラモジュール１６の
プロセッサ部バス６３、６４の間に設けられる。詳しく
いうと、第１組のゲート５０は、通信部データバス３４
とプロセッサ部３１のデータバス６３を双方向に接続す
る。また第２組のゲート５１は２本のアドレスバス３５
と６４を接続する。
【００５７】バス間制御回路５２がプロセッサ部３１と
通信部３２の制御バス６２と３３にそれぞれ接続され、
データゲート５０とアドレスゲート５１を動作可能にし
て、調停回路４０と５３からのアクセス要求信号に応答
する。
通信部３２の制御バス６２と３３にそれぞれ接続され、
データゲート５０とアドレスゲート５１を動作可能にし
て、調停回路４０と５３からのアクセス要求信号に応答
する。
【００５８】プロセッサ部３１は３２ビット第２マイク
ロプロセッサ５４、例えばアドバンスト・マイクロ・デ
バイセス社製のモデル２９０００などを中心に構成され
る。第２プロセッサ５４は、プログラマブルリードオン
リーメモリ（ＰＲＯＭ）５５に記憶されているプログラ
ム命令を実行する。
ロプロセッサ５４、例えばアドバンスト・マイクロ・デ
バイセス社製のモデル２９０００などを中心に構成され
る。第２プロセッサ５４は、プログラマブルリードオン
リーメモリ（ＰＲＯＭ）５５に記憶されているプログラ
ム命令を実行する。
【００５９】命令は別の命令バス６１を通してＰＲＯＭ
５５から読み出す。また以下に述べるように、データバ
ス６３をＰＲＯＭに接続して命令を記憶する。
５５から読み出す。また以下に述べるように、データバ
ス６３をＰＲＯＭに接続して命令を記憶する。
【００６０】ＰＲＯＭ５５はフラッシュ型メモリで、各
記憶場所は３２ビットである。本発明は以下に述べるフ
ラッシュメモリ５５の構成と動作の詳細に関する。
記憶場所は３２ビットである。本発明は以下に述べるフ
ラッシュメモリ５５の構成と動作の詳細に関する。
【００６１】第２マイクロプロセッサ５４は実質はメモ
リマップ装置で、入出力線は直接には接続されない。従
ってプロセッサバス上の他の要素へのアクセスは、バス
６４にアドレスを出すことによって行う。
リマップ装置で、入出力線は直接には接続されない。従
ってプロセッサバス上の他の要素へのアクセスは、バス
６４にアドレスを出すことによって行う。
【００６２】第２マイクロプロセッサ５４から送られる
アドレスはアドレスデコード回路５７でデコードされ、
アクセスする要素への制御信号を生成する。プロセッサ
部アドレスデコーダ５７の機能は、通信部アドレスデコ
ード回路３７と殆ど同様である。またプロセッサ部３１
は、第２マイクロプロセッサ５４への割り込みを制御す
る割り込みプロセッサ５８を含む。
アドレスはアドレスデコード回路５７でデコードされ、
アクセスする要素への制御信号を生成する。プロセッサ
部アドレスデコーダ５７の機能は、通信部アドレスデコ
ード回路３７と殆ど同様である。またプロセッサ部３１
は、第２マイクロプロセッサ５４への割り込みを制御す
る割り込みプロセッサ５８を含む。
【００６３】データ伝送応答およびバスエラー（ＤＴＡ
ＣＫ／ＢＥＲＲ）回路５９もプロセッサ部制御バス６２
に接続される。回路５９はプロセッサ部３１内の各要素
からの信号に応答してデータ伝送の完了の応答を出し、
また不適当なアドレシングやデータ伝送失敗が起こった
場合はバスエラー信号を出す。
ＣＫ／ＢＥＲＲ）回路５９もプロセッサ部制御バス６２
に接続される。回路５９はプロセッサ部３１内の各要素
からの信号に応答してデータ伝送の完了の応答を出し、
また不適当なアドレシングやデータ伝送失敗が起こった
場合はバスエラー信号を出す。
【００６４】これらの信号は、第２プロセッサ５４が取
り上げて処置する。またプロセッサ部３１は、主システ
ムクロックおよび実時間クロックを含むクロック回路６
０を含む。
り上げて処置する。またプロセッサ部３１は、主システ
ムクロックおよび実時間クロックを含むクロック回路６
０を含む。
【００６５】システムコントローラ１６の主ＲＡＭ５６
もプロセッサ部バス６２−６４に接続される。ＲＡＭ５
６はメモリ場所を含む３２ビットのメモリで、コントロ
ーラ１０全体ののシステムメモリの役目をする。
もプロセッサ部バス６２−６４に接続される。ＲＡＭ５
６はメモリ場所を含む３２ビットのメモリで、コントロ
ーラ１０全体ののシステムメモリの役目をする。
【００６６】システムＲＡＭ５６は、システムコントロ
ーラ内の第２マイクロプロセッサ５４が介入することな
く、システム内の他のモジュールからバックプレーン１
１を通して直接アクセスすることができる。主ＲＡＭ５
６は、ターミナル２４を通してユーザから与えられる構
成データや、数個の機能モジュールが共用する他のデー
タを記憶する。
ーラ内の第２マイクロプロセッサ５４が介入することな
く、システム内の他のモジュールからバックプレーン１
１を通して直接アクセスすることができる。主ＲＡＭ５
６は、ターミナル２４を通してユーザから与えられる構
成データや、数個の機能モジュールが共用する他のデー
タを記憶する。
【００６７】更に図２において、システムコントローラ
１６のプロセッサ部３１は、両バス群に結合する複数の
要素を通して、バックプレーン１１のバス２１−２３と
インターフェースする。
１６のプロセッサ部３１は、両バス群に結合する複数の
要素を通して、バックプレーン１１のバス２１−２３と
インターフェースする。
【００６８】詳しくいうと、バックプレーンデータバス
２２は１組の双方向データ伝送ゲート６６によってプロ
セッサ部データバス６３に接続し、バックプレーンアド
レスバス２３は別の１組の双方向ゲート６５によってプ
ロセッサ部アドレスバス６４に接続する。
２２は１組の双方向データ伝送ゲート６６によってプロ
セッサ部データバス６３に接続し、バックプレーンアド
レスバス２３は別の１組の双方向ゲート６５によってプ
ロセッサ部アドレスバス６４に接続する。
【００６９】システムコントローラ１６がバックプレー
ン１１を制御しようとするときは、マスターモード制御
回路６７がプロセッサ部バス６２の制御線の信号に応答
してバックプレーン制御バス２１に必要な制御信号を出
し、ラック１２内の他のモジュールにアクセスする。
ン１１を制御しようとするときは、マスターモード制御
回路６７がプロセッサ部バス６２の制御線の信号に応答
してバックプレーン制御バス２１に必要な制御信号を出
し、ラック１２内の他のモジュールにアクセスする。
【００７０】ラック１２内の他のモジュールがシステム
コントローラ１６にアクセスして、例えば主ＲＡＭ５６
の内容を読み出そうとするときは、システムコントロー
ラはこのモジュールによるバックプレーン１１の制御に
従う。
コントローラ１６にアクセスして、例えば主ＲＡＭ５６
の内容を読み出そうとするときは、システムコントロー
ラはこのモジュールによるバックプレーン１１の制御に
従う。
【００７１】この場合システムコントローラ１６内のス
レーブモード制御回路６８が、バックプレーンアドレス
バス２３および他のモジュールから来るバックプレーン
バス２１の制御線を通して送られる信号に応答する。
レーブモード制御回路６８が、バックプレーンアドレス
バス２３および他のモジュールから来るバックプレーン
バス２１の制御線を通して送られる信号に応答する。
【００７２】スレーブモード制御回路６８は伝送ゲート
６５と６６に信号を出して、他のバックプレーンモジュ
ールがシステムコントローラ１６にアクセスできるよう
にする。この場合は、マスターモード制御回路６７は休
止状態にある。
６５と６６に信号を出して、他のバックプレーンモジュ
ールがシステムコントローラ１６にアクセスできるよう
にする。この場合は、マスターモード制御回路６７は休
止状態にある。
【００７３】２個のバスゲート６５と６６は、バックプ
レーン通信のモードに従って、制御バス６２の各線を通
してマスター制御回路６７とスレーブ制御回路６８から
使用可能制御信号を受ける。バックプレーン調停回路６
９はバックプレーン１１へのアクセスを管理し、またシ
ステム中の各モジュールから来るアクセス要求を調整す
る。
レーン通信のモードに従って、制御バス６２の各線を通
してマスター制御回路６７とスレーブ制御回路６８から
使用可能制御信号を受ける。バックプレーン調停回路６
９はバックプレーン１１へのアクセスを管理し、またシ
ステム中の各モジュールから来るアクセス要求を調整す
る。
【００７４】プロセッサ部３１のプログラマブルリード
オンリーメモリはフラッシュ型メモリ５５で、例えばア
ドバンスト・マイクロ・デバイセス社が１９８９年に発
行した、「フラッシュメモリ製品データブック」に記述
されている。この装置は、第２マイクロプロセッサ５４
が実行するバーストアドレシングモードで動作するよう
に構成されている。
オンリーメモリはフラッシュ型メモリ５５で、例えばア
ドバンスト・マイクロ・デバイセス社が１９８９年に発
行した、「フラッシュメモリ製品データブック」に記述
されている。この装置は、第２マイクロプロセッサ５４
が実行するバーストアドレシングモードで動作するよう
に構成されている。
【００７５】このアドレシングモードでは、第２マイク
ロプロセッサ５４はアクセスしようとするメモリ部の最
初のアドレスを送る。例えばこのアドレスは、メモリか
ら連続して読み出してマイクロプロセッサに与える一連
のプログラム命令の、最初の命令の記憶場所である。
ロプロセッサ５４はアクセスしようとするメモリ部の最
初のアドレスを送る。例えばこのアドレスは、メモリか
ら連続して読み出してマイクロプロセッサに与える一連
のプログラム命令の、最初の命令の記憶場所である。
【００７６】フラッシュメモリ５５が最初のアドレスを
受けた後、続いて各読み出し／書き込みサイクルの制御
信号を受けると、メモリアドレスジェネレータは次に続
く記憶場所に段階を増分する。
受けた後、続いて各読み出し／書き込みサイクルの制御
信号を受けると、メモリアドレスジェネレータは次に続
く記憶場所に段階を増分する。
【００７７】第２マイクロプロセッサ５４が連続しない
アドレスにアクセスしようとするとき、例えば制御プロ
グラム中にジャンプ命令が来て次の命令が前の命令に隣
接していない場合には、第２マイクロプロセッサは新し
いアドレスをフラッシュメモリ５５に送る。
アドレスにアクセスしようとするとき、例えば制御プロ
グラム中にジャンプ命令が来て次の命令が前の命令に隣
接していない場合には、第２マイクロプロセッサは新し
いアドレスをフラッシュメモリ５５に送る。
【００７８】またフラッシュメモリ５５は、第２マイク
ロプロセッサ５４のシーケンシャルアドレシングモード
にも適応する。このモードでは、ある記憶場所へのアク
セス要求は全てアドレスを伴って行う。マイクロプロセ
ッサ５４から受ける制御信号は、その時刻に用いられて
いるアドレシングモードを指定する。
ロプロセッサ５４のシーケンシャルアドレシングモード
にも適応する。このモードでは、ある記憶場所へのアク
セス要求は全てアドレスを伴って行う。マイクロプロセ
ッサ５４から受ける制御信号は、その時刻に用いられて
いるアドレシングモードを指定する。
【００７９】図３において、フラッシュメモリ５５は破
線で示す２個のバンク７１と７２を備え、各バンクはそ
れぞれ４個のフラッシュメモリ装置７３−７６と７７−
８０を持つ。例えばフラッシュメモリ装置はアドバンス
ト・マイクロ・デバイセス製のモデル２８Ｆ０１０装置
である。
線で示す２個のバンク７１と７２を備え、各バンクはそ
れぞれ４個のフラッシュメモリ装置７３−７６と７７−
８０を持つ。例えばフラッシュメモリ装置はアドバンス
ト・マイクロ・デバイセス製のモデル２８Ｆ０１０装置
である。
【００８０】各メモリ装置は８ビットで、４個が共通の
バンクアドレスバス８１と内部バンク内部データバス８
２または８３に並列に接続される。データバス８２と８
３の個々のビット線が各メモリ装置７３−７６と７７−
８０に接続する。従って所定のバンクにある４個のメモ
リ装置の組合せにより、各バンク内の個々のアドレス可
能な各記憶場所に３２ビットのデータ語が含まれる。
バンクアドレスバス８１と内部バンク内部データバス８
２または８３に並列に接続される。データバス８２と８
３の個々のビット線が各メモリ装置７３−７６と７７−
８０に接続する。従って所定のバンクにある４個のメモ
リ装置の組合せにより、各バンク内の個々のアドレス可
能な各記憶場所に３２ビットのデータ語が含まれる。
【００８１】第２マイクロプロセッサ５４は、データを
フラッシュメモリ５５に記憶させる場合に３２ビット語
ではなくバイトのデータでアドレスを出す。従ってプロ
セッサ部バス６４のアドレスを４で割って、所望のバイ
トを含むメモリの語のアドレスを生成する。
フラッシュメモリ５５に記憶させる場合に３２ビット語
ではなくバイトのデータでアドレスを出す。従ってプロ
セッサ部バス６４のアドレスを４で割って、所望のバイ
トを含むメモリの語のアドレスを生成する。
【００８２】このアドレスをここでは「語アドレス」と
呼び、バンクアドレスバス８１に与える。各バンクの装
置の数を多くするか少なくするかにより、または８ビッ
ト以上の装置を使用することにより、各記憶場所には別
の大きさのデータ語を記憶することができる。
呼び、バンクアドレスバス８１に与える。各バンクの装
置の数を多くするか少なくするかにより、または８ビッ
ト以上の装置を使用することにより、各記憶場所には別
の大きさのデータ語を記憶することができる。
【００８３】バンクアドレスバス８１は、第１および第
２フラッシュメモリバンク７１と７２に対してそれぞれ
別個の８ビットの下位バス８１Ｌ′と８１Ｌ″に分割さ
れる。下位バス８１Ｌ′と８１Ｌ″は８ビットの最下位
アドレスビットを伝える。残りの上位のアドレスビット
は、両メモリバンク７１と７２に接続される共通上位ア
ドレスバス８１Ｈが伝える。
２フラッシュメモリバンク７１と７２に対してそれぞれ
別個の８ビットの下位バス８１Ｌ′と８１Ｌ″に分割さ
れる。下位バス８１Ｌ′と８１Ｌ″は８ビットの最下位
アドレスビットを伝える。残りの上位のアドレスビット
は、両メモリバンク７１と７２に接続される共通上位ア
ドレスバス８１Ｈが伝える。
【００８４】交互配置のバンクアクセスモードで動作し
ているときにフラッシュメモリ５５に一群のアドレスを
割り当てるには、第１メモリバンク７１の記憶場所に奇
数の語アドレスを割り当て、第２メモリバンク７２には
偶数の語アドレスを割り当てる。バス６４のアドレスの
ビットＡ２（語アドレスの最下位ビット）は、どのメモ
リバンクが所望の記録場所を持つかを示す。
ているときにフラッシュメモリ５５に一群のアドレスを
割り当てるには、第１メモリバンク７１の記憶場所に奇
数の語アドレスを割り当て、第２メモリバンク７２には
偶数の語アドレスを割り当てる。バス６４のアドレスの
ビットＡ２（語アドレスの最下位ビット）は、どのメモ
リバンクが所望の記録場所を持つかを示す。
【００８５】以下に述べるように、内部的には両メモリ
バンクはそれぞれ同じアドレスに記憶場所を含み、メモ
リ制御８８は語アドレスの最下位ビットに基いて、両フ
ラッシュメモリバンク７１と７２のどちらにアクセスす
るかを決める。
バンクはそれぞれ同じアドレスに記憶場所を含み、メモ
リ制御８８は語アドレスの最下位ビットに基いて、両フ
ラッシュメモリバンク７１と７２のどちらにアクセスす
るかを決める。
【００８６】図４Ａと図４Ｂに示すように、第１メモリ
バンク７１と第２メモリバンク７２は共に、記憶部９４
と９５および９６と９７にそれぞれ２分割される。各フ
ラッシュメモリバンクの一方の記憶部９５と９７は、フ
ラッシュメモリ５５を消去しまたはプログラミングする
ためのプログラム命令の複写を含む。
バンク７１と第２メモリバンク７２は共に、記憶部９４
と９５および９６と９７にそれぞれ２分割される。各フ
ラッシュメモリバンクの一方の記憶部９５と９７は、フ
ラッシュメモリ５５を消去しまたはプログラミングする
ためのプログラム命令の複写を含む。
【００８７】これらの機能をプログラミングするルーチ
ンについては後で詳細に述べる。他方の部分９４と９６
は、他のプログラムの記憶と第２マイクロプロセッサ５
４の実行に用いられる。
ンについては後で詳細に述べる。他方の部分９４と９６
は、他のプログラムの記憶と第２マイクロプロセッサ５
４の実行に用いられる。
【００８８】プロセッサ部アドレスバス６４は並列のマ
ルチプレクサ８４に接続され、マルチプレクサ８４は制
御バス６２の信号に応答して、メモリアドレスバス８７
かシフトしたメモリアドレスバス８５を通してプロセッ
サ部アドレスバス６４をバンクアドレスジェネレータ８
６に結合する。
ルチプレクサ８４に接続され、マルチプレクサ８４は制
御バス６２の信号に応答して、メモリアドレスバス８７
かシフトしたメモリアドレスバス８５を通してプロセッ
サ部アドレスバス６４をバンクアドレスジェネレータ８
６に結合する。
【００８９】マルチプレクサは、入力バス６４をメモリ
アドレスバス８７に結合すると、最下位の２ビットＡ０
とＡ１を落として、つまりアドレスを４で割って、語ア
ドレスを発生する。この結合はシーケンシャルアクセス
モードで用いられる。
アドレスバス８７に結合すると、最下位の２ビットＡ０
とＡ１を落として、つまりアドレスを４で割って、語ア
ドレスを発生する。この結合はシーケンシャルアクセス
モードで用いられる。
【００９０】交互配置のバンクアクセスモードでは、マ
ルチプレクサはビットＡ０とＡ１を落とし、残りのビッ
トを１桁シフトして、第２マルチプレクサ５４からのア
ドレスを８で割る。これにより、シフトしたメモリアド
レスバス８５に与えられたアドレスからビットＡ２を落
とす。
ルチプレクサはビットＡ０とＡ１を落とし、残りのビッ
トを１桁シフトして、第２マルチプレクサ５４からのア
ドレスを８で割る。これにより、シフトしたメモリアド
レスバス８５に与えられたアドレスからビットＡ２を落
とす。
【００９１】マルチプレクサ８４からの２本のバス８５
と８７は、バンクアドレスジェネレータ８６に入力とし
て与えられ、得られたアドレスを開始アドレスとして用
い、バーストモードアドレッシング中に第１および／ま
たは第２メモリバンク７１、７２内の一連の隣接する記
憶場所にアドレスする。フラッシュメモリ制御回路８８
によって使用可能になると、アドレスジェネレータ８６
はアドレスをバンクアドレスバス８１に与える。
と８７は、バンクアドレスジェネレータ８６に入力とし
て与えられ、得られたアドレスを開始アドレスとして用
い、バーストモードアドレッシング中に第１および／ま
たは第２メモリバンク７１、７２内の一連の隣接する記
憶場所にアドレスする。フラッシュメモリ制御回路８８
によって使用可能になると、アドレスジェネレータ８６
はアドレスをバンクアドレスバス８１に与える。
【００９２】プロセッサ部アドレスバス６４からのアド
レス線Ａ２はフラッシュメモリ制御８８に入り、このア
ドレスビットを用いて２個のフラッシュメモリバンク７
１と７２の一方を選択して、交互配置のモードでアクセ
スする。
レス線Ａ２はフラッシュメモリ制御８８に入り、このア
ドレスビットを用いて２個のフラッシュメモリバンク７
１と７２の一方を選択して、交互配置のモードでアクセ
スする。
【００９３】またプロセッサ部制御バス６２の選択され
た線はフラッシュメモリ制御８８に接続され、バンクア
ドレスジェネレータ８６と第１および第２フラッシュメ
モリバンク７１と７２を制御する信号を生成する。
た線はフラッシュメモリ制御８８に接続され、バンクア
ドレスジェネレータ８６と第１および第２フラッシュメ
モリバンク７１と７２を制御する信号を生成する。
【００９４】またフラッシュメモリ制御８８は２組の双
方向データバッファ９０と９１の一方を選択的に使用可
能にして、バンクデータバス８２と８３をプロセッサ部
データバス６３にそれぞれ結合する。フラッシュメモリ
制御８８がバッファ９２と９３をそれぞれ選択的に使用
可能にすると、バンクデータバス８２と８３を命令バス
６１に結合することができる。
方向データバッファ９０と９１の一方を選択的に使用可
能にして、バンクデータバス８２と８３をプロセッサ部
データバス６３にそれぞれ結合する。フラッシュメモリ
制御８８がバッファ９２と９３をそれぞれ選択的に使用
可能にすると、バンクデータバス８２と８３を命令バス
６１に結合することができる。
【００９５】プロセッサ部データバス６３の各線は制御
レジスタ８９の入力に接続され、制御バス６２の信号に
よって使用可能になると、制御レジスタ８９はこれらの
線で送られたデータを記憶する。
レジスタ８９の入力に接続され、制御バス６２の信号に
よって使用可能になると、制御レジスタ８９はこれらの
線で送られたデータを記憶する。
【００９６】以下に説明するように、制御レジスタ８９
に記憶されている１データビットは、フラッシュメモリ
５５が交互配置のバンクアクセスモードで動作するか、
単一バンクアクセスモードで動作するか、また後者のモ
ードではどのバンクをアクセスするか、を決定する。
に記憶されている１データビットは、フラッシュメモリ
５５が交互配置のバンクアクセスモードで動作するか、
単一バンクアクセスモードで動作するか、また後者のモ
ードではどのバンクをアクセスするか、を決定する。
【００９７】前者のアクセスモードでは、第１バンク７
１にある記憶場所に奇数番号アドレスを割り当て、第２
バンク７２に偶数番号アドレスを割り当てる。単一バン
クアクセスモードでは、メモリバンク７１と７２の一方
だけにアクセスする。どちらのアクセスモードでも、第
２マイクロプロセッサ５４はバーストまたはシーケンシ
ャルアドレスモードで動作することができる。
１にある記憶場所に奇数番号アドレスを割り当て、第２
バンク７２に偶数番号アドレスを割り当てる。単一バン
クアクセスモードでは、メモリバンク７１と７２の一方
だけにアクセスする。どちらのアクセスモードでも、第
２マイクロプロセッサ５４はバーストまたはシーケンシ
ャルアドレスモードで動作することができる。
【００９８】制御レジスタの他のビットは、個々にメモ
リバンク７１と７２を選んで消去またはプログラミング
する。制御レジスタ８９の出力は、バンクマルチプレク
サ８４とフラッシュメモリ制御８８に結合される。
リバンク７１と７２を選んで消去またはプログラミング
する。制御レジスタ８９の出力は、バンクマルチプレク
サ８４とフラッシュメモリ制御８８に結合される。
【００９９】フラッシュメモリ５５は、メモリバンク７
１と７２のどちらかの記憶場所だけに順次アクセスする
か、または交互配置の方式で両メモリバンクにアクセス
するように構成することができる。
１と７２のどちらかの記憶場所だけに順次アクセスする
か、または交互配置の方式で両メモリバンクにアクセス
するように構成することができる。
【０１００】交互配置のアクセスモードでは、バンク７
１と７２は共に第２マルチプレクサ５４からのアクセス
信号と制御信号によって同時に動作するが、バッファ９
０−９３によって一度に一方のバンクだけが命令バス６
１とデータバス６３に接続される。
１と７２は共に第２マルチプレクサ５４からのアクセス
信号と制御信号によって同時に動作するが、バッファ９
０−９３によって一度に一方のバンクだけが命令バス６
１とデータバス６３に接続される。
【０１０１】交互配置のアクセスモードでフラッシュメ
モリからプログラム命令を得る場合、命令は両バンク７
１と７２から交互に読み出される。
モリからプログラム命令を得る場合、命令は両バンク７
１と７２から交互に読み出される。
【０１０２】プログラム命令をメモリバンク７１と７２
内の主記憶部９４と９６から読み出して実行するとき
は、制御レジスタ８９内の１ビットがフラッシュメモリ
５５をバンク交互配置アクセスモードにする。このデー
タは第２マイクロプロセッサから送られて制御レジスタ
８９に記憶される。
内の主記憶部９４と９６から読み出して実行するとき
は、制御レジスタ８９内の１ビットがフラッシュメモリ
５５をバンク交互配置アクセスモードにする。このデー
タは第２マイクロプロセッサから送られて制御レジスタ
８９に記憶される。
【０１０３】このモードでは、奇数番号のアドレスを第
１バンク７１に割り当て、偶数アドレスを第２バンク７
２に割り当てるので、命令を各フラッシュメモリバンク
から交互に読み出す。
１バンク７１に割り当て、偶数アドレスを第２バンク７
２に割り当てるので、命令を各フラッシュメモリバンク
から交互に読み出す。
【０１０４】更に第２プロセッサ５４は一般に、バース
トアドレシングを用いてフラッシュメモリから実行する
命令を得る。バーストモードアドレシングの使用は、制
御バス６２の信号によって指示される。
トアドレシングを用いてフラッシュメモリから実行する
命令を得る。バーストモードアドレシングの使用は、制
御バス６２の信号によって指示される。
【０１０５】メモリアクセス操作は、一連の命令の最初
の命令を記憶するアドレスを第２マイクロプロセッサ５
４が発生することから始まる。このアドレスは偶数か奇
数で、プロセッサ部３１のアドレスバス６４を通してフ
ラッシュメモリ５５に送られる。
の命令を記憶するアドレスを第２マイクロプロセッサ５
４が発生することから始まる。このアドレスは偶数か奇
数で、プロセッサ部３１のアドレスバス６４を通してフ
ラッシュメモリ５５に送られる。
【０１０６】同時にアドレスデコーダ回路５７はこのア
ドレスをデコードして一連の制御信号を生成し、フラッ
シュメモリ５５の必要な読み出しまたは書き込み動作を
可能にする。
ドレスをデコードして一連の制御信号を生成し、フラッ
シュメモリ５５の必要な読み出しまたは書き込み動作を
可能にする。
【０１０７】フラッシュメモリ制御８８は、アドレスデ
コーダ５７および第２マイクロプロセッサ５４から制御
バス６２を通して送られる従来の制御信号を受ける。こ
れらの制御信号は読み出し動作が起こっていることを示
し、フラッシュメモリ制御８８をシステムコントローラ
１６の他の要素に同期させる。
コーダ５７および第２マイクロプロセッサ５４から制御
バス６２を通して送られる従来の制御信号を受ける。こ
れらの制御信号は読み出し動作が起こっていることを示
し、フラッシュメモリ制御８８をシステムコントローラ
１６の他の要素に同期させる。
【０１０８】フラッシュメモリ制御８８はアドレスバス
６４のビットＡ２に応答して、必要なフラッシュメモリ
バンク７１または７２を使用可能にする。詳しくいう
と、フラッシュメモリ制御によって、ビットＡ２が低論
理レベルのときは第１バンク７１にアクセスし、ビット
Ａ２が高論理レベルのときは第２バンク７２にアクセス
する。
６４のビットＡ２に応答して、必要なフラッシュメモリ
バンク７１または７２を使用可能にする。詳しくいう
と、フラッシュメモリ制御によって、ビットＡ２が低論
理レベルのときは第１バンク７１にアクセスし、ビット
Ａ２が高論理レベルのときは第２バンク７２にアクセス
する。
【０１０９】第２マイクロプロセッサ５４からのアドレ
スはフラッシュメモリバンクマルチプレクサ８４が受け
て、シフトしたメモリアドレスバス８５を通してバンク
アドレスジェネレータ８６に、交互配置のアクセスモー
ドで送る。マルチプレクサは語アドレスを１ビット右に
シフトし、語アドレスの最下位ビット（Ａ２）を落と
す。
スはフラッシュメモリバンクマルチプレクサ８４が受け
て、シフトしたメモリアドレスバス８５を通してバンク
アドレスジェネレータ８６に、交互配置のアクセスモー
ドで送る。マルチプレクサは語アドレスを１ビット右に
シフトし、語アドレスの最下位ビット（Ａ２）を落と
す。
【０１１０】この操作の結果をバンクアドレスジェネレ
ータ８６に送り、ここでフラッシュメモリバンク７１と
７２にアクセスする第１アドレスとして用いる。この最
初のアドレスの最上位ビットは、バンクアドレスジェネ
レータから直接上位バンクアドレスバス８１Ｈに与え、
最下位８ビットは下位アドレスバス８１Ｌ′と８１Ｌ″
に与える。
ータ８６に送り、ここでフラッシュメモリバンク７１と
７２にアクセスする第１アドレスとして用いる。この最
初のアドレスの最上位ビットは、バンクアドレスジェネ
レータから直接上位バンクアドレスバス８１Ｈに与え、
最下位８ビットは下位アドレスバス８１Ｌ′と８１Ｌ″
に与える。
【０１１１】読み出される第１命令が第１メモリバンク
７１に記憶されていると仮定する。フラッシュメモリ制
御８８によってメモリ装置７３−７６と命令バスバッフ
ァ９２が使用可能になり、第１フラッシュメモリバンク
７１はプロセッサ部３１内の命令バス６１に接続され
る。
７１に記憶されていると仮定する。フラッシュメモリ制
御８８によってメモリ装置７３−７６と命令バスバッフ
ァ９２が使用可能になり、第１フラッシュメモリバンク
７１はプロセッサ部３１内の命令バス６１に接続され
る。
【０１１２】また第１メモリバンク７１は、フラッシュ
メモリ制御８８から他の制御信号を受ける。メモリ装置
はこれに応答して、アドレスされた場所の内容を第１バ
ンクデータバス８２に与える。
メモリ制御８８から他の制御信号を受ける。メモリ装置
はこれに応答して、アドレスされた場所の内容を第１バ
ンクデータバス８２に与える。
【０１１３】命令をバス６１に与えると、従来のデータ
伝送応答信号がフラッシュメモリ制御回路８８から制御
バス６２に与えられる。アクセスが完了すると、フラッ
シュメモリ制御８８は制御バス６２の信号に応答して、
命令バッファ９２を使用不可能にする。
伝送応答信号がフラッシュメモリ制御回路８８から制御
バス６２に与えられる。アクセスが完了すると、フラッ
シュメモリ制御８８は制御バス６２の信号に応答して、
命令バッファ９２を使用不可能にする。
【０１１４】第１メモリバンク７１にアクセスしている
間に、フラッシュメモリ制御８８は制御信号を第２メモ
リバンク７２に与えて、バンクアドレスバス８１を通し
て送る同じアドレスの記憶場所にアクセスする。これに
より、この記憶場所の内容を第２バンクデータバス８３
に与える。
間に、フラッシュメモリ制御８８は制御信号を第２メモ
リバンク７２に与えて、バンクアドレスバス８１を通し
て送る同じアドレスの記憶場所にアクセスする。これに
より、この記憶場所の内容を第２バンクデータバス８３
に与える。
【０１１５】しかし第２メモリバンク７２に関連するバ
スバッファ９１と９３はこのとき使用可能になっていな
いので、第２バンクデータバス８３はプロセッサ部バス
６１と６３には結合されない。
スバッファ９１と９３はこのとき使用可能になっていな
いので、第２バンクデータバス８３はプロセッサ部バス
６１と６３には結合されない。
【０１１６】連続したプログラム命令がメモリバンク７
１と７２から交互に読み出される。この例では、第２プ
ログラム命令はフラッシュメモリ５５の第２バンク７２
から読み出される。
１と７２から交互に読み出される。この例では、第２プ
ログラム命令はフラッシュメモリ５５の第２バンク７２
から読み出される。
【０１１７】第２マイクロプロセッサ５４が次の読み出
し要求を制御バス６２に発生させると、フラッシュメモ
リ制御８８はこれに応答して、第２メモリバンク７２に
関連する命令バスバッファ９３を使用可能にする。
し要求を制御バス６２に発生させると、フラッシュメモ
リ制御８８はこれに応答して、第２メモリバンク７２に
関連する命令バスバッファ９３を使用可能にする。
【０１１８】第１命令と第２命令は両メモリバンクのそ
れぞれ同じ内部アドレスにあったので、この命令は前の
アクセス要求のときにすでに第２バンクデータバス上に
ある。従って第２命令を得るのに必要な時間は、第１命
令に必要な時間よりはるかに小さい。
れぞれ同じ内部アドレスにあったので、この命令は前の
アクセス要求のときにすでに第２バンクデータバス上に
ある。従って第２命令を得るのに必要な時間は、第１命
令に必要な時間よりはるかに小さい。
【０１１９】第２命令を第２フラッシュメモリバンク７
２から読み出している間に、バンクアドレスジェネレー
タは第１バンク７１の下位アドレスバス８１Ｌ′の最下
位８ビットを増分する。
２から読み出している間に、バンクアドレスジェネレー
タは第１バンク７１の下位アドレスバス８１Ｌ′の最下
位８ビットを増分する。
【０１２０】従ってこのサイクルの間に、第１バンクは
次のアクセス要求を受けるとすぐ次の第３命令にアクセ
スする準備ができている。バスバッファ９０と９２が使
用不可能なので、第３命令はデータバス６３にも命令バ
ス６１にも与えられない。
次のアクセス要求を受けるとすぐ次の第３命令にアクセ
スする準備ができている。バスバッファ９０と９２が使
用不可能なので、第３命令はデータバス６３にも命令バ
ス６１にも与えられない。
【０１２１】フラッシュメモリ制御８８はプログラム命
令に対する第３要求に応答して、第１メモリバンク７１
と関連する命令バスバッファ９２を使用可能にし、この
バンクから第３命令を読み出す。
令に対する第３要求に応答して、第１メモリバンク７１
と関連する命令バスバッファ９２を使用可能にし、この
バンクから第３命令を読み出す。
【０１２２】この間に、バンクアドレスジェネレータ８
６は、第２フラッシュメモリバンク７２の下位バス８１
Ｌ″に与えられている最下位アドレスビットを増分す
る。この動作により、フラッシュメモリ５５が次のアク
セス要求を受けると、第２バンク７２は次の命令を出す
準備ができている。
６は、第２フラッシュメモリバンク７２の下位バス８１
Ｌ″に与えられている最下位アドレスビットを増分す
る。この動作により、フラッシュメモリ５５が次のアク
セス要求を受けると、第２バンク７２は次の命令を出す
準備ができている。
【０１２３】このようにして、フラッシュメモリ制御８
８は読み出し要求を受けると、メモリバンク７１と７２
から交互に命令を得る。この方法により、一連の隣接す
る記憶場所へのアクセスが速くなる。
８は読み出し要求を受けると、メモリバンク７１と７２
から交互に命令を得る。この方法により、一連の隣接す
る記憶場所へのアクセスが速くなる。
【０１２４】次の命令が次の論理アドレスにある限り、
バンクアドレスジェネレータ８６がアドレシングを制御
するので、第２マイクロプロセッサ５４は各アクセス要
求と共にアドレスを送る必要がない。
バンクアドレスジェネレータ８６がアドレシングを制御
するので、第２マイクロプロセッサ５４は各アクセス要
求と共にアドレスを送る必要がない。
【０１２５】ジャンプ命令を実行するときのように、次
の命令が隣接するメモリ場所に記憶されていない場合
は、第２マイクロプロセッサ５４はアクセス要求と共に
この命令のアドレスをフラッシュメモリ５５に送る。フ
ラッシュメモリ制御８８はこれに応答して、新しいアド
レスをバンクアドレスジェネレータ８６にロードする。
の命令が隣接するメモリ場所に記憶されていない場合
は、第２マイクロプロセッサ５４はアクセス要求と共に
この命令のアドレスをフラッシュメモリ５５に送る。フ
ラッシュメモリ制御８８はこれに応答して、新しいアド
レスをバンクアドレスジェネレータ８６にロードする。
【０１２６】フラッシュメモリのシーケンシャルアドレ
シングはバーストアドレシングほど効率的ではないが、
シーケンシャルアドレシングは交互配置のアクセスモー
ドで記憶場所にアクセスするのに用いることができる。
シングはバーストアドレシングほど効率的ではないが、
シーケンシャルアドレシングは交互配置のアクセスモー
ドで記憶場所にアクセスするのに用いることができる。
【０１２７】この場合フラッシュメモリ制御８８は、シ
ーケンシャルアドレシングモードを用いることを示す信
号を第２マイクロプロセッサ５４から受ける。制御８８
はこれに応答して、バンクアドレスジェネレータに指示
し、シフトしたメモリアドレスバス８５からのアドレス
を直接バンクアドレスバス８１に与える。
ーケンシャルアドレシングモードを用いることを示す信
号を第２マイクロプロセッサ５４から受ける。制御８８
はこれに応答して、バンクアドレスジェネレータに指示
し、シフトしたメモリアドレスバス８５からのアドレス
を直接バンクアドレスバス８１に与える。
【０１２８】プログラム命令ではなくてデータをフラッ
シュメモリ５５から読み出すときは、データはメモリ装
置７３−８０のどれに記憶してもよい。その結果フラッ
シュメモリバンク７１と７２は各データ要求に応答して
同時に動作するが、プロセッサ部データバス６３には一
方のバンクだけが結合される。
シュメモリ５５から読み出すときは、データはメモリ装
置７３−８０のどれに記憶してもよい。その結果フラッ
シュメモリバンク７１と７２は各データ要求に応答して
同時に動作するが、プロセッサ部データバス６３には一
方のバンクだけが結合される。
【０１２９】この場合マルチプレクサ８４は、命令では
なくてデータを要求していることを示す信号を制御バス
線９８から受ける。この信号によりマルチプレクサ８４
は入力するアドレスに作用し、制御レジスタが指定した
のが交互配置したアクセスモードか単一バンクアクセス
モードかにかかわらず、この結果をシフトしたアドレス
バス８５に与える。
なくてデータを要求していることを示す信号を制御バス
線９８から受ける。この信号によりマルチプレクサ８４
は入力するアドレスに作用し、制御レジスタが指定した
のが交互配置したアクセスモードか単一バンクアクセス
モードかにかかわらず、この結果をシフトしたアドレス
バス８５に与える。
【０１３０】またフラッシュメモリ制御８８は線９８の
制御信号を受け、この信号とアドレスビットＡ２とを用
いて、所望のデータを含むメモリバンク７１か７２に関
連するデータバッファ９０か９１を使用可能にする。フ
ラッシュメモリバンク７１と７２は共にアドレスをバス
８１から受けるが、一方のバンクだけがプロセッサ部デ
ータバス６３に接続される。
制御信号を受け、この信号とアドレスビットＡ２とを用
いて、所望のデータを含むメモリバンク７１か７２に関
連するデータバッファ９０か９１を使用可能にする。フ
ラッシュメモリバンク７１と７２は共にアドレスをバス
８１から受けるが、一方のバンクだけがプロセッサ部デ
ータバス６３に接続される。
【０１３１】更に図３において、フラッシュメモリ５５
に記憶されたプログラムを更新する場合は、フラッシュ
メモリバンク７１と７２を共に完全に消去しなければな
らない。しかしフラッシュメモリを消去しまた再プログ
ラミングするソフトウエアルーチンもまた、これらの記
憶要素に含まれている。
に記憶されたプログラムを更新する場合は、フラッシュ
メモリバンク７１と７２を共に完全に消去しなければな
らない。しかしフラッシュメモリを消去しまた再プログ
ラミングするソフトウエアルーチンもまた、これらの記
憶要素に含まれている。
【０１３２】このフラッシュメモリ５５は、第１フラッ
シュメモリバンク７１の９５と第２フラッシュメモリバ
ンク７２の９７の部分にこれらのルーチンの複写を持っ
ている。一方のバンクを再プログラミングしている間
に、第２マイクロプロセッサ５４は他方のバンクに記憶
している消去および再プログラミングルーチンを実行す
る。
シュメモリバンク７１の９５と第２フラッシュメモリバ
ンク７２の９７の部分にこれらのルーチンの複写を持っ
ている。一方のバンクを再プログラミングしている間
に、第２マイクロプロセッサ５４は他方のバンクに記憶
している消去および再プログラミングルーチンを実行す
る。
【０１３３】一方のバンクを消去すると、消去および再
プログラミングルーチンを他方のバンクから複写し、他
のソース、例えばＲＡＭ５６からのプログラムをその主
記憶部に複写する。次に一方のバンクに記憶しているル
ーチンを用いて、他方のバンクを再プログラミングす
る。
プログラミングルーチンを他方のバンクから複写し、他
のソース、例えばＲＡＭ５６からのプログラムをその主
記憶部に複写する。次に一方のバンクに記憶しているル
ーチンを用いて、他方のバンクを再プログラミングす
る。
【０１３４】従って、プログラミングの前に全ての場所
を順次消去する必要のある従来のフラッシュメモリ装置
を命令の記憶に用いて、自分を再プログラミングするこ
とができる。システムコントローラの初期化またはブー
トアップルーチンのような他の重要なデータの複写も、
このようにして記憶することができる。
を順次消去する必要のある従来のフラッシュメモリ装置
を命令の記憶に用いて、自分を再プログラミングするこ
とができる。システムコントローラの初期化またはブー
トアップルーチンのような他の重要なデータの複写も、
このようにして記憶することができる。
【０１３５】フラッシュメモリの再プログラミング手順
を第１メモリバンク７１のプログラミングについて述べ
るが、第２メモリバンク７２のプログラムも同じ動作で
逐次行うことができる。
を第１メモリバンク７１のプログラミングについて述べ
るが、第２メモリバンク７２のプログラムも同じ動作で
逐次行うことができる。
【０１３６】手順は、第２マイクロプロセッサ５４が図
３の制御レジスタ８９に構成データをロードすることか
ら始まる。制御レジスタ８９にロードするモード制御ビ
ットは、フラッシュメモリを単一バンクアクセスモード
にする論理レベルを持つ。
３の制御レジスタ８９に構成データをロードすることか
ら始まる。制御レジスタ８９にロードするモード制御ビ
ットは、フラッシュメモリを単一バンクアクセスモード
にする論理レベルを持つ。
【０１３７】制御レジスタの別のビットは、プログラミ
ングのために第１メモリバンク７１を選んだことを示
す。フラッシュメモリ制御８８はレジスタ８９の制御ビ
ットに応答して、必要なバンクをプログラム可能にす
る。
ングのために第１メモリバンク７１を選んだことを示
す。フラッシュメモリ制御８８はレジスタ８９の制御ビ
ットに応答して、必要なバンクをプログラム可能にす
る。
【０１３８】プログラミング動作中は、第２マイクロプ
ロセッサ５４はバーストアドレシングとシーケンシャル
アドレシングのどちらを用いてもよい。
ロセッサ５４はバーストアドレシングとシーケンシャル
アドレシングのどちらを用いてもよい。
【０１３９】マルチプレクサ８４は制御バス６２の信号
に応じて、バーストアドレシングを用いるかシーケンシ
ャルアドレシングを用いるかに従って、メモリバス８５
か８７を通してプロセッサバス６４をバンクアドレスジ
ェネレータ８６に結合する。
に応じて、バーストアドレシングを用いるかシーケンシ
ャルアドレシングを用いるかに従って、メモリバス８５
か８７を通してプロセッサバス６４をバンクアドレスジ
ェネレータ８６に結合する。
【０１４０】プログラミング動作中はシーケンシャルア
ドレシングを用いる場合を考える。従って第２マルチプ
レクサ５４からの命令アドレスは、バンクアドレスジェ
ネレータ８６に直接与えられる。
ドレシングを用いる場合を考える。従って第２マルチプ
レクサ５４からの命令アドレスは、バンクアドレスジェ
ネレータ８６に直接与えられる。
【０１４１】フラッシュメモリ制御８８は語アドレスの
ビットＡ２を無視して、常に選択したバンクだけを使用
可能にする。フラッシュメモリ制御８８が制御バス６２
を通して受ける別の信号は、第２マイクロプロセッサか
らの要求が読み出し動作か書き込み動作かを示す。制御
回路８８はこれに応じて、制御信号を必要なメモリバン
ク７１か７２に送る。
ビットＡ２を無視して、常に選択したバンクだけを使用
可能にする。フラッシュメモリ制御８８が制御バス６２
を通して受ける別の信号は、第２マイクロプロセッサか
らの要求が読み出し動作か書き込み動作かを示す。制御
回路８８はこれに応じて、制御信号を必要なメモリバン
ク７１か７２に送る。
【０１４２】フラッシュメモリ制御８８はデータバッフ
ァ９０を使用可能にし、各書き込みまたはアクセス確認
サイクル中に、第１メモリバンクデータバス８２をプロ
セッサ部データバス６３に接続する。同様にバッファ９
３を使用可能にして、第２メモリバンクデータバス８３
をプロセッサ部命令バス６１に接続する。
ァ９０を使用可能にし、各書き込みまたはアクセス確認
サイクル中に、第１メモリバンクデータバス８２をプロ
セッサ部データバス６３に接続する。同様にバッファ９
３を使用可能にして、第２メモリバンクデータバス８３
をプロセッサ部命令バス６１に接続する。
【０１４３】このように接続すると、第２マイクロプロ
セッサ５４は第２フラッシュメモリバンク７２から消去
および再プログラミング命令を読み出して第１メモリバ
ンク７１をプログラムするように、フラッシュメモリ５
５を構成することができる。
セッサ５４は第２フラッシュメモリバンク７２から消去
および再プログラミング命令を読み出して第１メモリバ
ンク７１をプログラムするように、フラッシュメモリ５
５を構成することができる。
【０１４４】フラッシュメモリ５５の特定の消去／プロ
グラミングのシーケンスとコマンドは、メモリ装置の製
作者が定義する。一般的な手順では、先ず各記憶場所を
低論理レベル（ゼロ）にセットし、次に指定したメモリ
装置に消去コマンドを出して、全ての記憶場所を同時に
消去する。
グラミングのシーケンスとコマンドは、メモリ装置の製
作者が定義する。一般的な手順では、先ず各記憶場所を
低論理レベル（ゼロ）にセットし、次に指定したメモリ
装置に消去コマンドを出して、全ての記憶場所を同時に
消去する。
【０１４５】１個の消去コマンドで全ての記憶場所を消
去できれば理想的であるが、いくつかの記憶場所は消去
されないのが普通である。従って第２マイクロプロセッ
サ５４はメモリ装置内の全ての記憶場所が消去されてい
るかどうか確認し、必要があれば装置全体が消去される
まで更に消去コマンドを出さなければならない。
去できれば理想的であるが、いくつかの記憶場所は消去
されないのが普通である。従って第２マイクロプロセッ
サ５４はメモリ装置内の全ての記憶場所が消去されてい
るかどうか確認し、必要があれば装置全体が消去される
まで更に消去コマンドを出さなければならない。
【０１４６】図３に示すフラッシュメモリ５５は、数個
のメモリ装置７３−７６と７７−８０を並列に接続して
第１バンク７１と第２バンク７２を形成するが、時間を
節約するには全てのバンクを一斉に消去するのが望まし
い。
のメモリ装置７３−７６と７７−８０を並列に接続して
第１バンク７１と第２バンク７２を形成するが、時間を
節約するには全てのバンクを一斉に消去するのが望まし
い。
【０１４７】しかし確認手順中に１装置の記憶場所だけ
が消去されていないことが分かった場合は、４個の装置
全部に第２の消去コマンドを出すことは好ましくない。
これは、フラッシュメモリは限られた回数以上消去サイ
クルを行うと損傷するからである。
が消去されていないことが分かった場合は、４個の装置
全部に第２の消去コマンドを出すことは好ましくない。
これは、フラッシュメモリは限られた回数以上消去サイ
クルを行うと損傷するからである。
【０１４８】従って本技術の中心的な特徴の１つは、全
バンクの消去と確認は並列に行うが、追加の消去コマン
ドは更に消去を必要とする記憶装置にだけ出すことであ
る。
バンクの消去と確認は並列に行うが、追加の消去コマン
ドは更に消去を必要とする記憶装置にだけ出すことであ
る。
【０１４９】全てのフラッシュメモリバンクを消去した
ことが確認されれば、再プログラミングして記憶場所に
新しいプログラムデータを記憶することができる。消去
の場合と同様に、再プログラミングは全てのバンク一斉
に行う。確認の結果あるメモリ装置７３−８０がデータ
を保持していなければ、その装置だけ再プログラミング
する。
ことが確認されれば、再プログラミングして記憶場所に
新しいプログラムデータを記憶することができる。消去
の場合と同様に、再プログラミングは全てのバンク一斉
に行う。確認の結果あるメモリ装置７３−８０がデータ
を保持していなければ、その装置だけ再プログラミング
する。
【０１５０】従って各記憶場所に行うプログラミングサ
イクルの回数も最小になる。本再プログラミング技術で
は、所定のバンク内で全てのメモリ装置について多くの
動作を同時に行うが、装置に不必要な消去およびプログ
ラミングサイクルは行わない。
イクルの回数も最小になる。本再プログラミング技術で
は、所定のバンク内で全てのメモリ装置について多くの
動作を同時に行うが、装置に不必要な消去およびプログ
ラミングサイクルは行わない。
【０１５１】本発明の詳細なフラッシュメモリ消去ルー
チンを図５のフローチャートで説明する。このルーチン
の命令の複写は、両メモリバンク７１と７２の部分９５
と９７に記憶されている。消去と再プログラミング用の
プログラムの命令は他方のバンクから読み出される。
チンを図５のフローチャートで説明する。このルーチン
の命令の複写は、両メモリバンク７１と７２の部分９５
と９７に記憶されている。消去と再プログラミング用の
プログラムの命令は他方のバンクから読み出される。
【０１５２】消去手順は段階１００で始まり、第２マイ
クロプロセッサ５４は制御レジスタ８９をセットしてメ
モリバンク７１と７２のどちらを消去するかを選択し、
フラッシュメモリ回路を構成する。このルーチンはどち
らのバンクを選択しても同じなので、第１バンク７１を
選択した場合について述べる。
クロプロセッサ５４は制御レジスタ８９をセットしてメ
モリバンク７１と７２のどちらを消去するかを選択し、
フラッシュメモリ回路を構成する。このルーチンはどち
らのバンクを選択しても同じなので、第１バンク７１を
選択した場合について述べる。
【０１５３】次に段階１０１で図６に示すプログラミン
グルーチンを呼び出し、第１メモリバンク７１の各記憶
場所をゼロにする。このゼロにする手順は、後でフラッ
シュメモリプログラミングルーチンの動作を説明する際
に述べるる。
グルーチンを呼び出し、第１メモリバンク７１の各記憶
場所をゼロにする。このゼロにする手順は、後でフラッ
シュメモリプログラミングルーチンの動作を説明する際
に述べるる。
【０１５４】第１バンク７１の全ての記憶場所をゼロに
すると、プログラムの実行は段階１０２に戻る。ここで
第２マイクロプロセッサ５４は、消去手順中に用いる変
数、カウンタ、他のレジスタを初期化する。
すると、プログラムの実行は段階１０２に戻る。ここで
第２マイクロプロセッサ５４は、消去手順中に用いる変
数、カウンタ、他のレジスタを初期化する。
【０１５５】段階１０４で第２マイクロプロセッサ５４
は、消去セットアップコマンドと、また続いて消去コマ
ンドをフラッシュメモリ５５に書込む。これらのコマン
ドはデータバス６３とデータバッファ９０を通して、第
１メモリバンク７１の装置７３−７６に送られる。
は、消去セットアップコマンドと、また続いて消去コマ
ンドをフラッシュメモリ５５に書込む。これらのコマン
ドはデータバス６３とデータバッファ９０を通して、第
１メモリバンク７１の装置７３−７６に送られる。
【０１５６】次に段階１０６でプログラムは一定の時
間、例えば１０ミリ秒遅れる。これはメモリ装置の製作
者が指定するもので、消去コマンドを出してから消去確
認が始まるまでの間に必要な遅れである。
間、例えば１０ミリ秒遅れる。これはメモリ装置の製作
者が指定するもので、消去コマンドを出してから消去確
認が始まるまでの間に必要な遅れである。
【０１５７】このルーチンでフラッシュメモリ７１に送
られる３２ビット命令は４個のバイトに分割され、各バ
イトはメモリ装置７３、７４、７５、７６のそれぞれへ
の、個々のコマンドを含んでいる。これによりバンク７
１の各装置は別個の動作状態になり、他の装置は読み出
し状態のままで、ある１個の装置だけを消去することが
できる。
られる３２ビット命令は４個のバイトに分割され、各バ
イトはメモリ装置７３、７４、７５、７６のそれぞれへ
の、個々のコマンドを含んでいる。これによりバンク７
１の各装置は別個の動作状態になり、他の装置は読み出
し状態のままで、ある１個の装置だけを消去することが
できる。
【０１５８】これが本発明の中心となる動作であって、
前回の動作で完全には消去されなかった装置だけを再び
消去することがでる。しかしこのとき、第１バンク７１
の４個のメモリ装置７３−７６が受ける消去コマンドは
全く同一のものである。
前回の動作で完全には消去されなかった装置だけを再び
消去することがでる。しかしこのとき、第１バンク７１
の４個のメモリ装置７３−７６が受ける消去コマンドは
全く同一のものである。
【０１５９】段階１０４で１個のフラッシュメモリ命令
を出すと、選択したメモリバンク内のメモリ場所が全て
消去されるのが最もよい。しかしこれは実際には滅多に
起こらず、バンク内には完全には消去されない装置が１
個以上あることがよくある。
を出すと、選択したメモリバンク内のメモリ場所が全て
消去されるのが最もよい。しかしこれは実際には滅多に
起こらず、バンク内には完全には消去されない装置が１
個以上あることがよくある。
【０１６０】従って段階１０８から始まって、第２マイ
クロプロセッサ５４は第１メモリバンク７１内の各記憶
場所に順次アクセスして、実際に消去されているかどう
か判断する。
クロプロセッサ５４は第１メモリバンク７１内の各記憶
場所に順次アクセスして、実際に消去されているかどう
か判断する。
【０１６１】ここで第２マイクロプロセッサはデータバ
ス６３にフラッシュメモリ命令を出し、第１メモリバン
ク７１の各記憶装置７３−７６を消去確認状態にし、各
装置の内容を並列に順次読み出せるようにする。次に段
階１１０で再びプログラムの実行は、装置の製作者が指
定する一定の時間、例えば６マイクロ秒遅れる。
ス６３にフラッシュメモリ命令を出し、第１メモリバン
ク７１の各記憶装置７３−７６を消去確認状態にし、各
装置の内容を並列に順次読み出せるようにする。次に段
階１１０で再びプログラムの実行は、装置の製作者が指
定する一定の時間、例えば６マイクロ秒遅れる。
【０１６２】段階１１２に進んで、第２マイクロプロセ
ッサ５４はフラッシュメモリ５５に記憶場所のアドレス
を送って、第１メモリバンク７１から３２ビットのデー
タ語を得る。次にこのデータ語を確認して、ビットが全
て消去されているかどうか判断する。
ッサ５４はフラッシュメモリ５５に記憶場所のアドレス
を送って、第１メモリバンク７１から３２ビットのデー
タ語を得る。次にこのデータ語を確認して、ビットが全
て消去されているかどうか判断する。
【０１６３】段階１１４でこのデータ語の全てのビット
が消去されていたと仮定すると、段階１１６で第２マイ
クロプロセッサは、第１フラッシュメモリバンク７１の
最後のアドレスを確認したかどうか判断する。
が消去されていたと仮定すると、段階１１６で第２マイ
クロプロセッサは、第１フラッシュメモリバンク７１の
最後のアドレスを確認したかどうか判断する。
【０１６４】確認が終った場合は、消去ルーチンは終了
して主制御プログラムに戻る。未確認のメモリ場所が残
っている場合は、段階１１８で、第２マイクロプロセッ
サのレジスタに記憶している第１フラッシュメモリバン
ク７１のアドレスを増分する。
して主制御プログラムに戻る。未確認のメモリ場所が残
っている場合は、段階１１８で、第２マイクロプロセッ
サのレジスタに記憶している第１フラッシュメモリバン
ク７１のアドレスを増分する。
【０１６５】次に段階１２０で、各バイトを消去確認コ
マンドに設定して、フラッシュメモリ５５の命令を形成
する。プログラムの実行は段階１０８に戻り、フラッシ
ュメモリ命令を送って、各記憶装置７３−７６が消去確
認状態にあって次の場所をチェックできることを確かめ
る。
マンドに設定して、フラッシュメモリ５５の命令を形成
する。プログラムの実行は段階１０８に戻り、フラッシ
ュメモリ命令を送って、各記憶装置７３−７６が消去確
認状態にあって次の場所をチェックできることを確かめ
る。
【０１６６】段階１１４で、フラッシュメモリバンク７
１から読み出した語の中に消去されていないビットが１
個以上あることが分かると、プログラムの実行は段階１
２２に分岐する。このプログラムの分岐は、語の各バイ
トを調べて、記憶装置７３−７６のどれを更に消去する
必要があるかを判断するためである。このために、バイ
トポインタを初期化してゼロにする。
１から読み出した語の中に消去されていないビットが１
個以上あることが分かると、プログラムの実行は段階１
２２に分岐する。このプログラムの分岐は、語の各バイ
トを調べて、記憶装置７３−７６のどれを更に消去する
必要があるかを判断するためである。このために、バイ
トポインタを初期化してゼロにする。
【０１６７】次に段階１２４で第２マイクロプロセッサ
５４はポインタが指定したバイトを調べて、全てのバイ
トが消去されたかどうか判断する。全てが消去された場
合は、段階１３６に進む前に段階１２６で、調べたデー
タを読み出したメモリ装置用のフラッシュメモリ命令の
バイトを、読み出しモードコマンドに設定する。
５４はポインタが指定したバイトを調べて、全てのバイ
トが消去されたかどうか判断する。全てが消去された場
合は、段階１３６に進む前に段階１２６で、調べたデー
タを読み出したメモリ装置用のフラッシュメモリ命令の
バイトを、読み出しモードコマンドに設定する。
【０１６８】しかし調べたバイトが消去されていなけれ
ば、プログラムの実行は段階１２８に分岐して、データ
バイトを読み出したメモリ装置７３−７６用のフラッシ
ュメモリ命令のバイトを消去コマンドにセットする。そ
して段階１３０で、そのメモリ装置７３−７６の消去サ
イクル回数のカウンタを増分し、段階１３２で検査す
る。
ば、プログラムの実行は段階１２８に分岐して、データ
バイトを読み出したメモリ装置７３−７６用のフラッシ
ュメモリ命令のバイトを消去コマンドにセットする。そ
して段階１３０で、そのメモリ装置７３−７６の消去サ
イクル回数のカウンタを増分し、段階１３２で検査す
る。
【０１６９】このルーチンで１，０００回消去サイクル
を行ってなお消去されないメモリ装置の場所があれば、
そのメモリ装置は有効な寿命を超す。この場合、段階１
３４でどの装置が不良であるかを知らせる信号をユーザ
に送ってからプログラムを終了する。そしてメモリを交
換するまでこのシステムは休止状態に入る。
を行ってなお消去されないメモリ装置の場所があれば、
そのメモリ装置は有効な寿命を超す。この場合、段階１
３４でどの装置が不良であるかを知らせる信号をユーザ
に送ってからプログラムを終了する。そしてメモリを交
換するまでこのシステムは休止状態に入る。
【０１７０】段階１３２で装置の消去サイクルが１，０
００回に達していない場合は、プログラムの実行は段階
１３６に分岐し、バイトポインタをテストして、データ
語のバイトを全て検査したかどうか判断する。
００回に達していない場合は、プログラムの実行は段階
１３６に分岐し、バイトポインタをテストして、データ
語のバイトを全て検査したかどうか判断する。
【０１７１】未検査のバイトが残っている場合は、段階
１３８でバイトポインタを増分し、段階１２４に戻って
次のバイトをテストし、その中のビットを全て消去した
かどうか判断する。
１３８でバイトポインタを増分し、段階１２４に戻って
次のバイトをテストし、その中のビットを全て消去した
かどうか判断する。
【０１７２】第１フラッシュメモリバンク７１から読み
出した所定の語のバイトを全て検査し終ると、第２マイ
クロプロセッサ５４は段階１０４に戻る。
出した所定の語のバイトを全て検査し終ると、第２マイ
クロプロセッサ５４は段階１０４に戻る。
【０１７３】この時点で、第２マイクロプロセッサ５４
のレジスタに一時的に記憶されたフラッシュメモリ命令
の各バイトに含まれるのは、関連するメモリ装置７３−
７６を再び消去するコマンドか、またはこれまでチェッ
クした場所は全て消去されたためメモリ装置を読み出し
状態にするコマンドである。
のレジスタに一時的に記憶されたフラッシュメモリ命令
の各バイトに含まれるのは、関連するメモリ装置７３−
７６を再び消去するコマンドか、またはこれまでチェッ
クした場所は全て消去されたためメモリ装置を読み出し
状態にするコマンドである。
【０１７４】段階１０４で、フラッシュメモリ命令をフ
ラッシュメモリ５５に書き込んで、再消去する必要があ
るとして選択したメモリ装置７３−７６の消去を行う。
ラッシュメモリ５５に書き込んで、再消去する必要があ
るとして選択したメモリ装置７３−７６の消去を行う。
【０１７５】次に各装置の同じ組の場所を再び検査し、
これらの場所に記憶されていたビットが重ねて行った消
去サイクルによって全て完全に消去されたかどうか判断
する。
これらの場所に記憶されていたビットが重ねて行った消
去サイクルによって全て完全に消去されたかどうか判断
する。
【０１７６】第２マイクロプロセッサ５４は消去ルーチ
ンの各段階を循環して、記憶場所が全て消去されたこと
を確認するまで、第１フラッシュメモリバンク７１の４
個のメモリ装置７３−７６の各記憶場所を検査し続け
る。
ンの各段階を循環して、記憶場所が全て消去されたこと
を確認するまで、第１フラッシュメモリバンク７１の４
個のメモリ装置７３−７６の各記憶場所を検査し続け
る。
【０１７７】この時点で、フラッシュメモリ消去ルーチ
ンの実行は終了し、第２マイクロプロセッサ５４は実行
中の主動作プログラムに戻る。
ンの実行は終了し、第２マイクロプロセッサ５４は実行
中の主動作プログラムに戻る。
【０１７８】一般にフラッシュメモリ５５の１バンクを
消去し終ると、すぐ再プログラミングする。これは第２
マイクロプロセッサ５４が行い、図６のフローチャート
に示すフラッシュメモリプログラミングルーチンを実行
する。
消去し終ると、すぐ再プログラミングする。これは第２
マイクロプロセッサ５４が行い、図６のフローチャート
に示すフラッシュメモリプログラミングルーチンを実行
する。
【０１７９】このプログラミング手順は段階１０１の消
去ルーチンでも用いられ、消去パルスを与える前に、選
択したフラッシュメモリバンク７１か７２の各記憶場所
をゼロにセットする。消去を始める前に全てのメモリセ
ルをゼロにプログラミングすることは、フラッシュメモ
リ装置の製作者からの要求である。
去ルーチンでも用いられ、消去パルスを与える前に、選
択したフラッシュメモリバンク７１か７２の各記憶場所
をゼロにセットする。消去を始める前に全てのメモリセ
ルをゼロにプログラミングすることは、フラッシュメモ
リ装置の製作者からの要求である。
【０１８０】フラッシュメモリプログラミングルーチン
は段階１４０から始まり、プログラムで用いる変数、カ
ウンタ、レジスタを初期化する。段階１４２で、現在消
去モードであるかどうか判断する。
は段階１４０から始まり、プログラムで用いる変数、カ
ウンタ、レジスタを初期化する。段階１４２で、現在消
去モードであるかどうか判断する。
【０１８１】このプログラミングルーチンが消去手順の
一部として用いられていない場合は、プログラムは段階
１４３に分岐し、第２マイクロプロセッサ５４は制御レ
ジスタ８９にデータを送ってフラッシュメモリ回路５５
をプログラムモードにし、メモリバンク７１と７２の一
方を再プログラミングするよう指定する。ここで再び第
１バンクを選択したとする。
一部として用いられていない場合は、プログラムは段階
１４３に分岐し、第２マイクロプロセッサ５４は制御レ
ジスタ８９にデータを送ってフラッシュメモリ回路５５
をプログラムモードにし、メモリバンク７１と７２の一
方を再プログラミングするよう指定する。ここで再び第
１バンクを選択したとする。
【０１８２】段階１４４で、３２ビットのフラッシュメ
モリ命令を形成する。この命令は消去ルーチンで用いた
ものと同様で、各バイトは再プログラミングする第１バ
ンク７１のメモリ装置７３−７６のそれぞれに対する別
個の命令を含む。
モリ命令を形成する。この命令は消去ルーチンで用いた
ものと同様で、各バイトは再プログラミングする第１バ
ンク７１のメモリ装置７３−７６のそれぞれに対する別
個の命令を含む。
【０１８３】各バイトは個別に構成されるので、他の装
置をプログラミングしている間に１個以上の装置を読み
出しモードにすることができる。この特徴が用いられる
のは、あるメモリ装置の記憶場所が第１プログラミング
サイクルでデータを保持せず、従って追加のサイクルが
必要な場合である。
置をプログラミングしている間に１個以上の装置を読み
出しモードにすることができる。この特徴が用いられる
のは、あるメモリ装置の記憶場所が第１プログラミング
サイクルでデータを保持せず、従って追加のサイクルが
必要な場合である。
【０１８４】従って第１サイクルで正しく再プログラミ
ングされなかったメモリ装置７３−７６だけが第２の再
プログラミングコマンドを受ける。しかし最初は、フラ
ッシュメモリ命令の全てのバイトにはセットアップコマ
ンドをロードする。また４個１組のカウンタをセットし
て、４個の各メモリ装置の場所を再プログラミングする
のに必要なプログラミングサイクル回数をカウントでき
るようにする。
ングされなかったメモリ装置７３−７６だけが第２の再
プログラミングコマンドを受ける。しかし最初は、フラ
ッシュメモリ命令の全てのバイトにはセットアップコマ
ンドをロードする。また４個１組のカウンタをセットし
て、４個の各メモリ装置の場所を再プログラミングする
のに必要なプログラミングサイクル回数をカウントでき
るようにする。
【０１８５】プログラムの実行は次に段階１４６に進
み、実行中の手順が消去動作かプログラミング動作か判
断する。フラッシュメモリがプログラミングモードであ
れば、段階１４８でこのソフトウエアはＲＡＭ５６、第
２フラッシュメモリバンク７２またはシステム内のプロ
グラムを含む他の装置からプログラム命令語を取り出
し、第１フラッシュメモリバンク７１にロードする。
み、実行中の手順が消去動作かプログラミング動作か判
断する。フラッシュメモリがプログラミングモードであ
れば、段階１４８でこのソフトウエアはＲＡＭ５６、第
２フラッシュメモリバンク７２またはシステム内のプロ
グラムを含む他の装置からプログラム命令語を取り出
し、第１フラッシュメモリバンク７１にロードする。
【０１８６】命令を記憶する場所は、第２マイクロプロ
セッサ５４のレジスタ内に保持されているソースアドレ
スで示される。段階１４８で、取り出した語を第２マイ
クロプロセッサ５４のデータレジスタ内に一時的に記憶
する。
セッサ５４のレジスタ内に保持されているソースアドレ
スで示される。段階１４８で、取り出した語を第２マイ
クロプロセッサ５４のデータレジスタ内に一時的に記憶
する。
【０１８７】このプログラミングルーチンを消去ルーチ
ンの最初に実行しているのであれば、実行は段階１５０
に分岐して、第２マイクロプロセッサのこのデータレジ
スタをゼロにセットする。
ンの最初に実行しているのであれば、実行は段階１５０
に分岐して、第２マイクロプロセッサのこのデータレジ
スタをゼロにセットする。
【０１８８】前に述べたように、図６のプログラミング
ルーチンは消去ルーチンの最初にも用いられ、フラッシ
ュメモリバンクの記憶場所を全てゼロにリセットする。
ルーチンは消去ルーチンの最初にも用いられ、フラッシ
ュメモリバンクの記憶場所を全てゼロにリセットする。
【０１８９】段階１４８か１５０で記憶する命令を得た
後、段階１５２で４個１組のセットアップおよびプログ
ラムコマンドをフラッシュメモリ５５に送り、各メモリ
装置の状態を、データを受けて記憶できるようにする。
後、段階１５２で４個１組のセットアップおよびプログ
ラムコマンドをフラッシュメモリ５５に送り、各メモリ
装置の状態を、データを受けて記憶できるようにする。
【０１９０】図３のフラッシュメモリ制御８８によって
第１双方向データバッファ９０はすでに使用可能になっ
ており、プロセッサ部データバス６３は第１フラッシュ
メモリバンク７１のデータバス８２に結合している。
第１双方向データバッファ９０はすでに使用可能になっ
ており、プロセッサ部データバス６３は第１フラッシュ
メモリバンク７１のデータバス８２に結合している。
【０１９１】フラッシュメモリ命令のコマンドはこの線
路を通って並列にメモリ装置７３−７６に送られる。各
メモリ装置は、その装置用の特定のコマンドを含むフラ
ッシュメモリ命令の個別のバイトに応答する。
路を通って並列にメモリ装置７３−７６に送られる。各
メモリ装置は、その装置用の特定のコマンドを含むフラ
ッシュメモリ命令の個別のバイトに応答する。
【０１９２】ある場所を再プログラミングする最初の段
階では、これらの各バイトはプログラムセットアップコ
マンドを含んでいる。フラッシュメモリ命令を出した
後、第２マイクロプロセッサ５４はアドレスバス６４を
通して記憶場所のアドレスを送り、記憶のためのプログ
ラム命令をデータバス６３に与える。
階では、これらの各バイトはプログラムセットアップコ
マンドを含んでいる。フラッシュメモリ命令を出した
後、第２マイクロプロセッサ５４はアドレスバス６４を
通して記憶場所のアドレスを送り、記憶のためのプログ
ラム命令をデータバス６３に与える。
【０１９３】図３において、プログラミング用の制御レ
ジスタ８９に記憶されたデータにより、マルチプレクサ
８４はメモリアドレスバス８７を通して、プロセッサ部
アドレスバス６４をバンクアドレスジェネレータ８６に
直接接続する。
ジスタ８９に記憶されたデータにより、マルチプレクサ
８４はメモリアドレスバス８７を通して、プロセッサ部
アドレスバス６４をバンクアドレスジェネレータ８６に
直接接続する。
【０１９４】またフラッシュメモリ制御８８は制御信号
に応答して、再プログラミングのために選択した第１フ
ラッシュメモリバンク７１に必要なコマンドを送る。
に応答して、再プログラミングのために選択した第１フ
ラッシュメモリバンク７１に必要なコマンドを送る。
【０１９５】第１フラッシュメモリバンク７１のメモリ
装置７３−７６はプログラムセットアップコマンドに応
答して、バス８２のビットをアドレス記憶場所に記憶す
る。段階１５３では、マイクロプロセッサ５４がプログ
ラム確認コマンドを出す前に１０マイクロ秒の遅れが必
要である。
装置７３−７６はプログラムセットアップコマンドに応
答して、バス８２のビットをアドレス記憶場所に記憶す
る。段階１５３では、マイクロプロセッサ５４がプログ
ラム確認コマンドを出す前に１０マイクロ秒の遅れが必
要である。
【０１９６】この後段階１５４で、第２マイクロプロセ
ッサ５４はデータバス６３と８２および双方向バッファ
９０を通して１組のプログラム確認コマンドを出す。こ
れらのコマンドによりメモリ装置７３−７６は、現在ア
クセスした記憶場所に記憶されたばかりのプログラム命
令を装置から読み出してプロセッサ部データバス６３に
与える。
ッサ５４はデータバス６３と８２および双方向バッファ
９０を通して１組のプログラム確認コマンドを出す。こ
れらのコマンドによりメモリ装置７３−７６は、現在ア
クセスした記憶場所に記憶されたばかりのプログラム命
令を装置から読み出してプロセッサ部データバス６３に
与える。
【０１９７】一方第２マイクロプロセッサ５４は段階１
５６で６マイクロ秒遅れ、フラッシュメモリバンク７１
を確認コマンドに従わせる。
５６で６マイクロ秒遅れ、フラッシュメモリバンク７１
を確認コマンドに従わせる。
【０１９８】この遅れ期間の最後に、段階１５８で第２
マイクロプロセッサ５４はデータを読み出し、段階１６
０で、第１フラッシュメモリバンク７１から読み出した
データと段階１５２で記憶場所をプログラムするのに用
いたデータとを比較する。
マイクロプロセッサ５４はデータを読み出し、段階１６
０で、第１フラッシュメモリバンク７１から読み出した
データと段階１５２で記憶場所をプログラムするのに用
いたデータとを比較する。
【０１９９】比較した結果これらの語が同じである、つ
まりフラッシュメモリを正しくプログラムしたと仮定す
ると、プログラムの実行は段階１６２に分岐し、プログ
ラム命令を第１メモリバンク７１に記憶し終ったかどう
か判断する。
まりフラッシュメモリを正しくプログラムしたと仮定す
ると、プログラムの実行は段階１６２に分岐し、プログ
ラム命令を第１メモリバンク７１に記憶し終ったかどう
か判断する。
【０２００】記憶する命令がまだ残っている場合は、第
１フラッシュメモリバンク７１内の記憶場所とプログラ
ミングデータのソースの記憶場所とを示す１対のアドレ
スレジスタを、段階１６４で共に増分する。
１フラッシュメモリバンク７１内の記憶場所とプログラ
ミングデータのソースの記憶場所とを示す１対のアドレ
スレジスタを、段階１６４で共に増分する。
【０２０１】命令をフラッシュメモリ５５のバンク７１
か７２の一方にだけ書き込んでいる間に、命令の行き先
アドレスを８ビット増分し、これにより他のメモリバン
クの記憶場所をバイパスする。
か７２の一方にだけ書き込んでいる間に、命令の行き先
アドレスを８ビット増分し、これにより他のメモリバン
クの記憶場所をバイパスする。
【０２０２】次にプログラムの実行は段階１４４に戻
り、フラッシュメモリ５５内の次の記憶場所をプログラ
ムする。しかし第１フラッシュメモリバンク７１の最後
の場所のプログラムが終ると、ソフトウエアルーチンは
呼び出した元のプログラムに戻る。
り、フラッシュメモリ５５内の次の記憶場所をプログラ
ムする。しかし第１フラッシュメモリバンク７１の最後
の場所のプログラムが終ると、ソフトウエアルーチンは
呼び出した元のプログラムに戻る。
【０２０３】段階１６０で、フラッシュメモリ５５内の
現在アクセスした記憶場所を正しくプログラムしていな
いと第２マイクロプロセッサ５４が判断すると、フラッ
シュメモリのプログラミングルーチンの実行は図６の段
階１７０に分岐する。
現在アクセスした記憶場所を正しくプログラムしていな
いと第２マイクロプロセッサ５４が判断すると、フラッ
シュメモリのプログラミングルーチンの実行は図６の段
階１７０に分岐する。
【０２０４】このプログラムの分岐では、記憶場所から
読み出した語の各バイトを検査して、プログラムに失敗
したのは並列のメモリ装置７３−７６のどれか判断す
る。このルーチンのこの部分の初めに、バイトポインタ
を初期化する。
読み出した語の各バイトを検査して、プログラムに失敗
したのは並列のメモリ装置７３−７６のどれか判断す
る。このルーチンのこの部分の初めに、バイトポインタ
を初期化する。
【０２０５】このポインタが指定する対応するバイト
は、フラッシュメモリ５５から読み出した語と段階１５
２で記憶したばかりの命令語から得る。
は、フラッシュメモリ５５から読み出した語と段階１５
２で記憶したばかりの命令語から得る。
【０２０６】次に段階１７４で、第２マイクロプロセッ
サ５４はこれらのバイトを比較して、等しいかどうかを
判断する。等しければ、対応するメモリ装置は正しくプ
ログラムされていることを示す。この場合はプログラム
の実行は段階１７５に分岐し、比較したデータを含むメ
モリ装置のフラッシュメモリ命令のバイトに、読み出し
モードコマンドをロードする。
サ５４はこれらのバイトを比較して、等しいかどうかを
判断する。等しければ、対応するメモリ装置は正しくプ
ログラムされていることを示す。この場合はプログラム
の実行は段階１７５に分岐し、比較したデータを含むメ
モリ装置のフラッシュメモリ命令のバイトに、読み出し
モードコマンドをロードする。
【０２０７】この場合、対応するメモリ装置７３−７６
は正しくプログラムされているので、１個以上の他の並
列のメモリ装置を再プログラミングする際に重ねて不必
要な再プログラミングサイクルを行わないようにするた
め、読み出しモードにしなければならない。フラッシュ
メモリ命令は、第２マイクロプロセッサ５４のレジスタ
に一時的に記憶する。
は正しくプログラムされているので、１個以上の他の並
列のメモリ装置を再プログラミングする際に重ねて不必
要な再プログラミングサイクルを行わないようにするた
め、読み出しモードにしなければならない。フラッシュ
メモリ命令は、第２マイクロプロセッサ５４のレジスタ
に一時的に記憶する。
【０２０８】段階１７４で比較したバイトが等しくない
場合は、関連するメモリ装置７３、７４、７５、７６の
プログラミングが正しく行われなかったことを示すの
で、段階１７６を実行する。この段階では、プログラム
に失敗した関連するメモリ装置を再プログラミングに指
定し、そのメモリ装置のフラッシュメモリ命令のバイト
にセットアップコマンドをロードする。
場合は、関連するメモリ装置７３、７４、７５、７６の
プログラミングが正しく行われなかったことを示すの
で、段階１７６を実行する。この段階では、プログラム
に失敗した関連するメモリ装置を再プログラミングに指
定し、そのメモリ装置のフラッシュメモリ命令のバイト
にセットアップコマンドをロードする。
【０２０９】段階１７８でそのメモリ装置のプログラム
カウンタを増分し、段階１８０でチェックして、この記
憶場所を２５回プログラムしてなお失敗したかどうか判
断する。もしそうであれば、段階１８２でユーザに信号
を送り、このメモリ装置は不良であることを知らせてか
らプログラムの実行を停止する。
カウンタを増分し、段階１８０でチェックして、この記
憶場所を２５回プログラムしてなお失敗したかどうか判
断する。もしそうであれば、段階１８２でユーザに信号
を送り、このメモリ装置は不良であることを知らせてか
らプログラムの実行を停止する。
【０２１０】この記憶場所で再プログラミングを行った
回数が２５回未満であれば、段階１８４で第２マイクロ
プロセッサ５４はバイトポインタをチェックし、データ
語のバイトを全てチェックしたかどうか判断する。もし
未チェックのものが残っていれば、段階１８６でバイト
ポインタを増分し、段階１７２に戻って別のバイトをチ
ェックする。
回数が２５回未満であれば、段階１８４で第２マイクロ
プロセッサ５４はバイトポインタをチェックし、データ
語のバイトを全てチェックしたかどうか判断する。もし
未チェックのものが残っていれば、段階１８６でバイト
ポインタを増分し、段階１７２に戻って別のバイトをチ
ェックする。
【０２１１】メモリ装置７３−７６からの４バイトをチ
ェックした結果プログラミングが完了していれば、プロ
グラムの実行は段階１８４から段階１５２に戻る。前回
の命令データを再びメモリバンク７１に代えて、前回の
サイクルで正しくプログラムされなかったメモリ装置を
プログラムする。
ェックした結果プログラミングが完了していれば、プロ
グラムの実行は段階１８４から段階１５２に戻る。前回
の命令データを再びメモリバンク７１に代えて、前回の
サイクルで正しくプログラムされなかったメモリ装置を
プログラムする。
【０２１２】しかし前回命令を記憶できなかったメモリ
装置だけをプログラムモードにし、その他は読み出しモ
ードにする。
装置だけをプログラムモードにし、その他は読み出しモ
ードにする。
【０２１３】第２マイクロプロセッサ５４は図６に示す
フラッシュメモリプログラミングルーチンの各段階を循
環して、段階１８０で装置のどれかが不良であると分か
るまで、または段階１６２で最後の命令を正しく記憶し
たことが分かるまで続ける。
フラッシュメモリプログラミングルーチンの各段階を循
環して、段階１８０で装置のどれかが不良であると分か
るまで、または段階１６２で最後の命令を正しく記憶し
たことが分かるまで続ける。
【０２１４】消去および再プログラミングの本技術は、
フラッシュメモリに従来用いられた技術より優れた、い
くつかの利点がある。ここに説明した手順は多くの消去
および再プログラミング動作を並列に実行するので、メ
モリ装置が持つ最高の速さで手順を実行する。
フラッシュメモリに従来用いられた技術より優れた、い
くつかの利点がある。ここに説明した手順は多くの消去
および再プログラミング動作を並列に実行するので、メ
モリ装置が持つ最高の速さで手順を実行する。
【０２１５】しかし、消去またはプログラミングが失敗
したことが分かった場合は、問題の装置の動作が良くな
ったことが分かるまで、この装置だけを重ねて消去しま
たはプログラミングする。
したことが分かった場合は、問題の装置の動作が良くな
ったことが分かるまで、この装置だけを重ねて消去しま
たはプログラミングする。
【０２１６】このため正しく機能した装置に、不必要な
消去およびプログラミングサイクルを重ねて行わなくな
る。従って本技術によれば、正しく機能した装置を損傷
することはない。
消去およびプログラミングサイクルを重ねて行わなくな
る。従って本技術によれば、正しく機能した装置を損傷
することはない。
【図面の簡単な説明】
【図１】プログラマブルコントローラの絵画図である。
【図２】本発明のフラッシュメモリを用いる、図１のシ
ステムコントローラの略図である。
ステムコントローラの略図である。
【図３】フラッシュメモリの略図である。
【図４】フラッシュメモリの各バンクの記憶場所の記憶
地図である。
地図である。
【図５】フラッシュメモリを消去するソフトウエアルー
チンのフローチャートである。
チンのフローチャートである。
【図６】フラッシュメモリをプログラミングするソフト
ウエアルーチンのフローチャートである。
ウエアルーチンのフローチャートである。
【符号の説明】 １０ プログラマブルコントローラ １１ バックプレーン １２ ラック １４ 電源モジュール １５ Ｉ／Ｏデータリンク １６ システムコントローラ １７ リモートＩ／Ｏラック １８ プロセッサモジュール １９ ローカルＩ／Ｏモジュール ２０ リモートＩ／Ｏスキャナモジュール ２１ バックプレーン制御バス ２２ バックプレーンデータバス ２３ バックプレーンアドレスバス ２４ プログラムターミナル ２５ ゲーブル ２６ アダプタモジュール ２８ ローカルエリアネットワーク ３０ バックプレーンインターフェース部 ３１ プロセッサ部 ３２ 通信部 ３３ 通信部制御バス ３４ 通信部データバス ３５ 通信部アドレスバス ３６ 第１マイクロプロセッサ ３７ 通信部アドレスデコード回路 ３８ リードオンリーメモリ（ＲＯＭ） ３９ ランダムアクセスメモリ（ＲＡＭ） ４０ 通信部調停回路 ４１ 直接メモリアクセス（ＤＭＡ） ４２ カウンタ／タイマ回路（ＣＴＣ） ４３ 入出力装置（ＵＡＲＴ） ４４ 入出力コントローラ（ＳＩＯ） ４５，４６，４７ 入ラインドライバ ５０，５１ 信号ゲート ５２ バス間制御回路 ５３ 制御部調停回路 ５４ 第２マイクロプロセッサ ５５ フラッシュメモリ ５６ システムコントローラの主ＲＡＭ ５７ プロセッサ部アドレスデコーダ ５８ 割り込みプロセッサ ５９ データ伝送応答およびバスエラー（ＤＴＡＣＫ／
ＢＥＲＲ） ６０ クロック回路 ６１ 命令バス ６２ プロセッサ部制御バス ６３ プロセッサ部データバス ６４ プロセッサ部アドレスバス ６５，６６ 信号ゲート ６７ マスターモード制御回路 ６８ スレーブモード制御回路 ６９ バックプレーン調停回路 ７１ 第１フラッシュメモリバンク ７２ 第２フラッシュメモリバンク ７３−８０ メモリ装置 ８１ バンクアドレスバス ８１Ｈ 上位バンクアドレスバス ８１Ｌ′，８１Ｌ″ 下位バンクアドレスバス ８２，８３ 内部データバス ８４ マルチプレクサ ８５ シフトしたメモリアドレスバス ８６ バンクアドレスジェネレータ ８７ メモリアドレスバス ８８ フラッシュメモリ制御 ８９ 制御レジスタ ９０，９１ データバッファ ９２，９３ バッファ ９４，９６ 主記憶部 ９５，９７ 再プログラミング命令部 ９８ 制御バス線
ＢＥＲＲ） ６０ クロック回路 ６１ 命令バス ６２ プロセッサ部制御バス ６３ プロセッサ部データバス ６４ プロセッサ部アドレスバス ６５，６６ 信号ゲート ６７ マスターモード制御回路 ６８ スレーブモード制御回路 ６９ バックプレーン調停回路 ７１ 第１フラッシュメモリバンク ７２ 第２フラッシュメモリバンク ７３−８０ メモリ装置 ８１ バンクアドレスバス ８１Ｈ 上位バンクアドレスバス ８１Ｌ′，８１Ｌ″ 下位バンクアドレスバス ８２，８３ 内部データバス ８４ マルチプレクサ ８５ シフトしたメモリアドレスバス ８６ バンクアドレスジェネレータ ８７ メモリアドレスバス ８８ フラッシュメモリ制御 ８９ 制御レジスタ ９０，９１ データバッファ ９２，９３ バッファ ９４，９６ 主記憶部 ９５，９７ 再プログラミング命令部 ９８ 制御バス線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アレックス ディー．グリーン アメリカ合衆国オハイオ州クリーブランド ハイツ，シャノン ロード 3636
Claims (19)
- 【請求項１】デジタルデータ語を記憶するメモリ回路で
あって、 記憶場所のアドレスを受ける第１手段と、 前記メモリ回路にアクセスを要求する制御信号を受ける
第２手段と、 外部装置とデータを交換する手段と、 一連の記憶場所を備え、前記データを交換する手段に結
合される第１および第２メモリバンクと、 前記第１および第２メモリバンクに接続されるアドレス
バスと、 前記第１および第２メモリバンクを制御する手段であっ
て、前記制御手段は前記第１および第２受信手段からそ
れぞれ受けたアドレスとアクセス要求に応答して前記メ
モリバンク内の一方の記憶場所からデータを読み出し、
次に前記メモリ回路へのその後のアクセス要求に応答し
て前記アドレスバスにアドレスを発生し、前記第１よび
第２メモリバンクの記憶場所から交互にデータを読み出
す第１モードを持ち、また前記制御手段は前記メモリ回
路へのアドレスとアクセス要求に応答して、前記第１お
よび第２メモリバンクの一方だけを使用可能にし、次に
前記アドレスバスにアドレスを発生して、前記一方のバ
ンクの記憶場所から順次情報を読み出す第２モードを持
つ制御手段とを含むメモリ回路。 - 【請求項２】前記第１および第２メモリバンクはそれぞ
れ並列接続の複数の集積回路メモリ装置で形成され、各
装置はデジタルデータ語の異なるビット群を記憶する、
請求項１に記載のメモリ回路。 - 【請求項３】前記データを交換する手段は、前記第１お
よび第２メモリバンクにそれぞれ接続される第１および
第２データバッファを含み、各データバッファは前記制
御手段からの別個の制御信号によって使用可能になり、 前記制御手段は前記第１モードでアクセス要求に応答し
て、記憶すデータを読み出すように両メモリバンクを同
時に使用可能にするが、前記第１および第２データバッ
ファの一方だけを使用可能にする請求項１に記載のメモ
リ回路。 - 【請求項４】デジタルデータの複合ビット語を記憶する
メモリ回路であって、 前記メモリ回路にアクセスを要求する制御信号を受ける
第１手段と、 それぞれ一連の記憶場所を備える第１および第２メモリ
バンクと、 前記第１および第２メモリバンクに接続されるアドレス
バスと、 複数の２進ビットから成る記憶場所アドレスを受けて、
第１アドレス値と、前記第１アドレス値の実質的に半分
に等しい第２アドレス値とを与える第２受信手段と、 前記第２受信手段に結合されるアドレスジェネレータで
あって、一連の出力アドレスの最初のアドレスを示す第
２アドレス値に応答して前記一連の出力アドレスを生成
し、前記メモリが受ける制御信号によって使用可能にな
ったときに前記出力アドレスを前記アドレスバスに与
え、さもなければ前記アドレスジェネレータが前記第１
アレス値を前記アドレスバスに与える、アドレスジェネ
レータと、 前記アドレスジェネレータと前記第１および第２メモリ
バンクを制御する手段であって、第１モードでは前記制
御手段は前記メモリ回路へのアクセス要求に応答して前
記第１および第２メモリバンクから記憶したデータを交
互に読み出し、第２モードでは前記制御手段は前記メモ
リ回路への各アクセス要求に応答して前記第１および第
２メモリバンクの同じ一方を使用可能にする制御手段と
を含むメモリ回路。 - 【請求項５】前記各第１および第２メモリバンクはそれ
ぞれ並列接続の多数の集積回路メモリ装置で形成され、
各装置はデジタルデータ語の異なるビット群を記憶す
る、請求項４に記載のメモリ回路。 - 【請求項６】前記第２受信手段は前記記憶場所アドレス
を各メモリバンク内の装置数で割って第１アドレス値を
与え、前記記憶場所アドレスを各メモリバンク内の装置
数の２倍で割って第２アドレス値を与える、請求項５に
記載のメモリ回路。 - 【請求項７】入出力データバスと、 前記制御手段からの別個の制御信号によって各データパ
ッファが使用可能になったとき、前記第１および第２バ
ンクを前記入出力データバスにそれぞれ結合する第１よ
び第２デーたバッファとを更に含む、請求項４に記載の
メモリ回路。 - 【請求項８】前記第１モードの前記制御手段はアクセス
要求に応答して、記憶したデータを読み出すために前記
第１および第２メモリバンクを同時に使用可能可能にす
るが、前記第１および第２データバッファの一方だけを
使用可能にする、請求項７に記載のメモリ回路。 - 【請求項９】メモリ回路を消去する方法であって、 前記メモリ回路は並列結合の複数のメモリ装置の第１バ
ンクを含んで１組の記憶場所を形成し、各メモリ装置は
消去コマンドに応答して前記装置の複数のデータ記憶領
域を消去するものであり、 （ａ） 前記第１バンクの全てのメモリ装置に消去信号
を出す段階と、 （ｂ） 次に前記各記憶場所の内容を順次読み出して、
前記記憶場所の全てのビットが消去されたかどうか判断
する段階と、 （ｃ） ある記憶場所が消去されていないビットを含む
ことが分かったときは、消去されていないビットに関連
する記憶装置だけに更に消去コマンドを送り、次に前記
記憶場所の前記内容を読み出して、今度は全てのビット
が消去されたかどうか判断する段階と、を含む。 - 【請求項１０】各記憶場所の前記内容を逐次読み出す前
記段階は、前記バンクの全てのメモリ装置からデータを
同時に読み出す、請求項９に記載の方法。 - 【請求項１１】全ての記憶場所が消去されたと判断した
後、 （ｄ） データを記憶するために全てのメモリ装置を同
時に書き込み状態にする段階と、 （ｅ） 所定の記憶場所のアドレスとデータ語を前記メ
モリ装置に送る段階と、 （ｆ） 前記所定の記憶場所の前記内容を読み出す段階
と、 （ｇ） 前記所定の記憶場所から読み出した前記内容と
送った前記データ語とを比較して、前記データ語が正し
く記憶されたかどうか判断する段階と、 （ｈ） 前記比較段階の結果前記データ語を正しく記憶
しなかったことが分かったときは、前記データ語のビッ
トを正しく記憶しなかったメモリ装置だけを書き込み状
態にして、前記データ語を再び前記メモリ回路に送る段
階と、を更に含む、請求項９に記載の方法。 - 【請求項１２】前記所定の記憶場所の前記内容を読み出
す前記段階は、全てのメモリ装置からデータを同時に読
み出す、請求項１１に記載の方法。 - 【請求項１３】段階（ｈ）の後で段階（ｆ）に戻り、前
記データを今度は正しく記憶したかどうか確認すること
を更に含む、請求項１１に記載の方法。 - 【請求項１４】段階（ｇ）で前記データ語を正しく記憶
したと判断した後で段階（ｄ）に戻り、異なる記憶場所
に別のデータ語を記憶することを更に含む、請求項１１
に記載の方法。 - 【請求項１５】前記メモリ回路が並列結合の複数のメモ
リ装置の第２バンクを含んで１組の記憶場所を形成し、
各記憶装置は消去コマンドに応答して前記装置内の複数
のデータ記憶領域を消去し、前記メモリ回路内のデータ
の消去と記憶を制御するプログラムの別の複写を各バン
クに記憶し、一方のバンクで消去または記憶動作を実行
中に他方のバンクからプログラムを読み出す、請求項１
１に記載の方法。 - 【請求項１６】並列結合の複数のメモリ装置の１バンク
を含むメモリ回路を再プログラミングする方法であっ
て、 （ａ） データを記憶するために全てのメモリ装置を同
時に書き込み状態にする段階と、 （ｂ） 所定の記憶場所のアドレスとデータ語を前記メ
モリ装置に送る段階と、 （ｃ） 前記所定の記憶場所の前記内容を読み出す段階
と、 （ｄ） 前記所定の記憶場所から読み出した前記内容と
送った前記データ語とを比較して、前記データ語を正し
く記憶したかどうか判断する段階と、 （ｅ） 前記比較段階の結果前記データ語を正しく記憶
しなかったことが分かったときは、前記データ語の部分
を正しく記憶しなかったメモリ装置だけを書き込み状態
にして、前記データ語を再び前記メモリ回路に送る段階
と、を含む。 - 【請求項１７】段階（ｅ）の後で段階（ｃ）に戻り、前
記データを今度は正しく記憶したかどうか確認すること
を更に含む、請求項１６に記載の方法。 - 【請求項１８】段階（ｄ）が前記データ語を正しく記憶
したと判断した後で段階（ａ）に戻り、異なる記憶場所
に別のデータ語を記憶することを更に含む、請求項１６
に記載の方法。 - 【請求項１９】前記所定の記憶場所の前記内容を読み出
す前記段階は、全てのメモリ装置からデータを同時に読
み出す、請求項１６に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/790,833 US5263003A (en) | 1991-11-12 | 1991-11-12 | Flash memory circuit and method of operation |
| US790833 | 1991-11-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06202942A true JPH06202942A (ja) | 1994-07-22 |
Family
ID=25151865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4349672A Pending JPH06202942A (ja) | 1991-11-12 | 1992-11-12 | フラッシュメモリ回路と操作方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5263003A (ja) |
| EP (1) | EP0542205B1 (ja) |
| JP (1) | JPH06202942A (ja) |
| DE (1) | DE69226606T2 (ja) |
Cited By (11)
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