JPH03219497A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPH03219497A JPH03219497A JP2012594A JP1259490A JPH03219497A JP H03219497 A JPH03219497 A JP H03219497A JP 2012594 A JP2012594 A JP 2012594A JP 1259490 A JP1259490 A JP 1259490A JP H03219497 A JPH03219497 A JP H03219497A
- Authority
- JP
- Japan
- Prior art keywords
- rom
- memory
- read data
- output
- access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＲＯＭによって構成されるメモリ装置に関り
、とくにパイプライン制御機能を有するＣＰＵに接続し
て動作速度を高速化するメモリ装置に関する。
、とくにパイプライン制御機能を有するＣＰＵに接続し
て動作速度を高速化するメモリ装置に関する。
ＣＰＵの高速化に伴い、これに接続されるメモリ装置も
高速動作が要求されている。これに対してＲＯＭはコス
１〜及び集積度で有利であるが、アクセス動作を開始し
てからデータを出力するまでの時間（以下アクセス時間
と称す）が他のメモリに比べて長く、ＣＰＵの高速化に
対応できなくなっている。
高速動作が要求されている。これに対してＲＯＭはコス
１〜及び集積度で有利であるが、アクセス動作を開始し
てからデータを出力するまでの時間（以下アクセス時間
と称す）が他のメモリに比べて長く、ＣＰＵの高速化に
対応できなくなっている。
この問題を解決する方式として広く用いられているもの
にパイプライン制御がある。この場合ＣＰＵはアクセス
動作を行う前にメモリのアクセス動作に関する情報を先
行出力する。このためメモリ装置はこの情報を受は取っ
た時点でアクセス動作を開始することができ、アクセス
時間をこの先行出力した分だけ長くすることができる。
にパイプライン制御がある。この場合ＣＰＵはアクセス
動作を行う前にメモリのアクセス動作に関する情報を先
行出力する。このためメモリ装置はこの情報を受は取っ
た時点でアクセス動作を開始することができ、アクセス
時間をこの先行出力した分だけ長くすることができる。
しかしパイプライン制御では、アクセス動作が連続する
とアクセス動作の最小くり返し時間（以下サイクル時間
と称す）がアクセス時間よりも短くなるという現象がお
こる。
とアクセス動作の最小くり返し時間（以下サイクル時間
と称す）がアクセス時間よりも短くなるという現象がお
こる。
メモリ集積回路はアクセス動作を終了する前に次のアク
セス動作を開始することができないためアクセス時間≦
サイクル時間とする。このためパイプライン制御を行う
ＣＰＵに接続しても、メモリ集積回路のアクセス時間は
ＣＰＵのサイクル時間より長くすることができない。
セス動作を開始することができないためアクセス時間≦
サイクル時間とする。このためパイプライン制御を行う
ＣＰＵに接続しても、メモリ集積回路のアクセス時間は
ＣＰＵのサイクル時間より長くすることができない。
この問題を解決するため、メモリ集積回路から見たサイ
クル時間をＣＰＵのサイクル時間より長くさせる手法と
してインターリーブ制御方式が提案されている。（公知
例：１９８５年度版８０２８６ハードウエアリフアレン
スマニユアル）この方式では、メモリ装置を複数のメモ
リバンクによって構成し、アクセス動作が連続する場合
は各メモリバンクに対して交互にアクセスするようにメ
モリバンクを割り当てる。この結果メモリバンクから見
たサイクル時間はＣＰＵのサイクル時間よりも増加させ
ることができ、メモリから見たアクセス時間をＣＰＵの
サイクル時間よりも長くすることができる。
クル時間をＣＰＵのサイクル時間より長くさせる手法と
してインターリーブ制御方式が提案されている。（公知
例：１９８５年度版８０２８６ハードウエアリフアレン
スマニユアル）この方式では、メモリ装置を複数のメモ
リバンクによって構成し、アクセス動作が連続する場合
は各メモリバンクに対して交互にアクセスするようにメ
モリバンクを割り当てる。この結果メモリバンクから見
たサイクル時間はＣＰＵのサイクル時間よりも増加させ
ることができ、メモリから見たアクセス時間をＣＰＵの
サイクル時間よりも長くすることができる。
インターリーブ制御方式では、メモリ集積回路から見た
サイクル時間を見かけ上ＣＰＵのサイクル時間よりも長
くすることにより、パイプライン制御においてアクセス
時間〉サイクル時間となってもメモリ集積回路を動作さ
せることができる。
サイクル時間を見かけ上ＣＰＵのサイクル時間よりも長
くすることにより、パイプライン制御においてアクセス
時間〉サイクル時間となってもメモリ集積回路を動作さ
せることができる。
しかしインターリーブ制御方式ではメモリ装置を複数の
メモリバンクによって構成する必要があり、メモリ集積
回路を制御する制御回路もメモリバンクの数だけ必要に
なる。この結果メモリ装置の規模が大きくなり、小規模
のメモリ装置に対する適用が困難である。
メモリバンクによって構成する必要があり、メモリ集積
回路を制御する制御回路もメモリバンクの数だけ必要に
なる。この結果メモリ装置の規模が大きくなり、小規模
のメモリ装置に対する適用が困難である。
本発明の目的は、見かけ上アクセス時間〉サイクル時間
でＲＯＭ装置を動作させることにより、パイプライン制
御を行うＣＰＵに直接接続可能で制御回路を簡略化でき
るメモリ装置を実現するこ３ とにある。
でＲＯＭ装置を動作させることにより、パイプライン制
御を行うＣＰＵに直接接続可能で制御回路を簡略化でき
るメモリ装置を実現するこ３ とにある。
本発明は、上記課題を解決するためにＲＯＭ部と前記Ｒ
ＯＭ部からのリードデータを出力する出力バッファを有
するＲＯＭ装置において、ＲＯＭ部と出力バッファの間
にリードデータ保持手段を設け、リード動作中にＲＯＭ
部から出力されるリードデータをリードデータ保持手段
によって保持した後に出力バッファで外部に出力させる
と共に、ＲＯＭ部は次のアクセス動作を行うことによっ
て実現する。
ＯＭ部からのリードデータを出力する出力バッファを有
するＲＯＭ装置において、ＲＯＭ部と出力バッファの間
にリードデータ保持手段を設け、リード動作中にＲＯＭ
部から出力されるリードデータをリードデータ保持手段
によって保持した後に出力バッファで外部に出力させる
と共に、ＲＯＭ部は次のアクセス動作を行うことによっ
て実現する。
ＲＯＭ装置のアクセス時間は、ＲＯＭ部のアクセス時間
とリードデータ保持手段の遅延時間および出力バッファ
の遅延時間の総和であるため、ＲＯＭ部のアクセス時間
はＲＯＭ装置のアクセス時間よりも短くなる。このため
ＲＯＭ部と出力バッファの間にリードデータ保持手段を
設け、ＲＯＭ部から出力されるリードデータを保持して
外部に出力すればＲＯＭ部は次のリード動作を開始する
− ことができ、ＲＯＭ部はＲＯＭ装置がリードデータを出
力する前に次のリード動作が行えることとなる。
とリードデータ保持手段の遅延時間および出力バッファ
の遅延時間の総和であるため、ＲＯＭ部のアクセス時間
はＲＯＭ装置のアクセス時間よりも短くなる。このため
ＲＯＭ部と出力バッファの間にリードデータ保持手段を
設け、ＲＯＭ部から出力されるリードデータを保持して
外部に出力すればＲＯＭ部は次のリード動作を開始する
− ことができ、ＲＯＭ部はＲＯＭ装置がリードデータを出
力する前に次のリード動作が行えることとなる。
この結果、ＲＯＭ装置のサイクル時間は見かけ上ＲＯＭ
部のサイクル時間となりＲＯＭ装置のアクセス時間より
短くなる。
部のサイクル時間となりＲＯＭ装置のアクセス時間より
短くなる。
これによってＲＯＭ装置はパイプライン制御を行うＣＰ
Ｕに直接接続することが可能となる。
Ｕに直接接続することが可能となる。
次に本発明を図面を用いて詳しく説明する。
第１図は本発明の一実施例を示すブロック図である。図
中１はＣＰＵ、２はメモリ制御回路、３はＲＯＭ装置、
４はＲＯＭ部、５はデータラッチ、６は出力バッファで
ある。
中１はＣＰＵ、２はメモリ制御回路、３はＲＯＭ装置、
４はＲＯＭ部、５はデータラッチ、６は出力バッファで
ある。
ＣＡはＣＰＵ１のアドレス信号、ＣＤはＣＰＵ１のデー
タ信号、ＭＲ８はＣＰＵＩのメモリリード動作開始信号
であり、これらの信号はＣＰＵＩより出力される。
タ信号、ＭＲ８はＣＰＵＩのメモリリード動作開始信号
であり、これらの信号はＣＰＵＩより出力される。
ＯＥはＲＯＭ装置３のリードデータ出力制御信号、ＤＬ
Ｅはリードデータラツチ制御信号でありメモリ制御回路
２より出力される。
Ｅはリードデータラツチ制御信号でありメモリ制御回路
２より出力される。
ＭＤＯはＲＯＭ部４のリードデータ信号、ＬＭＤＯはラ
ッチされたリードデータ信号であり、これらの信号はＲ
ＯＭ装置３の内部データ信号である。
ッチされたリードデータ信号であり、これらの信号はＲ
ＯＭ装置３の内部データ信号である。
ＣＰＵＩは、メモリリート動作を行うとＣＡ。
ＭＲ８を駆動してメモリアクセスであることを通知しＣ
Ｄを介してデータの読込みを行う。
Ｄを介してデータの読込みを行う。
メモリ制御回路２は、ＭＲ８によってメモリアクセス動
作を検出し、ＯＥ、ＤＬＥを駆動してＲＯＭ装置３を動
作させる。
作を検出し、ＯＥ、ＤＬＥを駆動してＲＯＭ装置３を動
作させる。
ＲＯＭ装置３は、ＲＯＭ部４．データラッチ５゜出力バ
ッファ６により構成される。メモリ回路のリードデータ
はＭＤＯに出力され、ＭＤＯはデータラッチ５を介して
ＬＭＤＯに接続される。またデータラッチ５の入力端子
りはＤ Ｌ Ｅに接続される。さらにＬＭＤＯは出力バ
ッファ６を介してＣＤに出力される。またアドレス情報
はＭＡより入力され、ＲＯＭ部４はＭＡより入力される
アドレス情報に基づいてリード動作を行う。データラッ
チ５は、ＬＥがＬＬ Ｉ ＩＩとなると入力端子りのデ
ータをそのまま出力端子Ｑに出力し、ＬＥがＩＩ ＯＩ
Ｉとなるとその直前の入力端子りのデータを出力端子Ｑ
に保持する。
ッファ６により構成される。メモリ回路のリードデータ
はＭＤＯに出力され、ＭＤＯはデータラッチ５を介して
ＬＭＤＯに接続される。またデータラッチ５の入力端子
りはＤ Ｌ Ｅに接続される。さらにＬＭＤＯは出力バ
ッファ６を介してＣＤに出力される。またアドレス情報
はＭＡより入力され、ＲＯＭ部４はＭＡより入力される
アドレス情報に基づいてリード動作を行う。データラッ
チ５は、ＬＥがＬＬ Ｉ ＩＩとなると入力端子りのデ
ータをそのまま出力端子Ｑに出力し、ＬＥがＩＩ ＯＩ
Ｉとなるとその直前の入力端子りのデータを出力端子Ｑ
に保持する。
これによって、ＤＬＥがＩＩ １”となるとＭＤＯに出
力されたリードデータがそのままＬＭＤＯに出力され、
ＤＬＥが１′０”となるとその直前の入力端子りのデー
タがＬＭＤＯに保持される。
力されたリードデータがそのままＬＭＤＯに出力され、
ＤＬＥが１′０”となるとその直前の入力端子りのデー
タがＬＭＤＯに保持される。
出力バッファ６は、入力端子ＥＮが０″′となると入力
端子Ａのデータを出力端子Ｙに出力し、入力端子ＥＮが
ＩＩ Ｉ ＩＩとなると出力端子Ｙをハイインピーダン
ス状態とする。
端子Ａのデータを出力端子Ｙに出力し、入力端子ＥＮが
ＩＩ Ｉ ＩＩとなると出力端子Ｙをハイインピーダン
ス状態とする。
これによってＯＥが１１０”となるとＬＭＤＯのデータ
がＣＤに出力され、ＯＥが“１”となるとＬＭＤＯとＣ
Ｄが切り離される。
がＣＤに出力され、ＯＥが“１”となるとＬＭＤＯとＣ
Ｄが切り離される。
第２図は本発明の動作を示すタイミング図である。図中
、Ｔ ｉ （１）、 Ｔ ｉ （２）はＣＰＵＩがメモ
リアクセス動作を行っていないアイドルサイクル、Ｔ
ｓ （１）、 Ｔ ｓ （２）はＣＰＵＩがアクセス動
作の開始を外部に通知するステータスサイクル、７ Ｔ ｃ （１）、 Ｔ ｃ （２）がアクセス動作を継
続するコマンドサイクルである。
、Ｔ ｉ （１）、 Ｔ ｉ （２）はＣＰＵＩがメモ
リアクセス動作を行っていないアイドルサイクル、Ｔ
ｓ （１）、 Ｔ ｓ （２）はＣＰＵＩがアクセス動
作の開始を外部に通知するステータスサイクル、７ Ｔ ｃ （１）、 Ｔ ｃ （２）がアクセス動作を継
続するコマンドサイクルである。
パイプライン制御によって、ＣＰＵＩはステータスサイ
クルの１つ前のサイクルからＣＡにアドレス情報を先行
出力する。このためＴｓ（１）とＴｃ（１）からなるア
クセス動作ではＴ；（１）の初めからアドレス情報Ａ１
が出力され、ＲＯＭ部４に供給される。
クルの１つ前のサイクルからＣＡにアドレス情報を先行
出力する。このためＴｓ（１）とＴｃ（１）からなるア
クセス動作ではＴ；（１）の初めからアドレス情報Ａ１
が出力され、ＲＯＭ部４に供給される。
ＲＯＭ部４は、アドレス情報Ａ１が供給された時点でア
ドレス情報Ａ１に対するリード動作を行いリード動作Ｒ
ＤＩをＭＤＯに出力する。ＲＯＭ装Ｗ３のアクセス時間
ＴａｃはＲＯＭ部４のアクセス時間Ｔａｃ’ と出力バ
ッファ６の遅延時間Ｔｏｅの総和であり、ＴａｃはＴａ
ｃ’より短くなる。このためメモリ制御部２はリードデ
ータＲＤＩがＭＤＯ上に確定した時点からＴｃ（１）の
終わりまでＤＬＥを１１０”としてＭＤＯに出力された
リードデータＲＤＩをデータラッチ５に保持させる。
ドレス情報Ａ１に対するリード動作を行いリード動作Ｒ
ＤＩをＭＤＯに出力する。ＲＯＭ装Ｗ３のアクセス時間
ＴａｃはＲＯＭ部４のアクセス時間Ｔａｃ’ と出力バ
ッファ６の遅延時間Ｔｏｅの総和であり、ＴａｃはＴａ
ｃ’より短くなる。このためメモリ制御部２はリードデ
ータＲＤＩがＭＤＯ上に確定した時点からＴｃ（１）の
終わりまでＤＬＥを１１０”としてＭＤＯに出力された
リードデータＲＤＩをデータラッチ５に保持させる。
またメモリ制御回路２は、ＯＥをＴｓ（１）の中８−
央からＴｃ（１）の終わりまで“０”とすることにより
ＬＭＤＯに保持されたリードデータＲＤＩをＣＤに出力
させ、ＣＰＵＩはＴｃ（１）の終わりでＣＤに出力され
たリードデータＲＤＩを読み込む。
ＬＭＤＯに保持されたリードデータＲＤＩをＣＤに出力
させ、ＣＰＵＩはＴｃ（１）の終わりでＣＤに出力され
たリードデータＲＤＩを読み込む。
このとき次のリード動作Ｔ ｓ （２）、 Ｔ ｃ （
２）のアドレス情報Ａ２が、Ｔｃ（１）の初めからＣＡ
に出力される。するとＲＯＭ部４はアドレス情報Ａ２に
対するリード動作を開始するが、このときリードデータ
ＲＤＩはデータラッチ５に保持されているためＲＯＭ装
置３のリード動作には影響を与えない。これにより、Ｒ
ＯＭ部４はＲＯＭ装置３がリード動作を行っている期間
中に次のリード動作を開始できる。
２）のアドレス情報Ａ２が、Ｔｃ（１）の初めからＣＡ
に出力される。するとＲＯＭ部４はアドレス情報Ａ２に
対するリード動作を開始するが、このときリードデータ
ＲＤＩはデータラッチ５に保持されているためＲＯＭ装
置３のリード動作には影響を与えない。これにより、Ｒ
ＯＭ部４はＲＯＭ装置３がリード動作を行っている期間
中に次のリード動作を開始できる。
このため本発明によれば、ＲＯＭ装置３のアクセス時間
ＴａｃがＣＰＵのサイクル時間Ｔｃｙより小さくても、
ＲＯＭ部４のアクセス時間Ｔａｃ’がＴｃｙよりも短け
ればリードデータをデータラッチ５に保持することがで
き、ＲＯＭ装置３は問題なく動作する。
ＴａｃがＣＰＵのサイクル時間Ｔｃｙより小さくても、
ＲＯＭ部４のアクセス時間Ｔａｃ’がＴｃｙよりも短け
ればリードデータをデータラッチ５に保持することがで
き、ＲＯＭ装置３は問題なく動作する。
この結果パイプライン制御によってＣＰＵＩのサイクル
時間がＲＯＭ装置３のアクセス時間より短くなってもＲ
ＯＭ装置３を動作させることが可能となる。
時間がＲＯＭ装置３のアクセス時間より短くなってもＲ
ＯＭ装置３を動作させることが可能となる。
本発明によれば、ＲＯＭ装置のサイクル時間をアクセス
時間より短くすることができ、パイプラインＭ御を行う
ＣＰＵに直接接続可能なＲＯＭ装置が実現できる。これ
によってインターリーブ制御方式に対しメモリ装置の最
小容量を少なくすることが可能となるとともにメモリ制
御回路も簡略化され、小規模のメモリ装置にも適用でき
る。
時間より短くすることができ、パイプラインＭ御を行う
ＣＰＵに直接接続可能なＲＯＭ装置が実現できる。これ
によってインターリーブ制御方式に対しメモリ装置の最
小容量を少なくすることが可能となるとともにメモリ制
御回路も簡略化され、小規模のメモリ装置にも適用でき
る。
第１図は本発明の一実施例を示すブロック図、第２図は
本発明の動作を示すタイミング図である。 １・・・ＣＰＵ、２・・メモリ制御回路、３・ＲＯＭ装
置、４・・・ＲＯＭ部、５・・・データラッチ、６・・
出力バッファ、７・・・入力バッファ、８・・アドレス
ラッチ、ＣＡ、ＣＤ・・・ＣＰＵＩのアドレス、データ
信号、ＭＲ８・・・ＣＰＵＩのメモリリード動作開始信
号、ＭＡ・・・メモリ回路４のアドレス信号、ＯＬＥ。 ○Ｅ・ＯＲ，Ｍ装置３の動作制御信号、ＭＤ○。
本発明の動作を示すタイミング図である。 １・・・ＣＰＵ、２・・メモリ制御回路、３・ＲＯＭ装
置、４・・・ＲＯＭ部、５・・・データラッチ、６・・
出力バッファ、７・・・入力バッファ、８・・アドレス
ラッチ、ＣＡ、ＣＤ・・・ＣＰＵＩのアドレス、データ
信号、ＭＲ８・・・ＣＰＵＩのメモリリード動作開始信
号、ＭＡ・・・メモリ回路４のアドレス信号、ＯＬＥ。 ○Ｅ・ＯＲ，Ｍ装置３の動作制御信号、ＭＤ○。
Claims (1)
- 【特許請求の範囲】 １、ＲＯＭ部と前記ＲＯＭ部からのリードデータを外部
に出力する出力バッファを有するＲＯＭ装置を制御する
ことでリード動作を行うメモリ装置において、ＲＯＭ部
と出力バッファの間に前記ＲＯＭ部からのリードデータ
を保持するリードデータ保持手段を設け、リード動作中
にＲＯＭ部から出力されたリードデータをリードデータ
保持手段に保持した後にその出力を出力バッファによつ
て外部に出力すると共に、ＲＯＭ部に対して次のアクセ
ス動作を行うことを特徴とするメモリ装置。 ２、請求項１記載のメモリ装置において、前記ＲＯＭ部
と前記リードデータ保持手段および前記出力バッファを
同一の集積回路に構成したＲＯＭ装置を有することを特
徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012594A JPH03219497A (ja) | 1990-01-24 | 1990-01-24 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012594A JPH03219497A (ja) | 1990-01-24 | 1990-01-24 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03219497A true JPH03219497A (ja) | 1991-09-26 |
Family
ID=11809676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012594A Pending JPH03219497A (ja) | 1990-01-24 | 1990-01-24 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03219497A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0239840A (ja) * | 1988-07-28 | 1990-02-08 | Daikin Ind Ltd | ふとん用ダニ駆除装置 |
-
1990
- 1990-01-24 JP JP2012594A patent/JPH03219497A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0239840A (ja) * | 1988-07-28 | 1990-02-08 | Daikin Ind Ltd | ふとん用ダニ駆除装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3532932B2 (ja) | 時間重複メモリ・アクセスを有するランダムにアクセス可能なメモリ | |
| US6360292B1 (en) | Method and system for processing pipelined memory commands | |
| JP3170146B2 (ja) | 半導体記憶装置 | |
| KR20070108331A (ko) | 반도체기억장치 | |
| JPS5847741B2 (ja) | パタ−ン発生器 | |
| JPS63175287A (ja) | 記憶装置 | |
| US6240495B1 (en) | Memory control system and memory control method | |
| US5732284A (en) | Direct memory access (DMA) controller utilizing a delayed column address strobe (CAS) signal | |
| JP3108080B2 (ja) | アクセス制御回路装置 | |
| JPH03219497A (ja) | メモリ装置 | |
| JPS6033634A (ja) | デ−タ処理装置 | |
| US6304931B1 (en) | Access limiting bus control system and method | |
| JPH0115900B2 (ja) | ||
| JPH11328961A (ja) | 電子回路装置及びインタフェース回路 | |
| JPS607529A (ja) | バツフアメモリ装置 | |
| JP3107595B2 (ja) | メモリアクセス制御装置及びメモリアクセス制御方法 | |
| JPS63129438A (ja) | メモリ制御装置 | |
| JPS5998261A (ja) | 情報処理装置 | |
| JPH03214275A (ja) | 半導体集積回路 | |
| JP2570986B2 (ja) | データ転送制御装置及び方法 | |
| JPS60189052A (ja) | メモリアクセス制御装置 | |
| JP2000099449A (ja) | Ｃｐｕデータバス用インターフェース回路およびそれを備えたメモリ制御システム | |
| JPH06266638A (ja) | 半導体記憶装置 | |
| JPH02307149A (ja) | 直接メモリアクセス制御方式 | |
| JPH06161945A (ja) | メモリデータ転送装置 |