JPS607529A - バツフアメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は例えばデータ処理装置の動作速度の異なる装置
を結合するバッファメモリ装置、特にデータの読み出し
速度を速くするようにした装置に関するものである。

従来、この種の装置として第１図に示すものがあった。

図において（１）、（２）はメモリ回路、（３）はメモ
リ回路（１）、（２）のいずれかに書き込むべきデータ
を格納するレジスタ、（４）はメモリ回路（１）、（２
）のいずれかから読み出されたデータを格納するレジス
タ、（５）。

（６）はメモリ回路（１）、（２）のアドレスを指定す
るためのデータを格納するレジスタ、（７）（８）はリ
セット機能及びキャリー信号ＣＩ。

Ｃ２を出力する機能を有するカウンタ、（９）は選択回
路、（１０）は上記メモリ回路（１）。

（２）、カウンタ（７）、（８）等を制御する制御回路
、（１１）はメモリ回路（１）、（２）のいずれかの全
アドレスにデータが書き込まれて、メモリ回路（１）、
（２）のいずれかからデータ出力が可能な場合にセット
されるフラグ、（１２）はメモリ回路（１）、　（２）
のいずれかのアドレスにデータ書き込みの余地があり、
メモリ回路（１）、（２）のいずれかにデータ入力が可
能な場合にセットされるフラグ、（１３）はメモリ回路
（１）がデータ入力モードに設定され、メモリ回路（２
）がデータ出力モードに設定される場合にセットされ、
逆にメモリ回路（１）がデータ出力モードに設定され、
メモリ回路（２）がデータ入力モードに設定される場合
にリセットされるフラグ、（１４）は入力データをレジ
スタ（３）に入力するデータ・バス、（１５）〜（１８
）はデータ・バス、（１９）は出力データを外部装置に
出力する出力バス、（２０）、（２１）は各々カウンタ
（７）、（８）の出力をレジスタ（５）。

（６）に入力するバス、（２２）、（２３）は各々カウ
ンタ（７）、（８）からキャリー信号ＣＩ。

Ｃ２を制御回路（１０）に入力する信号線、（２４）は
外部装置からのデータ出力要求信号りを入力する信号線
、（２５）は外部装置からのデータ入力要求信号Ｗを入
力する信号線、（２６）。

（２７）は各々フラグ（１１）　、（１２）の内容を制
御回路（１０）及び外部装置に入力する信号線、（２８
）はフラグ（１３）内容を制御回路（１０）に入力する
信号線である。上記メモリ回路（１）、（２）は制御回
路（１０）によってデータ出力モードとデータ入力モー
ドに交互に切換えられ、重複して同じモードに設定され
ない。また上記カウンタ（７）、バス（２０）、レジス
タ（５）及びカウンタ（８）、バス（２１）、レジスタ
（６）はそれぞれアドレス指定信号発生回路（２９）、
（３０）を構成し、これでメモリ回、路（１）、（２）
のアドレスが例えばＯ番地のアドレスから最終アドレス
まで指定される。なお、０番地から最終アドレスまで指
定したら逆にＮ番地からＯ番地に向かって指定するよう
にしてもよい。

次に以上の構成による従来のバッファメモリ装置の動作
について説明する。初期設定として、メモリ回路（１）
、（２）のアドレスを指定するデータを格納するレジス
タ（５）、（６）に０が格納され、フラグ（１１）がリ
セット、フラグ（１２）、（１３）がセットされる。フ
ラグ（１２）がセットされるので、メモリ回路（１）。

（２）はデータ入力のみが可能となり、また、フラグ（
１３）がセントされるのでメモリ回路（１）がデータ入
力モードに設定され、信号線（２５）から入力要求信号
Ｗが入力されると、入力データはレジスタ（３）に格納
されてメモリ回路（１）のＯ番地のアドレスに書き込ま
れる。この動作と並行してカウンタ（７）がカウント・
アップされるので、上記アドレスへの書き込み終了後に
レジスタ（５）にカウンタ（７）の出力が格納され次の
番地のアドレスが指定される。入力要求信号Ｗが入力さ
れる毎にこの動作が順次繰り返される。メモリ回路（１
）の最後のアドレスにデータが書き込まれてカウンタ（
７）がカウント・アンプされるとカウンタ（７）からキ
ャリー信号Ｃ１が出力され、この信号Ｃ１が信号線（２
２）を介して制御回路（１０）に入力される。この信号
Ｃ１が入力されると、データ出力可能を示すフラグ（１
１）がセットされ、またフラグ（１３）かりセントされ
る。フラグ（１３）がリセフトされるとメモリ回路（２
）がデータ入力モードに設定され、このため入力データ
は上記と同様の動作によって入力要求信号Ｗが入力され
ることによりメモリ回路（２）の各アドレスに順次書き
込まれる。次に、出力要求信号りが信号線（２４）から
入力されると、メモリ回路（１）のレジスタ（５）の出
力で指定される所定のアドレスのデータは選択回路（９
）によって選択され、レジスタ（４）に格納されて出力
される。このときカウンタ（７）がカウント・アップさ
れ、このデータがレジスタ（５）に格納されて次の番地
のアドレスが指定される。出力要求信号りが入力される
毎にこの動作が繰り返される。メモリ回路（１）の全ア
ドレスのデータの読み出し終了後、カウンタ（７）から
キャリー信号Ｃ１が出力された場合において、メモリ回
路（２）の全アドレスにデータが書き込まれてカウンタ
（８）からもキャリー信号Ｃ２が出力された時点でフラ
グ（１３）がセットされる。

これによりメモリ回路（１）がデータ入力モードに設定
されメモリ回路（２）がデータ出力モードに切替えられ
る。すなわち一方のメモリ回路の全アドレスの読み出し
が最終し、他方のメモリ回路の全アドレスの書き込みが
終了した後にデータ出力モードとデータ入力モードとの
切替えが行われろものである。このように、一方のメモ
リ回路に入力データを書き込みこれと並行して他方のメ
モリ回路から予め書き込んだデータを出力することがで
きるため動作速度の異なる装置を結合するためのデータ
・バッファメモリ装置を構成できる。

しかしながら従来のバッファメモリ装置において、各メ
モリ回路（１）、（２）は全アドレスにデータが書き込
まれた後でなければ読み出しモードに設定されないので
最初に書き込まれたデータは、メモリ回路の全てのアド
レスにデータが書き込まれた後でなければ読み出されず
、メモリ回路の容量が大きくなるに従ってデータが書き
込まれてから読み出されるまでの時間が長くなるという
欠点があった。

本発明は上記の欠点を除去するためになされたもので、
第１．第２メモリ回路のうち一方のメモリ回路に予め書
き込まれた全アドレスの読み出しが終了した時に、他方
のメモリ回路の書き込み終了を待つことなく、各メモリ
回路のデータ入力とデータ出力のモードを切換えるよう
にして、上記データの読み出し時間を短縮するものであ
る。すなわち入力要求信号Ｗが入力された場合に第１゜
第２メモリ回路のいずれか一方に入力データを書き込み
、出力要求信号りが入力された場合に他方のメモリ回路
にまだ読み出されていないデータがあれば、それを読み
出して出力するというものであるが、次の第１の条件、
好ましくは第１の条件と第２の条件が成立した場合にデ
ータ出力モードに設定されているメモリ回路をデータ入
力モードに切換え、データ入力モードに設定されている
メモリ回路をデータ出力モードに切換えるのである。

上記の条件のうち第１の条件はデータ出力モードに設定
された一方のメモリ回路に予め書き込まれた全てのデー
タの読み出しが終了したことであり、第２の条件はデー
タ入力モードに設定された他方のメモリ回路に１つ以上
の新たに書き込まれたデータが存在することである。従
って、データ入力モードに設定されているメモリ回路は
データの書き込み途中でデータ出力モードに設定される
のでデータの読み出し時間を短縮できる。以下実施例を
用いて本発明の詳細な説明する。

第２図は本発明によるバッファメモリ装置の一実施例を
示すブロック図であり、同図において、（１）〜（９）
、（１１）〜（３０）は第１図において説明した従来の
装置と同一のものである。

（３１）は制御回路、（３２）、（３３）はリセット可
能なレジスタ、（３４）、（３５）は各々レジスタ（５
）とレジスタ（３２）、レジスタ（６）とレジスタ（３
３）のデータを比較する比較回路、（３６）、（３７）
は各々比較回路（３４）、（３５）に入力された２つの
データが等しいときに出力される一致信号Ｍｌ、Ｍ２を
制御装置（３１）に入力する信号線、（３８）〜（４１
）はデータ・ハスである。

このような構成によるバッファメモリ装置の動作につい
て以下説明する。

初期設定及び」二記のメモリ回路（１）、（２）のデー
タ入出力モードが切換ねる時の動作について説明する。

いま、フラグ（１３）がセントされてからメモリ回路（
１）がデータ入力モードに設定され、メモリ回路（２）
がデータ出力モードに設定されているものとし、データ
出力モードに設定されたメモリ回路（２）に書き込まれ
た全てのデータの読め出しが終了する第１の条件及びデ
ータ入力モードに設定されたメモリ回路（１）に１つ以
上の新たな書き込まれたデータが存在する第２の条件が
成立したとする。このとき、制御回路（３１）が作動し
、フラグ（１３）が反転してリセットされ、メモリ回路
（１）がデータ出力モードに設定され、メモリ回路（２
）がデータ入力モードに設定される。このモード切換わ
り時にレジスタ（３２）にレジスタ（５）のチ゛−タ（
上記モードの切換わり時点において指定されていたメモ
リ回路（１）のアドレス指定データ）が格納され、続い
てカウンタ（７）、（８）がリセットされ、レジスタ（
５）、（６）及びレジスタ（３３）に０が格納される。

なお初期設定ではレジスタ　。

（３０）にもＯが格納される。次にフラグ（１１）（１
２）がセントされてデータの外部装置からの入出力が可
能になり、上に述べたように入出力信号Ｗ、Ｌに応じて
データの入出力を実行する。レジスタ（６）、（３３）
のデータは最初は共に０であるため、比較回路（３５）
から一致信号Ｍ２が出力されるが、メモリ回路（２）に
０番地のアドレスにデータが書き込まれるとレジスタ（
６）のデータがカウント・アップされるため一致信号Ｍ
２が出力されなくなる。このことは不一致信号が出力さ
れたとも解することができる。これは上記の第２の条件
が成立したことを意味する。またメモリ回路（１）から
データが出力される毎にレジスタ（５）に格納されてい
るデータがカウント・アンプされ、アドレスが順次指定
されデータが書き込まれるが、レジスタ（５）のデータ
とレジスタ（３２）に予め記憶されているデータが等し
′くなると比較回路（３２）から一致信号Ｍ１が出力さ
れる。すなわちメモリ回路（１）からレジスタ（３２）
に記憶されている指定アドレスのデータが読み出される
と、これは前回のデータ入力モードのときのメモリ回路
（１）に書き込まれた全てのデータが読み出されたこと
を意味するから上記の第１の条件が成立したことを意味
する。第２の条件はすでに成立しているから再びメモリ
回路（１）、（２）のモードが切換えられる。

従って、一方のメモリ回路から、予め書き込まれたデー
タが全て読み出されると、他方のメモリ回路に書き込み
がわずかでもなされておれば、モードの切換わりがなさ
れるので、読み出しを速くすることができる。なお、第
１の条件に加えて、第２の条件を付加したのは、書き込
みが全くなされていないにも拘わらず、読み出し動作が
行われてしまう無駄をなくすためである。

なお、データ入力モードに設定されたメモリ回路の全て
のアドレスにデータが書き込まれた場合、このメモリ回
路に対応するカウンタ（７）あるＧ）はカウンタ（８）
からキャリー信号ＣＩ、、Ｃ２が出力されて制御回路（
３１）に入力され、フラグ（１２）がリセットされて外
部装置からのデータ入力が不可能になる。また、上記の
第１の条件だけが成立した場合、入力された全てのデー
タが出力されたことを意味するため、フラグ（１１）が
リセットされて外部装置へのデータ出力が不可能になる
。フラグ（１１）、（１２）は上記の２つの条件が満た
された場合セ・ノドされる。

なお、上記実施例では各メモリ回路（１）。

（２）はデータの入力に関して最初に書き込んだデータ
を最初に読み出すものとして説明したが、レジスタ（３
２）、（３３）に常にＯをセ・ノドし、カウンタ（７）
、（８）にカウント・ア・ノブ、カラント・ダウンの機
構を持たせて、データの書き込みではカウント・アップ
してアドレスを最終アドレスの方向に指定し、読み出し
ではカウント・ダウンを行って、アドレスを０番地のア
Ｆ’レス方向に指定すれば、最後に書き込んだデータを
最初に読み出すことができ、上記実施例と同様の効果を
奏する。

以上のように、本発明によれば、第１．第２メモリ回路
をデータ入力モードとデータ出力モードに交互に切換え
る制御装置を有するバッファメモリ装置において、デー
タ出力モードに設定されたメモリ回路の、データ入力モ
ードで書き込まれた全てのデータが読み出されたときに
２つのメモリ回路のデータ入出力モードを入れ替えるよ
うに構成したので、書き込まれたデータを早く取り出す
ことができるという効果を奏する。

【図面の簡単な説明】

第１図は従来のバッファメモリ装置のブロック図、第２
図は本発明の一実施例によるバッファメモリ装置のブロ
ック図である。 （１）、（２）　・・・メモリ回路、（５）。 （６）、（３２）、（３３）　・・・レジスタ、（７）
、（８）　・・・カウンタ、（１０）。 （３１）・・・制御回路、（１１）　、（１２）　。 （１３）・・・フラグ、＜３４）、（３５）　・・・比
較回路。 なお、図中、同一符号は同一または相当部分を示す。 代理人　大岩増雄（ほか２名）

Claims (1)

1. 【特許請求の範囲】 （１１第１．第２メモリ回路のアドレスを所定の順序に
   従って指定するアドレス指定手段と、上記第１、第２メ
   モリ回路を、データを書き込むデータ入力モードとデー
   タを鱗み出すデータ出力モードとに交互に切換える制御
   手段とを具備するへソファメモリ装置において、上記第
   １．第２メモリ回路に書き込まれるデータ数を、上記デ
   ータ入出力モードの切換え時点で格納する第１．第２記
   憶手段と、当該メモリ回路から読み出されるデータ数が
   上記記憶手段に予め格納されたデータ数に一致したこと
   を検出して一致信号を出力する第１．第２判定手段とを
   具備し、上記制御手段が、上記第１、第２判定手段のい
   ずれか一方から出力される上記一致信号に基づき第１．
   第２メモリ回路のデータ入出力モードを切換えるように
   したことを特徴とするバッファメモリ装置。 （２）アドレス指定手段はデータ書き込みのときのアド
   レスの指定順序とデータ読み出しのときのアドレスの指
   定順序とを同一とし、第１．第２メモリ回路に先に書き
   込まれたデータが後で書き込まれたデータよりも早く読
   み出されるようにしたことを特徴とする特許請求の範囲
   第１項記載の）’（７フアメモリ装置。 （３）アドレス指定手段はデータ書き込みのときのアド
   レスの指定順序とデータの読み出しのときのアドレスの
   指定順序とを逆とし、第１．第２メモリ回路に先に書き
   込まれたデータが後で書き込まれたデータより遅く読み
   出されるようにしたことを特徴とする特許請求の範囲第
   １項記載のバ・ノファメモリ装置。 （４）制御手段が書き込みデータ数を格納している記憶
   手段をデータ入出力モードの切換え直後にリセツトし、
   第１．第２判定手段のうち一方は当該リセットされた記
   憶手段のデータ数とメモリ回路に書き込まれるデータ数
   とを比較し、両データが一致しないときに不一致信号を
   出力し、制御手段はこの判定手段からの不一致信号と、
   予め記憶されたデータ数と読み出しデータ数の一致を検
   出する他方の判定手段からの一致信号とによって第１゜
   第２メモリ回路のデータ入出力モードを切換えるように
   したごとを特徴とする特許請求の範囲第１項記載のバッ
   ファメモリ装置。