JP3108080B2 - アクセス制御回路装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、少なくとも２個のプロセッサによるメモリ
へのアクセスを制御する回路装置であって、クロックパ
ルスによって制御され、プロセッサからのリクエスト信
号を受信し、メモリへのアクセスを制御する制御信号を
発生し、アクセスが終了する前に優先プロセッサからの
リクエスト信号が発生したとき一方のプロセッサに対す
るアクセスの実行を中断させる制御回路を具えるアクセ
ス制御回路装置に関するものである。

この型式の回路装置はドイツ国特許出願公開第350272
1号から既知である。この既知の回路装置においては、
各プロセッサに対してアドレスレジスタを設けている。
しかし、メモリのデータ端子は、中間バッファを用いる
ことなく制御バススイッチを介してプロセッサの対応す
るデータ端子に接続されている。しかしながら、多くの
プロセッサではデータの読出及び受け入れに十分な時間
期間例えばクロックパルス数個分の時間期間を必要と
し、この時間期間中メモリをアドレス状態に維持してデ
ータの読み込み瞬時までデータを有効に保持する必要が
ある。さらに、低い優先順位のプロセッサによるアクセ
スが優先プロセッサによって中断された場合、メモリへ
のアクセスが自由になるまで低い優先順位のプロセッサ
のリクエストを引き続いて繰り返す必要がある。このよ
うな構成では、アクセスに長時間必要とするばかりでな
くソフトウェアについても付加的な工程が必要になって
しまう。従って、順次アクセスの最大速度はメモリの処
理速度ではなくプロセッサのアクセス速度によって決ま
ってしまう。

従って、本発明の目的は、冒頭部で述べた型式のアク
セス制御回路装置において、接続したプロセッサのサイ
クル時間にかかわらず、アクセスについてメモリの最大
処理速度を広い範囲に亘って利用できるアクセス制御回
路装置を提供するものである。

この目的は、各プロセッサに対して入力データ及び／
又は出力データ用のデータレジスタを設け、これらデー
タレジスタをメモリのデータ端子と関連するプロセッサ
のデータ端子との間に接続し、メモリにデータを書込む
ためのリクエスト信号の発生に応じて、前記制御回路が
プロセッサから供給されたデータを関連するデータレジ
スタに直接書込み、メモリからのデータを読出す場合、
リクエスト信号があった後所定の時間期間中に優先プロ
セッサからのリクエスト信号が生じない場合には前記制
御回路がメモリのデータ出力部に供給されたデータを関
連するデータレジスタに書込み、非優先プロセッサのア
クセスの実行中に優先プロセッサからのリクエスト信号
が生じた場合には、はじめに優先アクセス実行し、その
後直ちに未完了のアクセスを自動的に引き継ぐように構
成することにより達成される。

各プロセッサについてデータレジスタを用いることに
より、メモリと接続したプロセッサとの間で高い範囲に
亘る分離が達成され、メモリに対する順次アクセス速度
は個々のプロセッサの速度に依存しなくなる。この理由
は、メモリから読出したデータは、プロセッサによって
処理されるまで関連するプロセッサ用のデータレジスタ
において利用することができ、その期間中にメモリに対
する別のアクセスについて処理することができるためで
ある。メモリへの書込期間中においてもプロセッサとメ
モリとの間の結合を分離することができ、その瞬時にお
いてメモリへのアクセスが可能か否かを問わずプロセッ
サは書込むべきデータをデータメモリに直接書き込むこ
とができ、他の処理操作を連続して行なうことができ、
メモリへのデータの実際の書込みはその後行なうことが
できる。このように構成することにより、速度の遅いプ
ロセッサによるアクセスにおけるメモリ操作を促進でき
るだけでなく、アクセスが衝突した場合においてもプロ
セッサの操作を促進することができる。

データレジスタを用いる２個のポートのアクセス特に
２個のプロセッサからアクセスできるメモリ（デュアル
ポート メモリ）が既知である。例えば、メモリに記
録すべきデータをレジスタに一時的に記憶するメモリ装
置は特開昭63−183678号公報及び1985年２月に発行さそ
れた雑誌アイイーイーイー アイエスエスシーシー コ
ンファレンス（IEEE ISSCC konfewenzberichte）第44〜
45頁に記載されている。さらに、メモリの制御について
は米国特許第4796232号公報に記載されており、このメ
モリ制御方式ではメモリから読出しデータ用に一方のプ
ロセッサについてだけデータレジスタが設けられてい
る。この特許公報には記憶すべきデータ及び読出したデ
ータの両方についてデータレジスタを設けることについ
て何んら記載されておらず、しかもプロセッサ又はメモ
リに対してアクセスする素子は全て相互に等しいランク
付けがされており、さらにアクセスがスタートした場合
各アクセスが完全に終了した後別のポートからのアクセ
スが開始するように構成されている。

メモリにアクセスする場合、多重ビットデータワード
が毎回並列に読出され又は書込まれる。メモリワードの
ビット数は、プロセッサのデータワードのビット数とし
ばしば相異している。特に、メモリワードは８ビットで
あり、プロセッサは16ビットのデータワードを利用して
いる。この場合、プロセッサのデータワードはメモリの
２個の相異するアドレス好ましくは順次のアドレスに記
憶する。メモリに対してプロセッサからできるだけ簡単
にアクセスできるようにするため、本発明においては、
メモリのワード幅のＰ倍のワード幅を有するデータワー
ドをメモリから少なくとも１個のプロセッサへ転送し又
はプロセッサからメモリに転送するため、前記少なくと
も１個のプロセッサに対して、メモリのワード幅と同一
のワード幅を有するＰ個のレジスタを設け、前記制御回
路からメモリに対してＰ個のサブアドレス信号を順次発
生し、メモリが読出される場合、プロセッサから供給さ
れるアドレス信号によりメモリのＰ個のメモリワードを
順次アドレスし、メモリからのＰ個のデータワードを当
該Ｐ個のレジスタに順次記憶し、最後のデータワードが
記憶された後読出されたＰ個のワード部分を当該プロセ
ッサ用のデータ端子に並列に出力し、メモリに書込操作
を行う場合プロセッサによってメモリに書込むべきデー
タワードをＰ個のレジスタに並列に出力し、各レジスタ
に記憶したワード部分をメモリに順次出力する。このよ
うに構成すれれば、プロセッサに対してメモリは対応す
るより長いデータワード長を有するように作用し、メモ
リについては、メモリをより長いワード幅を有するよう
に設計することなく単に数個の順次アクセス操作を行な
うだけでよい。この結果、メモリとプロセッサとの間に
おける高速分離に加えて、データワード幅を分割するこ
ともできる。プロセッサの長いデータワードの種々のワ
ード部分をメモリのデータワード幅に適合させるため、
本発明の別の実施例では、各プロセッサ用のＰ個のデー
タレジスタを直列に接続し、シストレジスタの構成す
る。シフトレジスタは並列−直列変換手段であり、他の
種々の用途にも使用されている。

デジタルのシステムの場合、通常クロック信号によっ
て制御され又は同期している。数個のプロセッサと通常
のメモリを具えるシステムの場合、通常のクロック発生
器を利用でき、或いはクロック発生器を各プロセッサに
関連させることができる。特に、クロック発生器を各プ
ロセッサに関連させる場合、本発明の実施例において
は、制御回路が２個の同一の回路部分で構成され、これ
ら回路部分がプロセッサからの同一のリクエスト信号を
並列に受信し、一方の回路部分をクロックパルスの立上
り縁で制御し、他方の回路部分をクロックパルスの立上
り縁で制御し、前記メモリ及びレジスタ用の制御信号
を、関連するクロックパルスがプロセッサからのリクエ
スト信号の後最初に生ずる回路部分により発生させるよ
うに構成する。このように構成することにより、各リク
エスト信号はクロックパルスの次の立上縁又は立下縁に
より処理されるので、リクエスト信号の処理における遅
延は１クロック期間の1/2にすぎない。

非優先プロセッサにより直前にスタートしたアクセス
によって記憶される予定のメモリワードを、優先プロセ
ッサが読出そうとメモリをアクセスすることがしばしば
生ずる可能性がある。この場合、非優先プロセッサの書
込アドレスは、その記憶が完了する前に中断され、優先
プロセッサはその以前に記録したデータワードを読み出
してしまう。このような不都合を解消し優先プロセッサ
が常時最新のデータを受信するようにするため、本発明
の別の実施例は、制御回路がアドレス比較器を有し、非
優先プロセッサによる書込アクセスが終了していない間
に優先プロセッサの読出リクエスト信号が生じた場合、
前記アドレス比較器が読出アドレスと書込アドレスとを
比較し、互いに一致した場合非優先プロセッサによって
関連するデータレジスタに記憶したデータを優先プロセ
ッサのデータレジスタに直接転送するように構成したこ
とを特徴とする。このように構成すれば、優先プロセッ
サは、未だメモリに記憶されていない最新データワード
を得ることができる。

以下、図面に基づき本発明を詳細に説明する。

（実施例） 第１図において、メモリ10を、制御回路２を経て２個
のプロセッサのデータリード部、アドレスリード部及び
制御リードに接続する。尚、図面を明瞭なものとするた
め、これら２個のプロセッサは図面上省略する。アドレ
スバス24、制御バス25及びデータバス26を一方のプロセ
ッサに接続し、アドレスバス28、制御バス29及びデータ
バス30を他方のプロセッサに接続する。本例では、他方
のプロセッサは優先プロセッサとする。原理的に、別の
複数のプロセッサを同様な方法で制御回路２に接続する
こともでき。アドレスバス24,28を介してアドレス信号
をプロセッサから制御回路２に供給し、データワードを
データバス26,30を介して両方向に転送することができ
る。制御バス25,29はプロセッサに到る導体部並びにプ
ロセッサから制御回路２まで延在する制御リード部を具
える。

制御リード部はリクエスト信号用のリードを含む。こ
のリクエスト信号は関連するアドレスバス上にアドレス
信号が有効か否かを同時に指示する。このリクエスト信
号を用いてアドレス信号をアドレスレジスタ14,18に書
込む。さらに、制御信号を制御回路12に供給し、この制
御回路において対応する制御信号又は制御信号列をメモ
リ10用の制御バス13上に発生する。この制御回路には、
優先性すなわち関連するプロセッサをいかにして優先さ
せるのを制御する。この制御回路は後述する別の制御信
号も発生する。

アドレスレジスタ14,18の出力部をそれぞれバス15及
び19を介してマルチプレクサ22に接続する。このマルチ
レクサは、リード部37を介して制御回路によりこれらバ
ス15又は19の一方がメモリ用のアドレスリード部23に接
続されるように制御される。一方、アドレスレジスタ1
4,18はいわゆるトリステート出力部を有することがで
き、これら出力部を相互接続並びにメモリ10のアドレス
バス23に直接接続すると共に、必要な場合低オーミック
になるように制御回路12により接続される。

接続されているプロセッサのデータバス26,30につい
てそれぞれデータレジスタ17,20を設け、両方向転送す
るためにプロセッサデータワード全体に対するデータレ
ジスタをそれぞれ割り当て、又はデータ方向に応じてプ
ロセッサデータワードについて単一のデータレジスタの
入力部と出力部を切換えることができるように構成す
る。このデータ方向は制御バス25,29上の対応する信号
により決定する。すなわち、書込操作又は読出操作に際
しメモリ10へアクセスすべきか否かを指示するいわゆる
書込制御信号によって決定する。書込操作を行なう場
合、関連するデータは、データバス26,30を介して関連
するプロセッサから書込信号と共に又は書込信号の前に
供給され、この制御信号により関連するデータレジスタ
に直接書込まれる。さらに、この書込信号は制御回路12
に入力し、この制御回路は、入力した制御信号に応じて
制御バス13を介して対応する制御信号をメモリ10に供給
すると共に、選択信号により接続部31,33を介して関連
するデータレジスタの出力を適切に選択し、このデータ
レジスタに含まれるデータをデータバスを介してメモリ
10のデータ端子に供給する。

読出操作のアクセスを行なう場合、上述した実施例に
おいて、バス28,29及び30に接続されているプロセッサ
は16ビットのデータワードを処理し、一方メモリ10ハ各
メモリアドレス毎に８ビットデータだけを含むものとす
る。このプロセッサからの各リクエスト信号に応じて、
メモリ10の２個のアドレスは直接的に順次アドレスさ
れ、読出されたデータワードはデータレジスタ20に順次
書込まれデータバス30を介して並列して出力される。メ
モリ10の２個のデータワードの順序を制御するため、こ
のプロセッサのアドレスについてリード部35によりアド
レスバス19を延在させ、このリード部の信号は制御回路
12から発生する。リード部35の信号は１個の二進値を保
持し、メモリ10の対応するアドレスに記憶されているデ
ータワードが読出されデータレジスタ20に記憶されると
直ちに、リード部35の信号が他方の二進値に切り換わり
（このリード部の信号が最下位のアドレスビットを表わ
す場合、この信号はメモリ10の隣りのアドレスを制御す
る）、読出されたデータワードは制御回路12からのリー
ド部31上の対応する信号によりデータレジスタ20に書込
まれる。

第２図はメモリのデータワード幅を関連するプロセッ
サのより大きなデータワード幅に整合させるためのデー
タレジスタ20の実施可能な構成を示す。第２図におい
て、データバス11をメモリデータワード幅（本例の場
合、８ビット）を有するレジスタ40の入力部に接続し、
レジスタ40の出力部41を切り換えたバススイッチ46を介
してデータバス30の最上位桁のデータ用のリード部に接
続する。レジスタの出力部41は８ビット幅を有する別の
レジスタ42の入力部にも接続され、この別のレジスタ42
の出力部は別の切り換えられたバスドライバ44をを介し
てデータバスの他のリード部に接続する。これらバスド
ライブ44及び46は最初開いておく。

最初のデータワードがメモリ10からデータバス11を介
して供給されると、このデータワードは、第１図の制御
回路12からのリード部31b上の信号によりレジスタ40に
書込まれる。同時にレジスタ40のそれ以前の内容はレジ
スタ42に書込まれる。尚、この処理はこの説明において
対応していない。データバス11を介して供給された第２
のデータワードも同様にリード部31b上の対応する信号
によりレジスタ40に書込まれ、従ってこのレジスタは第
２のデータワーどを含むことになり、第１のデータワー
ドは同時に別のレジスタ42に転送される。従って、バス
ドライバ44及び46は閉成し、２個の８ビットデータワー
ドは16ビットデータワードとしてプロセッサに供給され
る。

同様に、16ビットのデータワードをメモリに書込む場
合、２個の８ビットレジスタ50及び52を設ける。レジス
タ50はマルチプレクサ54を介してプロセッサのデータワ
ードの対応する８ビット部分を受信する。レジスタ50及
び52への書込は、制御バス29に含まれるリード部29aを
介して供給される書込制御信号の制御のもとで実行す
る。

最初、レジスタ50に含まれる８ビットデータワードを
データバス11を経てメモリ10に供給しリード部35の１個
の二進値によって決定されるアドレスに書込む。次に、
リード部35上の二進値が切換わり、リード部31aを介し
てレジスタ52に記憶されているデータワードがマルチプ
レクサ54を介してレジスタ50に書込まれ、このデータワ
ードはデータバス11を介してメモリ10に供給され書込ま
れる。一方、２個のレジスタ50及び52は入力部30に対し
て並列になるように切り換わることができ、マルチプレ
クサ54はレジスタ50又は52の一方をデータバス11に選択
的に接続する。

制御回路12は既知の優先制御回路を具える。この優先
制御は、制御バス25に接続されているプロセッサからの
リクエスト信号に対して制御バス29に接続されているプ
ロセッサからのリクエストについて優先性を与える。ま
た、制御回路12は多数の選択回路を具え、これら選択回
路も制御バス29又は25をバス13を介してメモリ10に接続
するための制御リード部を同様に選択する。制御回路12
はシーケンサも具える。このシーケンサは、例えばメモ
リ10から読出したデータを関連するデータレジスタに書
込むための制御信号を関連するアドレスの選択及び転送
が終った後予め定めた時間期間で発生させる。この時間
遅延及び制御信号を発生させる別の操作はクロック発生
器からのクロック信号により制御する。尚、このクロッ
ク発生器は第１図においては図面を明瞭にするため省略
した。このクロック発生器は両方のプロセッサ又は一方
のプロセッサ自身がクロック発生器を有することもでき
る。この場合、これらのクロック発生器で発生するクロ
ック信号は相互に相異させることもできる。なお、クロ
ック信号の発生は、リクエスト信号の後に次のクロック
パルスの縁部に応じてだけ開始させることもできる。こ
の結果、関連するクロックサイクル中で発生するリクエ
スト信号に応じて、１個のクロックサイクルの期間に亘
たる書込期間を発生させることができる。

第３図は、書込期間を減少させるための制御回路12の
構成を線図的に示す。この制御回路12はほぼ同一構成の
回路部分64及び66を具える。尚、これらの部分は図面を
簡単なものとするためブロックで表示する。この理由
は、その内部構成は、制御バス25,29を経て到来する制
御信号及び用いる各メセリに必要な制御信号によって決
まるからである。これら２個の回路部分64及び66の回路
はクロック発生器60によって発生する信号によって制御
される。このクロック信号はリード部61を経て回路部分
64に直接供給されると共に、インバータ62およびリード
部63を経て反転形態の信号として回路部分66に供給され
る。この結果、リクエスト信号の後最初にクロックパル
ス縁部が生ずる回路部分が制御バス25,29上のリクエス
ト信号に応答する。回路部分64及び66の出力部65及び67
で発生した出力信号はオア回路68で結合され、メモリを
制御する関連する能働信号又は能働信号縁部が出力部又
はメモリ用の制御バス13を介して出力される。

第１図の回路装置に接続されている２個のプロセッサ
によるアクセス操作について、第４図に一例として示す
時間線図に基いて詳細に説明する。最上部に記載したラ
インは第３図で示すクロック発生器60のクロック信号を
示し、各クロックパルスに１から12までの符号を付す。
尚、プロセッサが個別のクロック発生器を具える場合で
も、プロセッサは、順次の２個のアクセス用のリクエス
ト信号間で少なくとも12個のクロックパルスが生ずるよ
うに接続されているもととする。

第４図の各時間線図は、信号が生ずる第１図〜第３図
の回路のリード部又はバスを示す符号を以て表示す。

第１のパルスに先立ってリクエスト信号が優先された
プロセッサの制御バス29上に発生する。このようにして
初期化されたアドレス信号の処理性及び選択には、１個
のクロックパルスサイクルを必要とするものとする。こ
の結果、第２クロックパルスの開始時において正しいア
ドレスがメモリ10のアドレスバス33上に存在する。1 1/
2個のクロックパルスサイクルの後、メモリ10から読出
したデータワードがデータバス11上に現われ、このデー
タワードは４番目のクロックパルスの開始時にレジスタ
40に書込まれる。従ってこのデータワードは４番目のク
ロックパルス時に接続部41上に現われる。５番目のクロ
ックパルスの開始時において、第１図のリード部35の信
号が切換わるため次のアドレスがアドレスバス23を経て
メモリ10に供給され、1 1/2個のクロックパルスサイク
ルの後次のメモリワードがデータバス上に現われ、この
メモリワードは７番目のクロックパルスの開始時にレジ
スタ40に書込まれ、接続部43に現われ、以前の内容はレ
ジスタ42に転送される。第２図のバスドライバ44及び46
は、データバス30上のデータワード全体がプロセッサに
対して有効になるようにエネーブルされることができ
る。

一方、概して、他のプロセッサからのリクエスト信号
が制御バス25にすでに到達し、この制御バスが優先した
プロセッサにより電流アクセスによって書込状態に維持
されている場合がある。このような場合、関連するアド
サスがアドレスレジスタ14に転送され、以前のアドレス
が終了すると直ちに、すなわち第２のメモリワードがレ
ジスタに転送さると直ちに、つまり書込状態が終了する
や否や新しいアドレスを８番目のクロックパルスの開始
時にメモリ10に供給する。この結果、新しいデータワー
ドがデータバスライン11に1 1/2個のクロックパルスサ
イクルの後に再び現われ10番目のクロックパルスの開始
時にレジスタ17に書込まれ、このプロセッサ用のデータ
バス26上に現われる。データバス30上に存在するデータ
の転送は、必ずしもその間に終了する必要はない。同様
に、データバス26上に依然としてデータワードが存在し
ている間に、優先プロセッサによる次のアクセスが起き
る可能性もある。

第５図に示す時間線図の場合、優先プロセッサからの
リクエスト信号は、制御バス25上の対応する信号により
非優先プロセッサによるアクセスがすでに開始している
間に発生したものとする。すなわち、第１のクロックパ
ルスの後端縁が生ずるわずか前にリクエスト信号が生ず
るものとし、メモリ用のアドレスバス23上のアドレスは
第２のクロックパルスの後端縁によって供給され、第３
の制御回路12の回路部分66が起動するものとする。

第３クロックパルスの開始時に、優先プロセッサから
のリクエスト信号が制御バス29に現われる。関連するア
ドレスは第４クロックパルスの開始時にアドレスバス23
上に現われる。ほぼ同時に中断したアクセス操作中に読
出したデータワードもデータバス11上に現われるが、こ
のデータワードは、ほぼ同時にアドレス変化が生ずるた
めもはや信頼性がなく或は安定せず、この結果このデー
タワードはデータレジスタ17に転送されることができな
い。しかしながら、第４クロックパルスの開始時にアド
レスが変化するため、優先プロセッサのデータワードの
第１の部分が第５クロックパルスの縁部で現われ、この
データワードは第６クロックパルスの開始時にレジスタ
40に転送され接続部41に現われる。従って、このデータ
ワードの第２の部分がアドレスされ第４図に示す方法と
同一の方法でレジスタ40に転送され、このデータワード
の第１の部分はメモリ42において消去される。この処理
は９番目のクロックパルスの開始時に行なわれる。

優先プロセッサによるアクセスは、原理的にこのよう
にして終了し、その後最新の瞬時にすなわち10番目のク
ロックパルスの開始時において、アクセスがまだ完了し
ていない非優先プロセッサのアドレスがメモリ10用のア
ドレスバス23に供給され、読出されたワードが12番目の
クロックパルスの開始時にデータレジスタに書込まれデ
ータバス26に現われる。一方、制御バス29上のリクエス
ト信号の開始時から関連するデータワードの出力時まで
の間で長時間経過しているので、このプロセッサは、必
要な場合制御回路12からの対応信号により優先プロセッ
サによるアクセスが終了する前に書込状態にセットする
必要がある。プロセッサのクロック周波数が互いに大き
く相異し、特に非優先プロセッサのクロック周波数が一
層高い場合、このセット処理は重要である。

上述した操作は、データワードの書込と同様な方法で
実行されるので、これらの操作については別に図示しな
いことにする。しかしながら、各書込アクセスは、書込
むべきアドレスにおける読出操作（その後書込操作に切
り換わる）によって開始させるのが好ましい。しかしな
がら、データワードの書込中優先プロセッサによるアク
セスによってこの書込操作が中断した場合、非優先プロ
セッサのいかなる書込期間はキャンセルされる。この理
由は、書込むべきデータが非優先プロセッサのデータレ
ジスタにすでに存在するからである。この書込操作は、
優先プロセッサによって中断したアクセスが終了した後
読出の場合と同様な方法で制御回路12により自動的に引
き続いて行なわれる。

必要な操作を行なうためのクロックサイクルの数は単
に例示的に選択したものであり、このクロックサイクル
の数は制御回路及びメモリの構成に応じて相異させるこ
とができる。

非優先プロセッサの書込処理が優先プロセッサの読出
アクセスによって中断され非優先プロセッサが記録しよ
うとするアドレスと同一のアドレスが読出される場合、
優先プロセッサは、記録される予定のメモリに未だ記録
されていないデータワードを受信する。この処理は、第
６図に示す制御回路12の拡大した構成により行なわれ
る。第６図において、この処理の説明に重要な構成要素
だけを図示し、第１図で用いた構成要素と同一の構成要
素には同一の符号を付す。

制御回路12はアドレス比較器70を含み、このアドレス
比較器はバス15及び19上に存在する２個のアドレス信号
に受信する。さらに、アドレス比較器70は、優先プロセ
ッサからのアドレスの一部を表わすリード部35上の信号
も受信する。アドレス比較器70がリード部35上のアドレ
スを含めてバス15上のアドレスとバス19上のアドレスと
の対応を確認し、同時に制御リード25を介して非優先プ
ロセッサによる書込アドレスが存在すると共に制御リー
ド29を介して優先プロセッサによる読出アクセスが存在
する場合、リード部33を介してデータレジスタ17を制御
して非優先プロセッサにより書込まれるべきデータをデ
ータバス11に供給すると共に、優先プロセッサ用のデー
タレジスタ20を接続部31を介して制御しデータバス11上
のデータワードを引き継ぐ。勿論、メモリの読出アクセ
スは制御する。このアクセスされたデータワードは未だ
メモリに記憶していないが、データレジスタ20はこの電
流データワードを受信しデータバス30を経て優先プロセ
ッサに送出する。

【図面の簡単な説明】

第１図は本発明によるアクセス制御回路装置の構成及び
メモリへの接続関係を示すブロック線図、 第２図は異なるワード幅を整合させるデータレジスタの
構成を示すブロック線図、 第３図は２個の同一の回路部分で構成した制御回路の構
成を示す回路図、 第４図及び第５図は２個の時間線図、 第６図はアドレス比較器を有する制御回路の構成を示す
回路図である。 10……メモリ 12……制御回路 14,18……アドレスレジスタ 17,20……データレジスタ 22……マルチプレクサ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラルフ フォン ヴィグナウ ドイツ連邦共和国 2000 ハンブルク 53 アハテルン スティヒ １ (56)参考文献 特開 昭62−70964（ＪＰ，Ａ) 特開 昭62−6365（ＪＰ，Ａ) 特開 昭62−204363（ＪＰ，Ａ) 特開 昭63−298555（ＪＰ，Ａ) 特開 平１−121968（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 15/177 683 G06F 13/18 510 ＥＰＡＴ（ＱＵＥＳＴＥＬ) ＷＰＩ（ＤＩＡＬＯＧ)

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】少なくとも２個のプロセッサによるメモリ
   へのアクセスを制御する回路装置であって、クロックパ
   ルスによって制御され、プロセッサからのリクエスト信
   号を受信し、メモリへのアクセスを制御する制御信号を
   発生し、アクセスが終了する前に優先プロセッサからの
   リクエスト信号が発生したとき一方のプロセッサに対す
   るアクセスの実行を中断するさせる制御回路を具え、各
   プロセッサに対して入力データ及び／又は出力データ用
   のデータレジスタを設け、これらデータレジスタをメモ
   リのデータ端子と当該プロセッサのデータ端子との間に
   接続したアクセス制御回路装置において、 メモリのワード幅のＰ倍のワード幅を有するデータワー
   ドをメモリから少なくとも１個のプロセッサへ転送し又
   はプロセッサからメモリに転送するため、前記データレ
   ジスタに対して、メモリのワード幅と同一のワード幅を
   有するＰ個のレジスタを設け、前記制御回路からメモリ
   に対してＰ個のサブアドレス信号を順次発生し、メモリ
   が読出される場合、プロセッサから供給されるアドレス
   信号によりメモリのＰ個のメモリワードを順次アドレス
   し、メモリからのＰ個のデータワードを当該Ｐ個のレジ
   スタに順次記憶し、最後のデータワードが記憶された後
   読出されたＰ個のワード部分を当該プロセッサ用のデー
   タ端子に並列に出力し、メモリに書込操作を行う場合プ
   ロセッサによってメモリに書込むべきデータワードをＰ
   個のレジスタに並列に出力し、各レジスタに記憶したワ
   ード部分をメモリに順次出力することを特徴とするアク
   セス制御回路装置。
2. 【請求項２】前記プロセッサのＰ個のレジスタが直列に
   接続されてシフトレジスタを構成することを特徴とする
   請求項１に記載のアクセス制御回路装置。
3. 【請求項３】前記制御回路が２個の同一の回路部分で構
   成され、これら回路部分がプロセッサからの同一のリク
   エスト信号を並列に受信し、一方の回路部分をクロック
   パルスの立上り縁で制御し、他方の回路部分をクロック
   パルスの立下り縁で制御し、前記メモリ及びレジスタ用
   の制御信号を、関連するクロックパルスがプロセッサか
   らのリクエスト信号の後最初に生ずる回路部分により発
   生させるように構成したことを特徴とする請求項１又は
   ２に記載のアクセス制御回路装置。
4. 【請求項４】前記制御回路がアドレス比較器を有し、非
   優先プロセッサによる書込アクセスが終了していない間
   に優先プロセッサからの読出リクエスト信号が生じた場
   合、前記アドレス比較器が読出アドレスと書込アドレス
   とを比較し、互いに一致した場合非優先プロセッサによ
   りそのデータレジスタに記憶したデータを優先プロセッ
   サのデータレジスタに直接転送するように構成したこと
   を特徴とする請求項１から３までのいずれか１項に記載
   のアクセス制御回路装置。