JPS63146143A - 記憶装置の転送制御方式 - Google Patents
記憶装置の転送制御方式Info
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- JPS63146143A JPS63146143A JP61292302A JP29230286A JPS63146143A JP S63146143 A JPS63146143 A JP S63146143A JP 61292302 A JP61292302 A JP 61292302A JP 29230286 A JP29230286 A JP 29230286A JP S63146143 A JPS63146143 A JP S63146143A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、記憶装置における情報転送制御に係り、特に
、ターゲット（演算処理装置か必要とするデータ）と次
ターゲットとが連続する２つのライン（記憶装置が１回
に転送する情報のデータ長の単位）にまたがって存在す
る場合に好適な記憶装置の転送制御方式に関する。
、ターゲット（演算処理装置か必要とするデータ）と次
ターゲットとが連続する２つのライン（記憶装置が１回
に転送する情報のデータ長の単位）にまたがって存在す
る場合に好適な記憶装置の転送制御方式に関する。
記憶装置の情報転送制御に関する従来技術として、例え
ば、特開昭５６−８５１６８号公報等に記載された技術
が知られている。この従来技術は、次のアドレスのライ
ンがバッファ・ストレージ上に存在しているか否かを調
べ、バッファ拳ストレージ上に前記次のアドレスのライ
ンが存在していない場合、ネクスト信号を主記憶制御装
置に送り当該ラインのデータと次ラインのデータを読出
すものである。
ば、特開昭５６−８５１６８号公報等に記載された技術
が知られている。この従来技術は、次のアドレスのライ
ンがバッファ・ストレージ上に存在しているか否かを調
べ、バッファ拳ストレージ上に前記次のアドレスのライ
ンが存在していない場合、ネクスト信号を主記憶制御装
置に送り当該ラインのデータと次ラインのデータを読出
すものである。
前記従来技術は、バッファ・ストレージで、本来の機能
以外に、次ラインの有無の判定を行い、ネクスト信号の
発生を行うので、バッファ・ストレージの負荷が重くな
るという問題点を有し、さらに、バッファ・ストレージ
上に次ラインが無ければ、無条件にネクスト信号を主記
憶装置に転送し、次ラインのデータを受取ってしまうの
で、先ラインのデータ中に分岐命令が有り、この条件が
成立して次ラインのデータが不豐となった場合、先に受
取っている次ラインのデータが無駄になるばかりでなく
、そのデータの転送のための無駄な制御が行われてしま
うという問題点がある。
以外に、次ラインの有無の判定を行い、ネクスト信号の
発生を行うので、バッファ・ストレージの負荷が重くな
るという問題点を有し、さらに、バッファ・ストレージ
上に次ラインが無ければ、無条件にネクスト信号を主記
憶装置に転送し、次ラインのデータを受取ってしまうの
で、先ラインのデータ中に分岐命令が有り、この条件が
成立して次ラインのデータが不豐となった場合、先に受
取っている次ラインのデータが無駄になるばかりでなく
、そのデータの転送のための無駄な制御が行われてしま
うという問題点がある。
本発明の目的は、前記従来技術の問題点を解決し、バッ
ファ・ストレージの負荷を軽減し、かつ、不必要な次ラ
インのデータの転送を行わないようにした記憶装置の転
送制御方式を提供することにある。
ファ・ストレージの負荷を軽減し、かつ、不必要な次ラ
インのデータの転送を行わないようにした記憶装置の転
送制御方式を提供することにある。
本発明によれば、前記目的は、主記憶装置内に、ライン
クロス（ターゲットと次ターゲットが連続する２つのラ
インに存在すること）が生じているか否かを判断する判
定回路と、ラインクロスが生じ【いるときに次ラインの
アドレスをストアしておくアドレスレジスタと、メモリ
素子の高速動作モード、例えばニブル、ページ等の回数
を任意に可変できるタイミング生成回路と、メモリ素子
から読出した当該ラインのデニタを送り出すデータバッ
ファと、同時に読出した次ライ・ンのデータをストアし
【おくデータバッファと、リクエストアドレスと前記ア
ドレスレジスタ内のアドレスとの一致チェックを行う比
較回路と、前記アドレスレジスタと前記次ラインのデー
タバッファの内容が有効であることを示すフラグと、前
記当該ラインのデータがストアされるデータバッファと
前記次ラインのデータがストアされるデータバッファの
一方を選択するセレクタとを備えることにより達成され
る。
クロス（ターゲットと次ターゲットが連続する２つのラ
インに存在すること）が生じているか否かを判断する判
定回路と、ラインクロスが生じ【いるときに次ラインの
アドレスをストアしておくアドレスレジスタと、メモリ
素子の高速動作モード、例えばニブル、ページ等の回数
を任意に可変できるタイミング生成回路と、メモリ素子
から読出した当該ラインのデニタを送り出すデータバッ
ファと、同時に読出した次ライ・ンのデータをストアし
【おくデータバッファと、リクエストアドレスと前記ア
ドレスレジスタ内のアドレスとの一致チェックを行う比
較回路と、前記アドレスレジスタと前記次ラインのデー
タバッファの内容が有効であることを示すフラグと、前
記当該ラインのデータがストアされるデータバッファと
前記次ラインのデータがストアされるデータバッファの
一方を選択するセレクタとを備えることにより達成され
る。
判定回路は、主記憶制御装置から送られて来るターゲッ
トアドレスをデコードし、このアドレスがライン内の最
終アドレスか否かを判定する。一般に、プログラムの命
令は、連続したアドレスに格納されているので、前記タ
ーゲットのアドレスが最終アドレスであれば、次ターケ
ットは次ラインに存在すると考えられ、この条件を満た
せば判定回路は、ラインクロスが発生すると判断する。
トアドレスをデコードし、このアドレスがライン内の最
終アドレスか否かを判定する。一般に、プログラムの命
令は、連続したアドレスに格納されているので、前記タ
ーゲットのアドレスが最終アドレスであれば、次ターケ
ットは次ラインに存在すると考えられ、この条件を満た
せば判定回路は、ラインクロスが発生すると判断する。
この判定結果は、アドレスレジスタ、フラグおよびタイ
ミング生成回路に伝えられ、ラインクロスが発生してい
れば、アドレスレジスタは、次アドレスをストアし、フ
ラグは、セットされてアドレスレジスタと次ラインデー
タバッファの内容が有効であることを示す。また、タイ
ミング生成回路は、例えは、メモリ素子がページモード
で動作するものであれば、当該ラインに必要なページ回
数に加えて次ラインに必要なページ回数の制御信号をメ
モリ素子に送る。メモリ素子から読出された当該ライン
のデータは、当該ラインのデータをストアするデータバ
ッファにラッチされ、セレクタより送出される。同時に
続出された次ラインのデータは、次ラインのデータをス
トアするデータバッファにラッチされる。前述の動作に
より主記憶装置の一連のリード動作が終了する。
ミング生成回路に伝えられ、ラインクロスが発生してい
れば、アドレスレジスタは、次アドレスをストアし、フ
ラグは、セットされてアドレスレジスタと次ラインデー
タバッファの内容が有効であることを示す。また、タイ
ミング生成回路は、例えは、メモリ素子がページモード
で動作するものであれば、当該ラインに必要なページ回
数に加えて次ラインに必要なページ回数の制御信号をメ
モリ素子に送る。メモリ素子から読出された当該ライン
のデータは、当該ラインのデータをストアするデータバ
ッファにラッチされ、セレクタより送出される。同時に
続出された次ラインのデータは、次ラインのデータをス
トアするデータバッファにラッチされる。前述の動作に
より主記憶装置の一連のリード動作が終了する。
比較回路は、フラグが１”であれば、す＝ドリクエスト
に対し、当該リクエストのラインアドレスとアドレスレ
ジスタ内のラインアドレスとを比較し、一致していれば
、その旨をタイミング生成回路とセレクタに送りフラグ
をリセットする。この信号により、タイミング生成回路
は、メモリ素子の起動を中止し、セレクタは１次ライン
のデータバッファを選択し、ストアされている次ライン
のデータを送出する。
に対し、当該リクエストのラインアドレスとアドレスレ
ジスタ内のラインアドレスとを比較し、一致していれば
、その旨をタイミング生成回路とセレクタに送りフラグ
をリセットする。この信号により、タイミング生成回路
は、メモリ素子の起動を中止し、セレクタは１次ライン
のデータバッファを選択し、ストアされている次ライン
のデータを送出する。
以下、本発明による記憶装置の転送制御方式の一実施例
を図面により詳細に説明する。
を図面により詳細に説明する。
第１図は本発明の一実施例を示す主記憶装置のブロック
図、第２図は本発明による主記憶装置を使用する情報処
理装置のブロック図、第３図は主記憶装置の動作を説明
するタイムチャート、第４図はラインクロス発生時のメ
モリマツプを示す図である。第１図、第２図において、
１は主記憶装置、１０はラインアドレスレジスタ、１１
はターゲットアドレスレジスタ、１２はライン転送リク
エストレジスタ、１３はラインバックリクエストレジス
タ、１４はラインパックバッファ、１６は＋１加算器、
１７は判定回路、１８はタイミング生成回路、１９はＲ
ＡＭ群、２０は次ツインアドレスレジスタ、２１はフラ
グ、２２は比較回路、２３は次ラインデータバッファ、
２４はラインデータバッファ、２５はセレクタ、３０は
演算処理装置、３１はバッファ・ストレージ、３２は主
記憶制御装置である。
図、第２図は本発明による主記憶装置を使用する情報処
理装置のブロック図、第３図は主記憶装置の動作を説明
するタイムチャート、第４図はラインクロス発生時のメ
モリマツプを示す図である。第１図、第２図において、
１は主記憶装置、１０はラインアドレスレジスタ、１１
はターゲットアドレスレジスタ、１２はライン転送リク
エストレジスタ、１３はラインバックリクエストレジス
タ、１４はラインパックバッファ、１６は＋１加算器、
１７は判定回路、１８はタイミング生成回路、１９はＲ
ＡＭ群、２０は次ツインアドレスレジスタ、２１はフラ
グ、２２は比較回路、２３は次ラインデータバッファ、
２４はラインデータバッファ、２５はセレクタ、３０は
演算処理装置、３１はバッファ・ストレージ、３２は主
記憶制御装置である。
本発明による記憶装置の情報転送制御方式が適用される
情報処理装置は、第２図に示すよ５に、演算処理装置（
以下ＩＰという）３０と、バッファ・ストレージ（以下
ＢＳという）３１と、主記憶制御装置（以下ＳＣという
）３２と、チャネルｃ以下ＣＨという）３３と、主記憶
装置（以下ＭＳという）ｌとにより構成される。図示情
報処理装置は、ＭＳｌと８８３１とを有する２階層の記
憶装置で構成されたものとしているが、３１５１層以上
の記憶装置で構成されてもよい。５Ｃ３２とＭＳｌとは
、２５６バイトを１単位とするラインを転送単位として
両者間でデータの転送が行われるものとし、従来のリー
ド動作およびライト動作をそれぞれライン転送（以下Ｌ
Ｔと゛いう）およびラインバックｃ以下ＬＢという）と
呼ぶこととする。
情報処理装置は、第２図に示すよ５に、演算処理装置（
以下ＩＰという）３０と、バッファ・ストレージ（以下
ＢＳという）３１と、主記憶制御装置（以下ＳＣという
）３２と、チャネルｃ以下ＣＨという）３３と、主記憶
装置（以下ＭＳという）ｌとにより構成される。図示情
報処理装置は、ＭＳｌと８８３１とを有する２階層の記
憶装置で構成されたものとしているが、３１５１層以上
の記憶装置で構成されてもよい。５Ｃ３２とＭＳｌとは
、２５６バイトを１単位とするラインを転送単位として
両者間でデータの転送が行われるものとし、従来のリー
ド動作およびライト動作をそれぞれライン転送（以下Ｌ
Ｔと゛いう）およびラインバックｃ以下ＬＢという）と
呼ぶこととする。
このラインの単位長は、２５６バイトに限られるもので
はない。
はない。
ＭＳｌは、５Ｃ３２から送られる各種信号、すなわち、
ラインアドレス信号２、ターゲットアドレス信号３、Ｉ
、Ｔリクエスト信号４、ＬＢリクエスト信号５、ＬＢデ
ータ信号６を受け、ＬＴ動動作釦ＬＴタデ−７を８Ｃ３
２に送出する。ターゲットアドレス信号３は、ＩＰ３０
がライン内で最も必要とするデータのライン内アドレス
を示してお、す、ＭＳｌは、これによりＬＴタデ−７を
送出する際にターゲットデータから転送する。
ラインアドレス信号２、ターゲットアドレス信号３、Ｉ
、Ｔリクエスト信号４、ＬＢリクエスト信号５、ＬＢデ
ータ信号６を受け、ＬＴ動動作釦ＬＴタデ−７を８Ｃ３
２に送出する。ターゲットアドレス信号３は、ＩＰ３０
がライン内で最も必要とするデータのライン内アドレス
を示してお、す、ＭＳｌは、これによりＬＴタデ−７を
送出する際にターゲットデータから転送する。
このようなデータ転送の制御を行うＭＳｌは、前記ＳＣ
３２から送られる％ａ［信号２〜６を保持するためのラ
インアドレスレジスタＣ以下Ａ’Ｄ几という）１０と、
ターゲットアドレスレジスタｃ以下ＴＡＤ几という）１
１と、ＬＴリクエストレジスタ（以下ＬＴＲ，Ｑという
）１２と、ＬＢリクエストレジスタ（以下ＬＢＨ，Ｑと
いう）１３と、ＬＢデータバッファ（以下ＬＢＢという
）１４と、多数のデータを記憶しているｌ（ＡＭ群１９
とを備えており、さらに、本発明による情報の転送制御
を行うために、次のラインアドレスを生成するための＋
１加算器１６と、判定回路１７と、タイミング生成回路
１８と、次ラインアドレスレジスタ（以下ＮＸＡＤＩＩ
、という）２０と、フラグ２１と、比較回路２２と、次
ラインデータバッファ（以下ＮＸＬＴＢという）２３と
、ラインデータバッファ（以下ＬＴＢという）２４と、
セレクタ２５とを備えて構成される。
３２から送られる％ａ［信号２〜６を保持するためのラ
インアドレスレジスタＣ以下Ａ’Ｄ几という）１０と、
ターゲットアドレスレジスタｃ以下ＴＡＤ几という）１
１と、ＬＴリクエストレジスタ（以下ＬＴＲ，Ｑという
）１２と、ＬＢリクエストレジスタ（以下ＬＢＨ，Ｑと
いう）１３と、ＬＢデータバッファ（以下ＬＢＢという
）１４と、多数のデータを記憶しているｌ（ＡＭ群１９
とを備えており、さらに、本発明による情報の転送制御
を行うために、次のラインアドレスを生成するための＋
１加算器１６と、判定回路１７と、タイミング生成回路
１８と、次ラインアドレスレジスタ（以下ＮＸＡＤＩＩ
、という）２０と、フラグ２１と、比較回路２２と、次
ラインデータバッファ（以下ＮＸＬＴＢという）２３と
、ラインデータバッファ（以下ＬＴＢという）２４と、
セレクタ２５とを備えて構成される。
判定回路１７は、ＬＴＲＱ１２が′１″を示している場
合にＴＡＤ几１１のアドレスをデコードし、このアドレ
スが２イン内最終アドレスであるか否かを判定し、最終
アドレスであれば、ラインクロスが発生しているものと
して、ラインクロス信号Ｃ以下ＬＣ信号という）２６を
発生する。この醪合、ＬＢＲＱが′１″を示していれば
、判定回路１７はＬＣ信号２６を発生しない。ＮＸＡＤ
凡２ｏは、このＬＣＤ５号２６が′１″のとき、＋１加
算器１６によりＡＤＲＩ Ｏのアドレスに＋１された次
ラインアドレスをラッチする。フラグ２１は、ラインク
ロスが発生したことを示すもので、ＬＣ信号２６でセッ
トされ、後述するライン一致信号（以下ＣＯ傷信号いう
）２７によりリセットされる。
合にＴＡＤ几１１のアドレスをデコードし、このアドレ
スが２イン内最終アドレスであるか否かを判定し、最終
アドレスであれば、ラインクロスが発生しているものと
して、ラインクロス信号Ｃ以下ＬＣ信号という）２６を
発生する。この醪合、ＬＢＲＱが′１″を示していれば
、判定回路１７はＬＣ信号２６を発生しない。ＮＸＡＤ
凡２ｏは、このＬＣＤ５号２６が′１″のとき、＋１加
算器１６によりＡＤＲＩ Ｏのアドレスに＋１された次
ラインアドレスをラッチする。フラグ２１は、ラインク
ロスが発生したことを示すもので、ＬＣ信号２６でセッ
トされ、後述するライン一致信号（以下ＣＯ傷信号いう
）２７によりリセットされる。
比較回路２２は、フラグ２１が′１”のとき、ＡＤｋＬ
ｉｏとＮＸＡＤ凡２０の内容を比較し、一致していれば
ＣＯＣ信号２７発生する。タイミング生成回路１８は、
ＬＴＲＱ１２．あるいはＬＢＲＱ１３が１”となってい
れば、ＲＡＭ１１９を起動するために必要な制御信号凡
Ａｓ％ＣＡＳ、ＷＩ！２を発生する。ＲＡＭ群１９が例
えばベージモード−で動作するものであり、１ラインの
データを２回ベージで読出し、書込み可能なものであれ
ば、几ＡＭ群１９は、Ｉ、Ｃ信号２６が′θ″ならば通
常の２回ページ読出しを行い、１”ならばさらに２回ペ
ージ読出しを追加し、次ラインのデータを読出す。
ｉｏとＮＸＡＤ凡２０の内容を比較し、一致していれば
ＣＯＣ信号２７発生する。タイミング生成回路１８は、
ＬＴＲＱ１２．あるいはＬＢＲＱ１３が１”となってい
れば、ＲＡＭ１１９を起動するために必要な制御信号凡
Ａｓ％ＣＡＳ、ＷＩ！２を発生する。ＲＡＭ群１９が例
えばベージモード−で動作するものであり、１ラインの
データを２回ベージで読出し、書込み可能なものであれ
ば、几ＡＭ群１９は、Ｉ、Ｃ信号２６が′θ″ならば通
常の２回ページ読出しを行い、１”ならばさらに２回ペ
ージ読出しを追加し、次ラインのデータを読出す。
第３図は、このときの制御信号とデータのタイムチャー
トを示すもので、ＲＡＳとＣＡ８がタイミング生成回路
１８からＲＡＭ群１群上９えられる制御信号であり、Ｌ
Ｃ信号２６が１″のとき破線で示す２回のページ動作が
追加され、これＫより耽出し出力信号Ｄｏｕｔとして当
該ラインデータと次ラインデータが得られることを示し
ている。
トを示すもので、ＲＡＳとＣＡ８がタイミング生成回路
１８からＲＡＭ群１群上９えられる制御信号であり、Ｌ
Ｃ信号２６が１″のとき破線で示す２回のページ動作が
追加され、これＫより耽出し出力信号Ｄｏｕｔとして当
該ラインデータと次ラインデータが得られることを示し
ている。
ＬＴＢ２４は、ｋＬ、ＡＭｌ！１９より胱出されたデー
タをラッチしてセレクタ３２に送り出すバッファであり
、第３図に示す当該ラインデータを送出する。ＮＸＬＴ
Ｂ２３は、フラグ２１が′１″のときに、ＲＡＭｔｉ＋
１９から読出された第３図に示す次ラインデータをラッ
チする。このＮＸＬＴＢ２３にラッチされたデータは、
当該ＬＴリクエスト時には送出されず、次以降のＬ Ｔ
ＩＪクエストで、ＣＯ信号２７が＠１″となったとき
に送出される。
タをラッチしてセレクタ３２に送り出すバッファであり
、第３図に示す当該ラインデータを送出する。ＮＸＬＴ
Ｂ２３は、フラグ２１が′１″のときに、ＲＡＭｔｉ＋
１９から読出された第３図に示す次ラインデータをラッ
チする。このＮＸＬＴＢ２３にラッチされたデータは、
当該ＬＴリクエスト時には送出されず、次以降のＬ Ｔ
ＩＪクエストで、ＣＯ信号２７が＠１″となったとき
に送出される。
セレクタ２５は、ＣＯ信号２７が′θ″のときにはＬＴ
Ｂ２４を、′１″のときにはＮＸＬＴＢ２３を選択して
、その内容なＬＴデータ７として５Ｃ３２に転送する。
Ｂ２４を、′１″のときにはＮＸＬＴＢ２３を選択して
、その内容なＬＴデータ７として５Ｃ３２に転送する。
次に、前述のような機能を持つ多数の機能回路により構
成され７’Ｃ％本発明による情報の転送制御を行うＭＳ
ｌの動作を説明する。
成され７’Ｃ％本発明による情報の転送制御を行うＭＳ
ｌの動作を説明する。
８Ｃ３２がＭＳｌに対してＬＴリクエストを行う場合、
８Ｃ３２は、ＬＴリクエスト信号４、ラインアドレス信
号２、ターゲットアドレス信号３をＭＳｌに送る。ＭＳ
ｌは、これらの信号をそれぞれＬＴＲＱ１２、Ａｔ）Ｒ
ＩＯ，ＴＡＤＲＩＩにラッチする。判、定回路１７は、
ＴＡＬ）几１１内のターゲットアドレスがライン内最終
アドレスか否かをチェックする。この場合、フラグ２１
は′ＯＮとなっているものとする。
８Ｃ３２は、ＬＴリクエスト信号４、ラインアドレス信
号２、ターゲットアドレス信号３をＭＳｌに送る。ＭＳ
ｌは、これらの信号をそれぞれＬＴＲＱ１２、Ａｔ）Ｒ
ＩＯ，ＴＡＤＲＩＩにラッチする。判、定回路１７は、
ＴＡＬ）几１１内のターゲットアドレスがライン内最終
アドレスか否かをチェックする。この場合、フラグ２１
は′ＯＮとなっているものとする。
この判定回路１７のチェックを第４図に示す、ターゲッ
トと次ターゲットとがラインクロスした場合のメモリマ
ツプにより説明する。
トと次ターゲットとがラインクロスした場合のメモリマ
ツプにより説明する。
第４図において、斜線で示す部分がターゲットであり１
斑点で示す部分か久ターゲットであり、それぞれ、ライ
ンアドレスがｎとｎ＋１であるとする。第４図ではター
ゲットを４バイト単位で示しているが、ターゲットは、
４バイト単位である必要はない。
斑点で示す部分か久ターゲットであり、それぞれ、ライ
ンアドレスがｎとｎ＋１であるとする。第４図ではター
ゲットを４バイト単位で示しているが、ターゲットは、
４バイト単位である必要はない。
判定回路１７は、第４図に示す例では、ＴＡＤＲｌｌの
アドレス６３をデコードしたとき、ＬＣ信号２６を１１
”とする。これにより、ＮＸＡＬ）Ｒ２０には、ＡＤＲ
ＩＯのラインアドレスに＋１加算した＋１加算器１６か
らの次ラインアドレスがストアされ、フラグ２１が１”
にセットされ、さらに、タイミング生成回路１８は、第
３図に示すようにＲＡＭＩｊＩｒ１９の読出しを２回ペ
ージから４回ページに変史する。この場合、当初、フラ
グ２１がｌＯ”となっていたので、比駁回ＷＰｒ２２は
、比較動作を行わす、ＣＯ信号２７は０′のままである
。このため、ｎ番地の当該ラインデータは、ＲＡＭ群１
群上９胱出されｆ、、ＴＢ２４にラッチされた後、セレ
クタ２５を介してＬＴデータ７として８Ｃ３２に送出さ
れる。ま之、久ラインのデータであるｎ＋１番地のライ
ンデータは、前述により７ラグ２１が１”にセットされ
たことにより、ＲＡＭ群１群上９読出され、ＮＸＬＴＢ
２３にストアされる。すでに説明した従来技術の場合に
は、この次ラインデータは、当該ラインデータに引続い
て８Ｃ３２に送出されることになるが、分岐命令等の場
合、次命令データが不要になることもあるので、本発明
においては、この次ラインデータをこの時点では送出せ
ず、’ＮＸＬＴＢ２３にストアしておく。
アドレス６３をデコードしたとき、ＬＣ信号２６を１１
”とする。これにより、ＮＸＡＬ）Ｒ２０には、ＡＤＲ
ＩＯのラインアドレスに＋１加算した＋１加算器１６か
らの次ラインアドレスがストアされ、フラグ２１が１”
にセットされ、さらに、タイミング生成回路１８は、第
３図に示すようにＲＡＭＩｊＩｒ１９の読出しを２回ペ
ージから４回ページに変史する。この場合、当初、フラ
グ２１がｌＯ”となっていたので、比駁回ＷＰｒ２２は
、比較動作を行わす、ＣＯ信号２７は０′のままである
。このため、ｎ番地の当該ラインデータは、ＲＡＭ群１
群上９胱出されｆ、、ＴＢ２４にラッチされた後、セレ
クタ２５を介してＬＴデータ７として８Ｃ３２に送出さ
れる。ま之、久ラインのデータであるｎ＋１番地のライ
ンデータは、前述により７ラグ２１が１”にセットされ
たことにより、ＲＡＭ群１群上９読出され、ＮＸＬＴＢ
２３にストアされる。すでに説明した従来技術の場合に
は、この次ラインデータは、当該ラインデータに引続い
て８Ｃ３２に送出されることになるが、分岐命令等の場
合、次命令データが不要になることもあるので、本発明
においては、この次ラインデータをこの時点では送出せ
ず、’ＮＸＬＴＢ２３にストアしておく。
一方、判定回路１７が、ＴＡＤＲＩ １のターゲットア
ドレス６３をデコードしなければ、ＬＣ傷号２６は＠Ｏ
ｎのままであり、タイミング生成回路１８は、ｌ（、Ａ
Ｍ群１９に対する胱出しを第３図における２回ページと
し、ｎ番地の当該ラインデータのみを読出して、Ｌ ’
１’ Ｂ ２４、セレクタ２５を経由して８Ｃ３２に送
出する。
ドレス６３をデコードしなければ、ＬＣ傷号２６は＠Ｏ
ｎのままであり、タイミング生成回路１８は、ｌ（、Ａ
Ｍ群１９に対する胱出しを第３図における２回ページと
し、ｎ番地の当該ラインデータのみを読出して、Ｌ ’
１’ Ｂ ２４、セレクタ２５を経由して８Ｃ３２に送
出する。
次に、演算処理装置３０で必要とするターゲットにライ
ンクロスが発生し、先に読出し次ラインデータのターゲ
ットに分岐命令がなく、Ｒ８３１にも、ラインアドレス
ｎ＋ｉの２インデータがなければ、５Ｃ３２は、次ター
ケットのラインに対し、ＬＴリクエストを要求する。こ
のとき、５Ｃ３２は、前述と同様に、ラインアドレス信
号２、ターゲットアドレス信号３およびＬＴリクエスト
信号４をＭＳｌに送る。この場合、ＭＳｌｌＣおいては
、先のＬＴリクエストでフラグ２１が１”にセットされ
ているので、比較回路２２は、ＡＤＲＩ０内の今回のリ
クエストによるラインアドレスと、前回のリクエスト時
にＮＸＡＤＲ２０内に保持していた次ラインアドレスと
を比較し、その一致を検出してＣ’（Ｊ信号２７を１１
”とする。この結果、タイミング生成回路１８は、Ｌ’
ｒ（ＪＲ，１２が＠１″となっているが、 ｋＬＡＭ群
１９を起動せず、セレクタ２５は、前回のリクエスト時
に続出されているｎ＋１番地のラインデータを保持して
いるＮＸＬＴＢ２３を選択し、そのデータを８０３２に
送出する。このとき、フラグ２１はリセットされる。
ンクロスが発生し、先に読出し次ラインデータのターゲ
ットに分岐命令がなく、Ｒ８３１にも、ラインアドレス
ｎ＋ｉの２インデータがなければ、５Ｃ３２は、次ター
ケットのラインに対し、ＬＴリクエストを要求する。こ
のとき、５Ｃ３２は、前述と同様に、ラインアドレス信
号２、ターゲットアドレス信号３およびＬＴリクエスト
信号４をＭＳｌに送る。この場合、ＭＳｌｌＣおいては
、先のＬＴリクエストでフラグ２１が１”にセットされ
ているので、比較回路２２は、ＡＤＲＩ０内の今回のリ
クエストによるラインアドレスと、前回のリクエスト時
にＮＸＡＤＲ２０内に保持していた次ラインアドレスと
を比較し、その一致を検出してＣ’（Ｊ信号２７を１１
”とする。この結果、タイミング生成回路１８は、Ｌ’
ｒ（ＪＲ，１２が＠１″となっているが、 ｋＬＡＭ群
１９を起動せず、セレクタ２５は、前回のリクエスト時
に続出されているｎ＋１番地のラインデータを保持して
いるＮＸＬＴＢ２３を選択し、そのデータを８０３２に
送出する。このとき、フラグ２１はリセットされる。
前述の動作で、もし、分岐命令が成立する等により、Ｌ
Ｔリクエスト時のラインアドレスがｎ＋１でなければ、
フラグ２１が１″であるので、比較回路２２は、アドレ
スの一致チェック動作を行うが、一致が得られずＣＯ信
号２７は１０″のままとなり、Ｍａｌは、通常のＬＴ動
作を行う。従って、前述の実施例では、従来技術の場合
のように。
Ｔリクエスト時のラインアドレスがｎ＋１でなければ、
フラグ２１が１″であるので、比較回路２２は、アドレ
スの一致チェック動作を行うが、一致が得られずＣＯ信
号２７は１０″のままとなり、Ｍａｌは、通常のＬＴ動
作を行う。従って、前述の実施例では、従来技術の場合
のように。
不必要なｎ＋１番地のラインデータな転送することは無
い。この場合、フラグ２１は′１″のままであり、ライ
ンアドレスとしてｎ＋１番地が要求されるまで、ＮＸＬ
ＴＢ２３内のデータは保持される。
い。この場合、フラグ２１は′１″のままであり、ライ
ンアドレスとしてｎ＋１番地が要求されるまで、ＮＸＬ
ＴＢ２３内のデータは保持される。
一方、リクエストがＬＢリクエストである場合、ＳＣ３
２は、ＬＢリクエスト信号５、Ｌ、Ｂデータ信号６とと
もにラインアドレス信号２をＭＳｌに送る。この場合、
Ｍａｔでは、フラグ２１が＠１”であれば、比較回路２
２は、前述のＴ Ｌ ＩＪクエストの場合と同様に、Ａ
ＤＲＩ ＵとＮＸＡＬ）Ｒ２０の内容を比較し、一致が
得られ九場合、ＣＯ信号２７を＠１”とし、フラグ２１
をリセットするとともに％ＮＸＬＴＢ２３内のデータを
無効とし、ＲＡＭ群１群内９内）ｆ−夕とＮＸＬＴＢ２
３内のｙ”−タの一致保証を行う。
２は、ＬＢリクエスト信号５、Ｌ、Ｂデータ信号６とと
もにラインアドレス信号２をＭＳｌに送る。この場合、
Ｍａｔでは、フラグ２１が＠１”であれば、比較回路２
２は、前述のＴ Ｌ ＩＪクエストの場合と同様に、Ａ
ＤＲＩ ＵとＮＸＡＬ）Ｒ２０の内容を比較し、一致が
得られ九場合、ＣＯ信号２７を＠１”とし、フラグ２１
をリセットするとともに％ＮＸＬＴＢ２３内のデータを
無効とし、ＲＡＭ群１群内９内）ｆ−夕とＮＸＬＴＢ２
３内のｙ”−タの一致保証を行う。
前述の本発明において、判定回路におけるラインクロス
発生の判定条件として、ターゲットアドレスが、ライン
アドレス内の最終アドレスの場合としたが、判定アドレ
スは、システムの必要に応じて任意に変更可能である。
発生の判定条件として、ターゲットアドレスが、ライン
アドレス内の最終アドレスの場合としたが、判定アドレ
スは、システムの必要に応じて任意に変更可能である。
以上説明したように、本発明によれば、次ラインデータ
の読出しの必要性を主記憶装置内で判断しているので、
バッファ・ストレージの負担を無く１ことができ、次ラ
インの先読出し回数もラインクロスが発生したときに限
定し、かり、演算処理装置で先ライン命令実行中に分岐
命令条件の成立等により次ラインデータが不必要にたつ
九場合は、先読出ししていた欠ラインデータを転送しな
いように制御しているので、効率的な情報の転送制御方
式を実現することができる。
の読出しの必要性を主記憶装置内で判断しているので、
バッファ・ストレージの負担を無く１ことができ、次ラ
インの先読出し回数もラインクロスが発生したときに限
定し、かり、演算処理装置で先ライン命令実行中に分岐
命令条件の成立等により次ラインデータが不必要にたつ
九場合は、先読出ししていた欠ラインデータを転送しな
いように制御しているので、効率的な情報の転送制御方
式を実現することができる。
第１図は本発明の一実施例を示す主記憶装置のブロック
図、第２図は本発明による主記憶装置を使用する情報処
理装置のブロック図、第３図は主記憶装置の動作を説明
するタイムチャート、第１図はラインクロス発生時のメ
モリマツプを示す図である。
図、第２図は本発明による主記憶装置を使用する情報処
理装置のブロック図、第３図は主記憶装置の動作を説明
するタイムチャート、第１図はラインクロス発生時のメ
モリマツプを示す図である。
Claims (1)
- １、多階層の記憶装置を備える情報処理装置における記
憶装置の転送制御方式において、主記憶装置内に、リー
ド動作時のターゲットと次ターゲットとが連続するライ
ンに渡り存在するラインクロスが生じているか否かを判
断する判定回路と、判定の結果ラインクロスが生じてる
場合に次ラインアドレスをストアするレジスタと、当該
ラインのデータだけでなく次ラインのデータも予め読み
出すようにＲＡＭ群を制御するタイミング生成回路と、
この制御により読出された次ラインのデータをストアす
るバッファと、次のリード動作時に前記次ラインアドレ
スと今回のラインアドレスとが一致するか否かを判定す
る比較回路と、該比較回路で一致が得られたとき前記ス
トアされた次ラインのデータを転送するセレクタとを備
えたことを特徴とする記憶装置の転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61292302A JPS63146143A (ja) | 1986-12-10 | 1986-12-10 | 記憶装置の転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61292302A JPS63146143A (ja) | 1986-12-10 | 1986-12-10 | 記憶装置の転送制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63146143A true JPS63146143A (ja) | 1988-06-18 |
Family
ID=17780000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61292302A Pending JPS63146143A (ja) | 1986-12-10 | 1986-12-10 | 記憶装置の転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63146143A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0195345A (ja) * | 1987-09-21 | 1989-04-13 | Motorola Inc | バスマスタ |
| JP2010512580A (ja) * | 2006-12-08 | 2010-04-22 | クゥアルコム・インコーポレイテッド | 低複雑性命令プリフェッチシステム |
-
1986
- 1986-12-10 JP JP61292302A patent/JPS63146143A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0195345A (ja) * | 1987-09-21 | 1989-04-13 | Motorola Inc | バスマスタ |
| JP2010512580A (ja) * | 2006-12-08 | 2010-04-22 | クゥアルコム・インコーポレイテッド | 低複雑性命令プリフェッチシステム |
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