JPS62110328A - 音程復元装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、記録速度の２倍の速度で音声信号を再生した
時に、音の高さを記録時と同一に復元する音程復元装置
に関する。

従来の技術 近年、記録速度とは異なる速度で音声信号を再生するこ
とが重要視されてきた。記録速度の２倍で再生すれば、
本来の半分の時間ですみ、テープレコーダやＶＴＲに記
録したものを半分の時間で内容を把握できる。しかし、
単純に再生速度を２倍にしたのでは、音程が高くなシ、
聞きとりにくくなると同時に、発音者の特長があられれ
ない。

そこで音の高さを変えずに、短時間で記録内容を早聞き
する装置が要望されている。

（例エバ、「会話の時間軸を圧縮・伸長するチー７’ｌ
／″−ダ」日経エレクトロニクス１９７６−７゜以下、
図面を参照しながら従来の音程復元装置について説明を
行う。

第８図は従来の音程復元装置の構成図を示したものであ
る。第８図において、１は久方信号をディジタル信号に
変換するアナログ・ディジタル変換回路、２は前記ディ
ジタル信号を記憶するディジタルメモリ、３はディジタ
ルメモリ２に書き込み、読み出しの制御を行う書き込み
、読み出し制御回路、４はディジタルメモリ２がら読み
出された信号を保持する保持回路、１６は保持回路４の
出力のディジタル信号をアナログ信号に変換するディジ
タル・アナログ変換回路、１０はアナログ・ディジタル
変換回路１を動作させる変調りａツク発生回路、１１は
ディジタルメモリ２に書き込む番地を書き込み・読み出
し制御回路３へ供給する書き込み番地発生回路、１２は
ディジタルメモリ２から読み出す番地を書き込み・読み
出し制御回路３へ供給する読み出し番地発生回路、１４
はディジタル・アナログ変換回路１６を動作させる復調
クロ・ツク発生回路、１５は低域通過フィルタである。

以上のように構成された音程復元装置について、以下そ
の動作を説明する。第９図にその原理図を示す。記録時
と同じ速度で再生する場合、時刻。

＜ｔ２ＮＴにおいて、周期２Ｔでｄ０、　　ｄＩ’　＋
　”・・・・＋　ｄＮ−−１のＮ個の信号が再生される
とする。

このとき、２倍速再生では、０≦ｔ（２ＮＴにおいて、
　ｄｏ、ｄ４．・・・・・＋　　ｄ２Ｎ−ｊ　　の信号
が再生される。これを音程を下げて、記録時と同じ音程
にするために、第９図（ｄ）に示したように、０　＜　
１　＜２ＮＴにおいてｄ０、　　ｄｌ　　＋　叫”　ｒ
　　ｄＮ−１を再生し、ｄＮ、ｄＮ＋１．・・・・・・
、　　ｄ２Ｎ−＋　　の信号は再生せず、２ＮＴ≦ｔ（
４ＮＴでｄ２Ｎ＋　ｄ２Ｎ＋１　　＋・・・・・・、　
　６３Ｎ−１を再生する。以下同様に再生していく。

これにより、再生された信号は本来の録音時の音程に復
元される。

発明が解決しようとする問題点 しかし、上記のような方法では、　ｄＮ〜１と６２Ｎで
信号が不連続になシ、雑音が発生する０まだ、ｄＮ　＋
　ｄＮ＋ｌ　＋・・・・・・＋　　ｄ２Ｎ−１の信号は
全く再生されず、この部分の信号のもつ情報が欠落する
という問題点を有していた。また、連続して長区間の信
号が欠落するのを避けるために、Ｎを小さくすると、時
間あたりの接続点の回数が増加し雑音が増加する。

本発明は上記問題点に鑑み、入力のすべての信号を使用
し、かつ不連続点の処理を施すことにより、情報の欠落
が少く、接続点の雑音を低減できる音程復元装置を提供
するものである。

問題点を解決するだめの手段 この目的を達成するために本発明の音程復元装置は、ア
ナログの入力信号を１ビットのディジタル信号に変換し
、このディジタル信号を記憶するディジタルメモリに出
力するアナログ・ディジタル変換回路と、書き込み番地
発生回路と第１．第２の読み出し番地発生回路とで発生
するアドレス・データを入力データとしディジタルメモ
リの書き込み、読み出しの番地を指定し、書き込み、読
み出しの制御信号を発生する書き込み・読み出し制御回
路と、第１．第２の読み出し番地によってディジタルメ
モリから読み出される各々の信号を周期２ででう・フチ
する第１．第２の保持回路と、第１、第２の保持回路で
う・フチされた各々の信号に対して、単調増加する重み
関数Ｌ　（Ｘ）　（σくｘ≦ＮＴ、Ｏ≦Ｗ、　（Ｘ）≦
１）または単調減少する重み関数Ｗ２（ｘ）　、　（０
ｆＸＫＮ　Ｔ　、　Ｏ’−Ｗ２ＣＸ）’＝’　）を掛け
あわせる第１．第２の乗算回路と、第１゜第２の乗算回
路を制御する振幅制御回路と、第１゜第２の乗算回路の
ディジタル出力信号を第１．第２の積分回路でアナログ
信号に変換するためのディジタル・アナログ変換回路と
、前記第１．第２の積分回路の出力を加算する加算回路
とを具備した構成となっている。

作用 本発明は、上記した構成により、ある基準時刻ｔ＝０か
ら周期Ｔで信号ｄ。＋　　ｄ１＋　ｄ２　　＋　”””
＋ｄ２Ｎ−１の２Ｎ個の信号をディジタルメモリへ記憶
し、第１の保持回路では、０≦ｔ　（２Ｎ　Ｔの時間に
周期２Ｔで信号ｄ０、　　ｄ１＊　ｄ２　　＋・・・・
・・。

ｄＮ−１のＮ個の信号をディジタルメモリから読み出し
て保持し、第２の保持回路では、ＮＴ≦ｔく３ＮＴの時
間に周期２Ｔで信号ｄＮ　ｒ　ｄＮ＋Ｉ　　＊ｄＮ＋２
・°°・”　＋　ｄ２Ｎ−１のＮ個の信号をディジタル
メモリから読み出して保持し、また、第１の保持回路の
出力信号に第１の乗算回路で、０≦ｔ≦ＮＴＫ対しＬ（
ｔ）ヲ、ＮＴ≦ｔ≦２ＮＴに対しＷ２（ｔ−Ｎ’Ｊ”）
をそれぞれ掛けあわせ、第２の保持回路の出力信号に第
２の乗算回路で、０≦ｔ＜ＮＴニ対し　Ｗ２　（ｔ）ｔ
−１ＮＴ≦ｔ＜２ＮＴＫ対しｗ１（ｔ−ＮＴ　）をそれ
ぞれ担げあわせかっ、上述の書き込み、読み出し、振幅
制御を周期２ＮＴで繰りがえすことにより音程の復元を
はかるものである。

実施例 以下本発明の一実施例について図面を参照しながら説明
する。第１図は本発明の一実施例における音程復元装置
の構成図を示すものである。

２１は変調クロック発生回路１０のりｏ　ツクによって
入力信号を１ビットのディジタル信号に変換しこのディ
ジタル信号を記憶するディジタルメモリ（ＲＡＭ）２に
出力する１ビットアナログ・ディジタル変換回路、３は
書き込み番地発生回路１１と第１．第２の読み出し番地
発生回路１２゜１３とで発生するアドレス・データを入
力データとしディジタルメモリ２の書き込み、読み出し
の番地を指定し、書き込み、読み出しの制御信号を発生
する書き込み、読み出し制御回路、４．６は第１．第２
の読み出し番地によってディジタルメモリ２から読み出
される各々の信号を周期２Ｔでう・フチする第１．第２
の保持回路、６．７は第１゜第２の保持回路４．５でラ
ッチされた各々の信号に対して、単調増加する重み関数
Ｗ１（ｘ）（０＜、ｘ≦ＮＴ、ｏ二ｔ＋　（Ｘ）≦１）
または単調減少する重み関数Ｗ２（ｘ）　、　（ｏ＜、
ｘｆＮ　Ｔ　、　Ｏ＜　Ｗ２（ｘ）＜　１　）を掛けあ
わせる第１．第２の乗算回路％　８は第１゜第２の積分
回路１６．１７の出力信号を加算する加算回路、９は第
１．第２の乗算回路６，７を制御する振幅制御回路で、
ある基準時刻をｔ＝Ｏから周期Ｔで信号ｄＯ、ｄｌ、　
ｄ２　　、−−　、ｄ２Ｎ−＋の２Ｎ個の信号をディジ
タルメモリ２へ記憶し、第１の保持回路４で、ｏｆｔ＜
２ＮＴの時間に周期２Ｔで信号ｄ。、ｄｉ　、ｄ２　、
　”””　、　ｄＮ−＋のＮ個の信号をディジタルメモ
リ２から読み出して保持し、第２の保持回路５では、Ｎ
Ｔ≦ｔ（３ＮＴの時間に周期２でで信号ａＮ、（ＩＮ＋
＋　、　　ｄＮ＋２　。

・・・・＋　　ｄ２Ｎ−１のＮ個の信号をディジタルメ
モリ２から読み出して保持し、また、第１の保持回路４
の出力信号に第１の乗算回路６で、ＯＳｔ≦ＮＴに対し
Ｌ（ｔ）を、ＮＴ＜ｔ≦２ＮＴに対しＷ２（ｔ−ＮＴ）
をそれぞれ掛けあわせ、第２の保持回路６の出力信号に
第２の乗算回路７で、０≦ｔ≦ＮＴに対しＷ２（ｔ）を
、ＮＴ≦ｔｑ２ＮＴに対しＷ１（ｔ−ＮＴ）をそれぞれ
掛けあわせる。

このようにして得られた第１　、第２の乗算回路６．７
の出力信号は、第１．第２の積分回路１６゜１７を介し
てそれぞれアナログ出力となり、第１゜第２の積分回路
１６．１７の出力は加算回路８に出力される。２６．２
７はディジタルメモリからのディジタル信号を上述した
ようにアナログ信号に変換する１ビットデイジタル・ア
ナログ変換回路を構成する。

尚、各図において、同一部には同一番号を付している。

ここで、第２図を用いて、本発明の原理について説明す
る。

第２図は本発明の原理図を示すものである。倍速再生時
には、時刻０≦ｔ（２ＮＴの間にｄ。。

ｄｌ、・・・・・・、　　ｄ２Ｎ−１の２Ｎコの信号が
入力されディジタルメモリ２に書き込まれる。このとき
、第１の読み出し番地発生回路１２で与えられた番地に
より、第１の保持回路４にはＯ＜ｔ（２ＮＴの間にｓ　
　ｄＯ＊　　ｄ１＊・・・・・・、　　ａＮ−＋の信号
が読み出され、第２の読み出し番地発生回路１３で与え
られた番地により、従来欠落していたｄＮ、　ｄＮ＋＋
　。

・・・・・・、　　’１２Ｎ−１の信号は、時刻ＮＴ二
ｔ（３ＮＴの間に第２の保持回路６へ読み出される。第
１の保持回路４と第２の保持回路６に読み出された２つ
の信号は不連続点があるので、各々の信号に対して不連
続点の影響をなくすように振幅制御Ｔ１゜Ｔ２を加える
。第１の保持回路４に読み出された信号に対しては、第
２図（０に示すように振幅制御Ｔ１により、第２の保持
回路５に読み出された信号に対しては第２図（ｇ）に示
すように振幅制御Ｔ２により不連続点の周期と同期して
直線状に振幅変調を加える。この振幅変調を加える方法
を次に示す。すなわち、第１の保持回路と第２の保持回
路の出力に対して振幅制御回路９によって第１の乗算回
路６と第２の乗算回路７の乗算係数を０〜１に変化させ
ることにより、振幅制御Ｔ１．　　Ｔ２を行う。以上で
記した、２つの読み出された信号を第１．第２の積分回
路１６．１７を介して加算回路８で加算したものを出力
とすることにより、情報の欠落の少い、接続点の雑音の
少い音程復元された音が得られることになる。

以上のように構成された音程復元装置について以下その
動作について説明する。

１ビットアナログ自ディジタル変換回路２１は入力信号
を１ピ・ソトのディジタル信号に変換する。

この出力であるディジタル信号は、書き込み、読み出し
制御回路３で第２図（＆）のタイミングで周期Ｔごとに
ディジタル・メモリ２に書き込まれる。

ディジタル・メモリ２に書き込まれる番地、読み出され
る番地は第２図（ｂ）に−例を示したように、一定時間
が来ると、リセットされる。この書き込み番地、第１の
読み出し番地、第２の読み出し番地は各々書き込み番地
発生回路１１、第１の読み出し番地発生回路１２、第２
の読み出し番地発生回路１３によって発生し、書き込み
・読み出し制御回路３で、第２図（ａ）のタイミングで
ディジタル・メモリ２に与えられる。第１の保持回路４
は、第２図（ａ）の読み出しり、の時刻に読み出される
信号を２Ｔ時間保持し、第２の保持回路５は、読み出し
Ｄ２の時刻に読み出される信号を２Ｔ時間保持する。第
１の乗算回路６は、第２図（０に示した振幅を、振幅制
御回路９によって乗算係数を変え、これを保持回路４に
かけあわせることにより振幅の変化をもたらす。第２の
乗算回路７も同様に、第２図（ｇ）に示した振幅制御Ｔ
２をかけるものである。加算回路８は、第１の乗算回路
６の出力と第２の乗算回路７の出力を加算し、低域通過
フィルタ１５を通って出力信号とする。尚、第３図は本
実施例における各部の動作状態及び番地の配列を示すタ
イミングチャートである。

以上のように本実施例によれば、一単位時間に第２図の
ように２度の読み出しを行い、異なる時間に記憶された
信号を読み出し、これに振幅制御をして加算したことに
より、音程復元した音声の情報の欠落が少く、かつ接続
点の雑音を少くすることができる。

この実施例では１ビ２．トのアナログ・ディジタル変換
器を用いているがこのアナログ・ディジタル変換器に適
応形デルタ変・復調器を用いる場合について説明する。

第４図がその構成ブロック図である。

第４図においてブロック（ａ）は適応形デルタ変調器を
示す。第４図において％３０は比較器、３１は標本化ク
ロシフ毎に１ピ・ントのディジタル信号を出力する標本
化回路、３２は量子化ステップ幅を決定するアルゴリズ
ムを有するステップ幅適応ロジック回路、３３はアップ
ダウンカウンターで入力信号に従ってｍビットのカウン
ター出力がでる。３４はｍビットの信号をｎビ・ソトに
変換するデコーダ、３５はデコーダ３４からのｎピ・ソ
トの出力信号に対応してパルス幅を出力するパルス幅変
調回路、３６は標本化回路からの’１’、’Ｏ’の出力
に対応して正・負に切り換える極性切り換え回路、３７
は極性切り換え回路３６からの出力を積分し、アナログ
信号に変換する積分回路である０ 同様にブロック（ｂ）は適応形デルタ復調器を示す。

図において同一部には同一番号を付している。従って積
分回路３７の出力を低域フィルター３８を介してアナロ
グ出力を得る。

本発明の動作原理を第６図により説明する。ステップ幅
適応ロジック回路３２により、ステップ幅を現時点より
更に大きくする場合はアンプカウンターが、現時点より
ステップ幅を小さくする場合はダウンカウンタ−がそれ
ぞれ働く信号がアップダウンカウンター３３に送られる
。ア・ツブダウンカウンタ−３３の出力はｍ＝３ビット
、デコーダ３４の出力はｎ　＝　４ビ、ｌ−の場合で説
明するＯアップダウンカウンター３３の出力は８通り（
ｏｏｏ　、ｏｏｌ、−、−、、−、１１１）のうちどれ
かの信号を選択する。８通りの信号に対し、パルス幅の
出力信号を直線で対応させる場合はデコーダ３４は必要
としない。しかし、無信号時の雑音を小さくし、かつ高
い周波数や大きな入力時に生ずる過負荷雑音を小さくす
るには直線の対応だけでは十分でない。そこでデコーダ
３４により非直線で対応させる。３ビ・ソトのカウンタ
ー出力が４ビ・７）（２’＝１６通り）のうち、非直線
形で例えば下表のように対応させる。

（以　下金　白） １０進数で表わすと０．１．２，３，５，７゜１１．１
５である。次にこのようなデコーダ３４の出力をパルス
幅に変換するパルス幅変調は具体的にはカウンターで実
現できる。この場合は４ビットカウンターを用いている
がマスタークロックによるカウンター数によりそれに対
応したパルス幅がでる。

例としてマスタークロ、ツクＭ　ＣＫ　＝　４．００Ｍ
Ｈ２（６Ｍ　＝０．２　ｓ　μｓｅｃ　）　、変・復調
器の標本化りｏ　ツクを２ｓｏＫＨ２（△Ｔ＝＝４μｓ
ｅｃ　）とすると１周期内では最大で ΔＴ／ΔＭ：１６（カウント数） である。このときは１周期内（４μｓｅｃ　）すべて″
１″となり、パルス幅も最大である。以下同様に １２カウント　−３μ５ｅｃ ８カウント−４２μ５６０ ６カウント　−１，５μ５ｅｃ ４カウント　−１μ５ｅｃ ３カウント　−〇、７６μ５ｅｃ ２カウント　−）　　０．５　μ８１５ｃ１カウントー
１−０．２５μｓｅｃ のそれぞれパルス幅となる。このパルス幅は１周１町内
であればどの位置にあってもよく、例えば第６図（ｂ）
、第７図（１））のようなパルス出力幅が考えられる。

以上のようなパルス出力が各周期毎に得られ、この信号
を極性切り換え回路３６で正負に切り換え、それを積分
回路３７で積分してアナログ信号を出力する。更に量子
化雑音、過負荷雑音を減少させるにはアップダウンカウ
ンター３３のビ・ソト数を増やし、カウンター３４のピ
ット数を増やしてやるとよい。

次に乗算方式について説明する。

振幅制御回路９は具体的には第６図（ａ）、第７図（亀
）（同一のもの）のようなパルス幅をもった信号であり
、第２図（ｆｌ　、　（ｇ）に示すように時間０〜ＮＴ
の間で変化する。今ここでパルス幅変調回路３５の出力
を第６図（ｂ）のＰ７の場合とし、振幅制御回路９から
の出力をＤ２の場合とするとＰ７ＸＤ２は零になってし
まい、本来目的とするＰ７の信号を員にすることができ
ない。これは他の条件の乗算でも同様な現象が起こる可
能性がある。そこで本実施例ではパルス幅変調回路３６
の出力を第７図（ｂ）のように時間的に分散したパルス
を生成し、前述したような乗算を行なう。そうすると先
程のＰ７ＸＤ２では第１の山だけが″１″になって残り
、他の３つの山は′０′となり、只の出力波形が得られ
る。尚、ディジタル波形の乗算はＡＮＤゲート回路で実
現できる。

なお、本実施例では、振幅制御をディジタル信号に対し
て行なっているが、ディジタル・アナログ変換後に行な
って、その後に加算してもよい。

以上のように本実施例ではアナログ・ディジタル変換方
式に適応形デルタ変・復調器を用いて構成したため、回
路規模が小さく、しかもゲート回路で実現できる部分を
多く用いているので安価に音程復元装置を構成できる。

発明の効果 本発明は、第２の読み出し番号発生回路と、第２の保持
回路と第１．第２の乗算回路と加算回路と振幅制御回路
とを設けることにより、従来全く使用していなかった信
号を用いて音程復元できる。

したがって音程復元後も情報の欠落が少く、また振幅制
御をしたことにより接続点の雑音を低減するという効果
を得ることができる優れた音程復元装置を実現できるも
のである。

また、アナログ・ディジタル変換方式にＡＤＭ方式を用
いれば、回路規模を小さく安価に音程復元装置を実現で
きるものである。

【図面の簡単な説明】

第１図は本発明の一実施例における音程復元装置の構成
を示すブロック図、第２図は本発明の音程復元の原理図
、第３図は本発明の一実施例におけるディジタルメモリ
の動作状態及び番地配列を示すタイミングチャート、第
４図は本発明におけるアナログｅディジタル変換回路の
構成ブロック図、第５図は本発明のアナログ・ディジタ
ル変換回路の主要動作を説明するだめのブロック図、第
６図、第７図は本・発明の乗算回路の動作説明のだめの
波形図、第８図は従来例における音程復元装置のプロ、
り図、第９図は従来例における音程後、　　元の原理図
である。 ２・・・・・・ディジタルメモリ、３・・・・・・書き
込み・読み出し制御回路、４・・・・・・第１の保持回
路、６・・・・・第２の保持回路、６・・・・・・第１
の乗算回路、７・・・・・・第２の乗算回路、８・・・
・・・加算回路、９・・・・・・振幅制両回路・　１Ｑ
・・・・・・変調クロ、ツク発生回路、１１０．。 ・・・書き込み番地発生回路、１２・・・・・・第１の
読み出し番地発生回路、１３・・・・・・第２の読み出
し番地発生回路、１４２１９００．復調クロック発生回
路、１６・・・・・低域通過フィルタ、１６・・・・・
・第１の積分回路、１７・・・・・・第２の積分回路、
２１・・・・・・１ビットアナログ・ディジタル変換回
路、２６．２７・・・・・・１ビットディジタル舎アナ
ログ変換回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第２
図 θ　　　　　　Ｎ了　　　　　２Ｎ７　　　　　３ＮＴ
　　　　　４Ｈ７第３図 （αＪ 端間 ＊ｉｒ＋ ’　　　　　　　　　ｔｓ Ｑ−Ｑ＋　ζ　（（（（ζ ロ　　　　−　　　Ｎ　　　＋Ｉ　　　ψ　　　１、１
　　　　ζ　　　ト　　　鳴Ｑ　　へ　ら　ら　ら　Ｑ
　ら　Ｃ＞Ｃ＞句　　ト　　鵠　　ｈ　　！　　勺　　
〜　　−ζ　Ｑ、　　ＣＬ　　（：＜　　ｃｓ−ｃ＜　
　ＣＬ　　％ウ　　　−〜　　　　　　　聾　　　１、
ｌ　　　　鴫　　　Ｉ＋　　　鳴Ｑ　　　Ｑ　　Ｃｓ　
　　ＱＩ　　　Ｑ　　　Ｑ　　　Ｃｓ　　　Ｑ　　　Ｑ
区

Claims (5)

【特許請求の範囲】
1. （１）アナログの入力信号を１ビットのディジタル信号
   に変換し、前記ディジタル信号を記憶するディジタルメ
   モリに出力するアナログ・ディジタル変換回路と、書き
   込み番地発生回路と第１第２の読み出し番地発生回路と
   で発生するアドレス・データを入力データとし前記ディ
   ジタルメモリの書き込み、読み出しの番地を指定し、書
   き込み、読み出しの制御信号を発生する書き込み、読み
   出し制御回路と、第１、第２の読み出し番地によって前
   記ディジタルメモリから読み出される各々の信号を周期
   ２Ｔでラッチする第１、第２の保持回路と、第１、第２
   の保持回路でラッチされた各々の信号に対して、単調増
   加する重み関数Ｗ＿１（ｘ）（Ｏ≦ｘ≦ＮＴ、Ｏ≦Ｗ＿
   １（ｘ）≦１）または単調減少する重み関数Ｗ＿２（ｘ
   ）（Ｏ≦ｘ≦ＮＴ、Ｏ≦Ｗ＿２（ｘ）≦１）を掛けあわ
   せる第１、第２の乗算回路と、第１、第２の乗算回路の
   ディジタル出力信号を第１、第２の積分回路でアナログ
   信号に変換するための１ビットディジタル・アナログ変
   換回路と前記第１、第２の積分回路の出力を加算する加
   算回路とを具備し、ある基準時刻をｔ＝Ｏから周期Ｔで
   信号ｄ＿０、ｄ＿１、ｄ＿２、・・・・・・、ｄ＿２＿
   Ｎ＿−＿１の２Ｎ個の信号を前記ディジタルメモリへ記
   憶し、第１の保持回路では、Ｏ≦ｔ＜２ＮＴの時間に周
   期２Ｔで信号ｄ＿０、ｄ＿１、ｄ＿２、・・・・・・、
   ｄ＿Ｎ＿−＿１のＮ個の信号を前記ディジタルメモリか
   ら読み出して保持し、第２の保持回路では、ＮＴ≦ｔ＜
   ３ＮＴの時間に周期２Ｔで信号ｄ＿Ｎ、ｄ＿Ｎ＿＋＿１
   、ｄ＿Ｎ＿＋＿２、・・・・・・、ｄ＿２＿Ｎ＿−＿１
   のＮ個の信号を前記ディジタルメモリから読み出して保
   持し、また、第１の保持回路の出力信号に第１の乗算回
   路で、Ｏ≦ｔ≦ＮＴに対しＷ＿１（ｔ）を、ＮＴ≦ｔ≦
   ２ＮＴに対しＷ＿２（ｔ−ＮＴ）をそれぞれ掛けあわせ
   、第２の保持回路の出力信号に第２の乗算回路で、Ｏ≦
   ｔ≦ＮＴに対しＷ＿２（ｔ）を、ＮＴ≦ｔ≦２ＮＴに対
   しＷ＿１（ｔ−ＮＴ）をそれぞれ掛けあわせる振幅制御
   回路を有し、かつ、上述の書き込み、読み出し、振幅制
   御を周期２ＮＴで繰りかえすことにより音程の復元をは
   かる音程復元装置。
2. （２）１ビットのアナログ・ディジタル変換に適応形デ
   ルタ変調方式を用い、その方式がデルタ変調された１ビ
   ットのディジタルデータ″１″又は″Ｏ″が複数個連続
   したとき量子化ステップ幅を大きくして積分器出力を可
   変する圧縮伸長回路を有するデルタ変調器において適応
   量子化ステップ幅をパルス幅変調回路を用いて決定する
   ことを特徴とする特許請求の範囲第１項記載の音程復元
   装置。
3. （３）パルス幅変調回路として、パルス数に対応して直
   線でパルス幅に変換する直線形パルス幅変調回路を用い
   ることを特徴とする特許請求の範囲第２項記載の音程復
   元装置。
4. （４）パルス幅変調回路として、パルス数に対応して非
   直線でパルス幅に変換する非直線形パルス幅変調回路を
   用いることを特徴とする特許請求の範囲第２項記載の音
   程復元装置。
5. （５）第１、第２の乗算回路において、乗数、被乗数の
   両信号ともパルス幅変調された信号であることを特徴と
   する特許請求の範囲第１項記載の音程復元装置。