JPH0331287B2 - - Google Patents

Description

【発明の詳細な説明】

産業上の利用分野 本発明は、記録速度の２倍の速度で音声信号を
再生した時に、音の高さを記録時と同一に復元す
る音程復元装置に関する。 従来の技術 近年、記録速度とは異なる速度で音声信号を再
生することが重要視されてきた。記録速度の２倍
で再生すれば、本来の半分の時間ですみ、テープ
レコーダやVTRに記録したものを半分の時間で
内容を把握できる。しかし、単純に再生速度を２
倍にしたのでは、音程が高くなり、聞きとりにく
くなると同時に、発音者の特長があらわれない。
そこで音の高さを変えずに、短時間で記録内容を
早聞きする装置が要望されている。 （例えば、「会話の時間軸を圧縮・伸長するテ
ープレコーダ」日経エレクトロニクス1976.7.26） 以下、図面を参照しながら従来の音程復元装置
について説明を行う。 第８図は従来の音程復元装置の構成図を示した
ものである。第８図において、１は入力信号をデ
イジタル信号に変換するアナログ・デイジタル変
換回路、２は前記デイジタル信号を記憶するデイ
ジタルメモリ、３はデイジタルメモリ２に書き込
み、読み出しの制御を行う書き込み、読み出し制
御回路、４はデイジタルメモリ２から読み出され
た信号を保持する保持回路、１６は保持回路４の
出力のデイジタル信号をアナログ信号に変換する
デイジタル・アナログ変換回路、１０はアナロ
グ・デイジタル変換回路１を動作させる変調クロ
ツク発生回路、１１はデイジタルメモリ２に書き
込む番地を書き込み・読み出し制御回路３へ供給
する書き込み番地発生回路、１２はデイジタルメ
モリ２から読み出す番地を書き込み・読み出し制
御回路３へ供給する読み出し番地発生回路、１４
はデイジタル・アナログ変換回路１６を動作させ
る復調クロツク発生回路、１５は低減通過フイル
タである。 以上のように構成された音程復元装置につい
て、以下その動作を説明する。第９図にその原理
図を示す。記録時と同じ速度で再生する場合、時
刻０t2NTにおいて、周期2Tでd₀、d₁、…、
d_N-1のＮ個の信号が再生されるとする。このと
き、２倍速再生では、０ｔ＜2NTにおいて、
d₀、d₁、…、d_2N-1の信号が再生される。これを
音程を下げて、記録時と同じ音程にするために、
第９図ｄに示したように、０ｔ＜2NTにおい
てd₀、d₁、…、d_N-1を再生し、d_N、d_N+1、…、
d_2N-1の信号は再生せず、2NTｔ＜4NTでd_2N、
d_2N+1、…、d_3N-1を再生する。以下同様に再生し
ていく。 これにより、再生された信号は本来の録音時の
音程に復元される。 発明が解決しようとする問題点 しかし、上記のような方法では、d_N-1とd_2Nで
信号が不連続になり、雑音が発生する。また、
d_N、d_N+1、…、d_2N-1の信号は全く再生されず、
この部分の信号のもつ情報が欠落するという問題
点を有していた。また、連続して長区間の信号が
欠落するのを避けるために、Ｎを小さくすると、
時間あたりの接続点の回数が増加し雑音が増加す
る。 本発明は上記問題点に鑑み、入力のすべての信
号を使用し、かつ不連続点の処理を施すことによ
り、情報の欠落が小く、接続点の雑音を低減でき
る音程復元装置を提供するものである。 問題点を解決するための手段 この目的を達成するために本発明の音程復元装
置は、アナログの入力信号を１ビツトのデイジタ
ル信号に変換し、このデイジタル信号を記憶する
デイジタルメモリに出力するアナログ・デイジタ
ル変換回路と、書き込み番地発生回路と第１、第
２の読み出し番地発生回路とで発生するアドレ
ス・データを入力データとしてデイジタルメモリ
の書き込み、読み出しの番地を指定し、書き込
み、読み出しの制御信号を発生する書き込み・読
み出し制御回路と、第１、第２の読み出し番地に
よつてデイジタルメモリから読み出される各々の
信号を周期2Tでラツチする第１、第２の保持回
路と、第１、第２の保持回路でラツチされた各々
の信号に対して、単調増加する重み関数W₁（ｘ）
（０ｘNT、０W₁（ｘ）１）または単調
減少する重み関数W₂（ｘ）、（０ｘNT、０
W₂（ｘ）１）を掛けあわせる第１、第２の乗算
回路と、第１、第２の乗算回路を制御する振幅制
御回路と、第１、第２の乗算回路のデイジタル出
力信号を第１、第２の積分回路でアナログ信号に
変換するためのデイジタル・アナログ変換回路
と、前記第１、第２の積分回路の出力を加算する
加算回路とを具備した構成となつている。 作 用 本発明は、上記した構成により、ある基準時刻
ｔ＝０から周期Ｔで信号d₀、d₁、d₂、…、d_2N-1
の2N個の信号をデイジタルメモリへ記憶し、第
１の保持回路では、０ｔ＜2NTの時間に周期
2Tで信号d₀、d₁、d₂、…、d_N-1のＮ個の信号を
デイジタルメモリから読み出して保持し、第２の
保持回路では、NTｔ＜3NTの時間に周期2T
で信号d_N、d_N+1、d_N+2、…、d_2N-1のＮ個の信号
をデイジタルメモリから読み出して保持し、ま
た、第１の保持回路の出力信号に第１の乗算回路
で、０ｔNTに対しW₁（ｔ）を、NTｔ
2NTに対しW₂（ｔ−NT）をそれぞれ掛けあわ
せ、第２の保持回路の出力信号に第２の乗算回路
で、０ｔNTに対しW₂（ｔ）を、NTｔ
2NTに対しW₁（ｔ−NT）をそれぞれ掛けあわせ
かつ、上述の書き込み、読み出し、振幅制御を周
期2NTで繰りかえすことにより音程の復元をは
かるものである。 実施例 以下本発明の一実施例について図面を参照しな
がら説明する。第１図は本発明の一実施例におけ
る音程復元装置の構成図を示すものである。 ２１は変調クロツク発生回路１０のクロツクに
よつて入力信号を１ビツトのデイジタル信号に変
換しこのデイジタル信号を記憶するデイジタルメ
モリ（RAM）２に出力する１ビツトアナログ・
デイジタル変換回路、３は書き込み番地発生回路
１１と第１、第２の読み出し番地発生回路１２，
１３とで発生するアドレス・データを入力データ
としデイジタルメモリ２の書き込み、読み出しの
番地を指定し、書き込み、読み出しの制御信号を
発生する書き込み、読み出し制御回路、４，５は
第１、第２の読み出し番地によつてデイジタルメ
モリ２から読み出される各々の信号を周期2Tで
ラツチする第１、第２の保持回路、６，７は第
１、第２の保持回路４，５でラツチされた各々の
信号に対して、単調増加する重み関数W₁（ｘ）
（０ｘNT、０W₁（ｘ）１）または単調
減少する重み関数W₂（ｘ）、（０ｘNT、０
W₂（ｘ）１）を掛けあわせる第１、第２の乗算
回路、８は第１、第２の積分回路１６，１７の出
力信号を加算する加算回路、９は第１、第２の乗
算回路６，７を制御する振幅制御回路で、ある基
準時刻ｔ＝０から周期Ｔで信号d₀、d₁、d₂、…、
d_2N-1の2N個の信号をデイジタルメモリ２へ記憶
し、第１の保持回路４で、０ｔ＜2NTの時間
に周期2Tで信号d₀、d₁、d₂、…、d_N-1のＮ個の
信号をデイジタルメモリ２から読み出して保持
し、第２の保持回路５では、NTｔ＜3NTの時
間に周期2Tで信号d_N、d_N+1、d_N+2、…、d_2N-1の
Ｎ個の信号をデイジタルメモリ２から読み出して
保持し、また、第１の保持回路４の出力信号に第
１の乗算回路６で、０ｔNTに対しW₁（ｔ）
を、NTｔ2NTに対しW₂（ｔ−NT）をそれ
ぞれ掛けあわせ、第２の保持回路５の出力信号に
第２の乗算回路７で、０ｔNTに対しW₂
（ｔ）を、NTｔ2NTに対しW₁（ｔ−NT）を
それぞれ掛けあわせる。 このようにして得られた第１、第２の乗算回路
６，７の出力信号は、第１、第２の積分回路１
６，１７を介してそれぞれアナログ出力となり、
第１、第２の積分回路１６，１７の出力は加算回
路８に出力される。２６，２７はデイジタルメモ
リからのデイジタル信号を上述したようにアナロ
グ信号に変換する１ビツトデイジタル・アナログ
変換回路を構成する。 尚、各図において、同一部には同一番号を付し
ている。 ここで、第２図を用いて、本発明の原理につい
て説明する。 第２図は本発明の原理図を示すものである。倍
速再生時には、時刻０ｔ＜2NTの間にd₀、d₁、
…、d_2N-1の2Nコの信号が入力されデイジタルメ
モリ２に書き込まれる。このとき、第１の読み出
し番地発生回路１２で与えられた番地により、第
１の保持回路４には０ｔ＜2NTの間に、d₀、
d₁、…、d_N-1の信号が読み出され、第２の読み出
し番地発生回路１３で与えられた番地により、従
来欠落していたd_N、d_N+1、……、d_2N-1の信号は、
時刻NTｔ＜3NTの間に第２の保持回路５へ読
み出される。第１の保持回路４と第２の保持回路
５に読み出された２つの信号は不連続点があるの
で、各々の信号に対して不連続点の影響をなくす
ように振幅制御T₁、T₂を加える。第１の保持回
路４に読み出された信号に対しては、第２図ｆに
示すように振幅制御T₁により、第２の保持回路
５に読み出された信号に対しては第２図ｇに示す
ように振幅制御T₂により不連続点の周期と同期
して直線状に振幅変調を加える。この振幅変調を
加える方法を次に示す。すなわち、第１の保持回
路と第２の保持回路の出力に対して振幅制御回路
９によつて第１の乗算回路６と第２の乗算回路７
の乗算係数を０〜１に変化させることにより、振
幅制御T₁、T₂を行う。以上で記した、２つの読
み出された信号を第１、第２の積分回路１６，１
７を介して加算回路８で加算したものを出力とす
ることにより、情報の欠落の少い、接続点の雑音
の少い音程復元された音が得られることになる。 以上のように構成された音程復元装置について
以下その動作について説明する。 １ビツトアナログ・デイジタル変換回路２１は
入力信号を１ビツトのデイジタル信号に変換す
る。この出力であるデイジタル信号は、書き込
み・読み出し制御回路３で第２図ａのタイミング
で周期Ｔごとにデイジタル・メモリ２に書き込ま
れる。デイジタル・メモリ２に書き込まれる番
地、読み出される番地は第２図ｂに一例を示した
ように、一定時間が来ると、リセツトされる。こ
の書き込み番地、第１の読み出し番地、第２の読
み出し番地は各々書き込み番地発生回路１１、第
１の読み出し番地発生回路１２、第２の読み出し
番地発生回路１３によつて発生し、書き込み・読
み出し制御回路３で、第２図ａのタイミングでデ
イジタル・メモリ２に与えられる。第１の保持回
路４は、第２図ａの読み出しD₁の時刻に読み出
される信号を2T時間保持し、第２の保持回路５
は、読み出しD₂の時刻に読み出される信号を2T
時間保持する。第１の乗算回路６は、第２図ｆに
示した振幅を、振幅制御回路９によつて乗算係数
を変え、これを保持回路４にかけあわせることに
より振幅の変化をもたらす。第２の乗算回路７も
同様に、第２図ｇに示した振幅制御T₂をかける
ものである。加算回路８は、第１の乗算回路６の
出力と第２の乗算回路７の出力を加算し、低減通
過フイルタ１５を通つて出力信号とする。尚、第
３図は本実施例における各部の動作状態及び番地
の配列を示すタイミングチヤートである。 以上のように本実施例によれば、一単位時間に
第２図のように２度の読み出しを行い、異なる時
間に記憶された信号を読み出し、これに振幅制御
をして加算したことにより、音程復元した音声の
情報の欠落が少く、かつ接続点の雑音を少くする
ことができる。 この実施例では１ビツトのアナログ・デイジタ
ル変換器を用いているがこのアナログ・デイジタ
ル変換器に適応形デルタ変・復調器を用いる場合
について説明する。第４図がその構成ブロツク図
である。 第４図においてブロツクａは適応形デルタ変調
器を示す。第４図において、３０は比較器、３１
は標本化クロツク毎に１ビツトのデイジタル信号
を出力する標本化回路、３２は量子化ステツプ幅
を決定するアルゴリズムを有するステツプ幅適応
ロジツク回路、３３はアツプダウンカウンターで
入力信号に従つてｍビツトのカウンター出力がで
る。３４はｍビツトの信号をｎビツトに変換する
デコーダ、３５はデコーダ３４からのｎビツトの
出力信号に対応してパルス幅を出力するパルス幅
変調回路、３６は標本化回路からの“１”、“０”
の出力に対応して正・負に切り換える極性切り換
え回路、３７は極性切り換え回路３６からの出力
を積分し、アナログ信号に変換する積分回路であ
る。 同様にブロツクｂは適応形デルタ復調器を示
す。図において同一部には同一番号を付してい
る。従つて積分回路３７の出力を低減フイルター
３８を介してアナログ出力を得る。 本発明の動作原理を第５図により説明する。ス
テツプ幅適応ロジツク回路３２により、ステツプ
幅を現時点より更に大きくする場合はアツプカウ
ンターが、現時点よりステツプ幅を小さくする場
合はダウンカウンターがそれぞれ働く信号がアツ
プダウンカウンター３３に送られる。アツプダウ
ンカウンター３３の出力はｍ＝３ビツト、デコー
ダ３４の出力はｎ＝４ビツトの場合で説明する。
アツプダウンカウンター３３の出力は８通り
（000、001、…、111）のうちどれかの信号を選択
する。８通りの信号に対し、パルス幅の出力信号
を直線で対応させる場合はデコーダ３４は必要と
しない。しかし、無信号時の雑音を小さくし、か
つ高い周波数や大きな入力時に生ずる過負荷雑音
を小さくするには直線の対応だけでは十分でな
い。そこでデコーダ３４により非直線で対応させ
る。３ビツトのカウンター出力が４ビツト（2⁴＝
16通り）のうち、非直線形で例えば下表のように
対応させる。

【表】 10進数で表わすと０、１、２、３、５、７、
11、15である。次にこのようなデコーダ３４の出
力をパルス幅に変換するパルス幅変調は具体的に
はカウンターで実現できる。この場合は４ビツト
カウンターを用いているがマスタークロツクによ
るカウンター数によりそれに対応したパルス幅が
でる。 例としてマスタークロツクMCK＝4.00MHz
（△Ｍ＝0.25μsec）、変・復調器の標本化クロツク
を250KHz（△Ｔ＝4μsec）とすると１周期内では
最大で △Ｔ／△Ｍ＝16（カウント数） である。このときは１周期内（4μsec）すべて
“１”となり、パルス幅も最大である。以下同様
に 12カウント→3μsec ８カウント→2μsec ６カウント→1.5μsec ４カウント→1μsec ３カウント→0.75μsec ２カウント→0.5μsec １カウント→0.25μsec のそれぞれパルス幅となる。このパルス幅は１周
期内であればどの位置にあつてもよく、例えば第
６図ｂ、第７図ｂのようなパルス出力幅が考えら
れる。以上のようなパルス出力が各周期毎に得ら
れ、この信号を極性切り換え回路３６で正負に切
り換え、それを積分回路３７で積分してアナログ
信号を出力する。更に量子化雑音、過負荷雑音を
減少させるにはアツプダウンカウンター３３のビ
ツト数を増やし、カウンター３４のビツト数を増
やしてやるとよい。 次に乗算方式について説明する。 振幅制御回路９は具体的には第６図ａ、第７図
ａ（同一のもの）のようなパルス幅をもつた信号
であり、第２図ｆ，ｇに示すように時間０〜NT
の間で変化する。今ここでパルス幅変調回路３５
の出力を第６図ｂのP7の場合とし、振幅制御回
路９からの出力をD2の場合とするとP7×D2は零
になつてしまい、本来目的とするP7の信号を1/4
にすることができない。これは他の条件の乗算で
も同様な現象が起こる可能性がある。そこで本実
施例はパルス幅変調回路３５の出力を第７図ｂの
ように時間的に分散したパルスを生成し、前述し
たような乗算を行なう。そうすると先程のP7×
D2では第１の山だけが“１”になつて残り、他
の３つの山は“０”となり、1/4の出力波形が得
られる。尚、デイジタル波形の乗算はANDゲー
ト回路で実現できる。 なお、本実施例では、振幅制御をデイジタル信
号に対して行なつているが、デイジタル・アナロ
グ変換後に行なつて、その後に加算してもよい。 以上のように本実施例ではアナログ・デイジタ
ル変換方式に適応形デルタ変・復調器を用いて構
成したため、回路規模が小さく、しかもゲート回
路で実現できる部分を多く用いているので安価に
音程復元装置を構成できる。 発明の効果 本発明は、第２の読み出し番号発生回路と、第
２の保持回路と第１、第２の乗算回路と加算回路
と振幅制御回路とを設けることにより、従来全く
使用していなかつた信号を用いて音程復元でき
る。したがつて音程復元後も情報の欠落が少く、
また振幅制御をしたことにより接続点の雑音を低
減するという効果を得ることができる優れた音程
復元装置を実現できるものである。 また、アナログ・デイジタル変換方式にADM
方式を用いれば、回路規模を小さく安価に音程復
元装置を実現できるものである。

【図面の簡単な説明】

第１図は本発明の一実施例における音程復元装
置の構成を示すブロツク図、第２図は本発明の音
程復元の原理図、第３図は本発明の一実施例にお
けるデイジタルメモリの動作状態及び番地配列を
示すタイミングチヤート、第４図は本発明におけ
るアナログ・デイジタル変換回路の構成ブロツク
図、第５図は本発明のアナログ・デイジタル変換
回路の主要動作を説明するためのブロツク図、第
６図、第７図は本発明の乗算回路の動作説明のた
めの波形図、第８図は従来例における音程復元装
置のブロツク図、第９図は従来例における音程復
元の原理図である。 ２……デイジタルメモリ、３……書き込み・読
み出し制御回路、４……第１の保持回路、５……
第２の保持回路、６……第１の乗算回路、７……
第２の乗算回路、８……加算回路、９……振幅制
御回路、１０……変調クロツク発生回路、１１…
…書き込み番地発生回路、１２……第１の読み出
し番地発生回路、１３……第２の読み出し番地発
生回路、１４……復調クロツク発生回路、１５…
…低減通過フイルタ、１６……第１の積分回路、
１７……第２の積分回路、２１……１ビツトアナ
ログ・デイジタル変換回路、２６，２７……１ビ
ツトデイジタル・アナログ変換回路。

Claims (1)

1. 【特許請求の範囲】 １ アナログの入力信号を１ビツトのデイジタル
   信号に変換し、前記デイジタル信号を記憶するデ
   イジタルメモリに出力するアナログ・デイジタル
   変換回路と、書き込み番地発生回路と第１、第２
   の読み出し番地発生回路とで発生するアドレス・
   データを入力データとし前記デイジタルメモリの
   書き込み、読み出しの番地を指定し、書き込み、
   読み出しの制御信号を発生する書き込み、読み出
   し制御回路と、第１、第２の読み出し番地によつ
   て前記デイジタルメモリから読み出される各々の
   信号を周期2Tでラツチする第１、第２の保持回
   路と、第１、第２の保持回路でラツチされた各々
   の信号に対して、単調増加する重み関数W₁（ｘ）
   （０ｘNT、０W₁（ｘ）１）または単調
   減少する重み関数W₂（ｘ）、（０ｘNT、０
   W₂（ｘ）１）を掛けあわせる第１、第２の乗算
   回路と、第１、第２の乗算回路のデイジタル出力
   信号を第１、第２の積分回路でアナログ信号に変
   換するための１ビツトデイジタル・アナログ変換
   回路と前記第１、第２の積分回路の出力を加算す
   る加算回路とを具備し、ある基準時刻ｔ＝０から
   周期Ｔで信号d₀、d₁、d₂、…、d_2N-1の2N個の信
   号を前記デイジタルメモリへ記憶し、第１の保持
   回路では、０ｔ＜2NTの時間に周期2Tで信号
   d₀、d₁、d₂、…、d_N-1のＮ個の信号を前記デイジ
   タルメモリから読み出して保持し、第２の保持回
   路では、NTｔ＜3NTの時間に周期2Tで信号
   d_N、d_N+1、d_N+2、…、d_2N-1のＮ個の信号を前記
   デイジタルメモリから読み出して保持し、また、
   第１の保持回路の出力信号に第１の乗算回路で、
   ０ｔNTに対しW₁（ｔ）を、NTｔ2NT
   に対しW₂（ｔ−NT）をそれぞれ掛けあわせ、第
   ２の保持回路の出力信号に第２の乗算回路で、０
   ｔNTに対しW₂（ｔ）を、NTｔ2NTに
   対しW₁（ｔ−NT）をそれぞれ掛けあわせる振幅
   制御回路を有し、かつ、上述の書き込み、読み出
   し、振幅制御を周期2NTで繰りかえすことによ
   り音程の復元をはかる音程復元装置。 ２ １ビツトのアナログ・デイジタル変換に適応
   形デルタ変調方式を用い、その方式がデルタ変調
   された１ビツトのデイジタルデータ“１”又は
   “０”が複数個連続したとき量子化ステツプ幅を
   大きくして積分器出力を可変する圧縮伸長回路を
   有するデルタ変調器において適応量子化ステツプ
   幅をパルス幅変調回路を用いて決定することを特
   徴とする特許請求の範囲第１項記載の音程復元装
   置。 ３ パルス幅変調回路として、パルス数に対応し
   て直線でパルス幅に変換する直線形パルス幅変調
   回路を用いることを特徴とする特許請求の範囲第
   ２項記載の音程復元装置。 ４ パルス幅変調回路として、パルス数に対応し
   て非直線でパルス幅に変換する非直線形パルス幅
   変調回路を用いることを特徴とする特許請求の範
   囲第２項記載の音程復元装置。 ５ 第１、第２の乗算回路において、乗数、被乗
   数の両信号ともパルス幅変調された信号であるこ
   とを特徴とする特許請求の範囲第１項記載の音程
   復元装置。