JPS62110327A - 適応形デルタ変・復調器 - Google Patents
適応形デルタ変・復調器Info
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- JPS62110327A JPS62110327A JP60251403A JP25140385A JPS62110327A JP S62110327 A JPS62110327 A JP S62110327A JP 60251403 A JP60251403 A JP 60251403A JP 25140385 A JP25140385 A JP 25140385A JP S62110327 A JPS62110327 A JP S62110327A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はアナログ信号を１ビットのディジタル信号に変
換するデルタ変調方式のうち、特に適応形デルタ変・復
調器に関するものである。
換するデルタ変調方式のうち、特に適応形デルタ変・復
調器に関するものである。
従来の技術
デルタ変・復調器は回路構成が簡単で低コストに実現さ
れるため、電話機等の通信分野を始め、最近では音響分
野でも用いられている。
れるため、電話機等の通信分野を始め、最近では音響分
野でも用いられている。
第５図はデルタ変・復調器を示すブロック図である。第
６図において、入力信号は比較器１を介して標本化回路
２ａでクロック１ビット毎に標本化されディジタル出力
信号９となるとともに固定ステップ幅回路１２＆で一定
の振幅値を与えられ、極性切換え回路子ａをへて積分回
路８＆により積分されてアナログ信号となり、比較器１
で再び入力信号と比較される。復調器は変調器とほぼ同
じ構成で標本化回路２ｂ、極性切換え回路７ｂ、固定ス
テップ幅回路１２ｔ）を用い積分回路８ｂのあと低域フ
ィルタ１０を介して出力端子１１から出力される。この
構成では、アナログ入力信号が急激に変化する場合には
一定の量子化ステップ幅では変調が追従できなくなり、
過負荷歪が生じる量子化ステップ幅を大きくすると過負
荷歪を低減できるが、反面量子化雑音が増加する。
６図において、入力信号は比較器１を介して標本化回路
２ａでクロック１ビット毎に標本化されディジタル出力
信号９となるとともに固定ステップ幅回路１２＆で一定
の振幅値を与えられ、極性切換え回路子ａをへて積分回
路８＆により積分されてアナログ信号となり、比較器１
で再び入力信号と比較される。復調器は変調器とほぼ同
じ構成で標本化回路２ｂ、極性切換え回路７ｂ、固定ス
テップ幅回路１２ｔ）を用い積分回路８ｂのあと低域フ
ィルタ１０を介して出力端子１１から出力される。この
構成では、アナログ入力信号が急激に変化する場合には
一定の量子化ステップ幅では変調が追従できなくなり、
過負荷歪が生じる量子化ステップ幅を大きくすると過負
荷歪を低減できるが、反面量子化雑音が増加する。
過負荷歪と量子化雑音を低減するために、入力信号の変
化の緩急に適応して量子化ステップ幅を制御することが
よく行なわれる。これは適応形デルタ変・復調方式とよ
ばれ各種のアルゴリズムとそれを具現化する変・復調器
が実現されている。
化の緩急に適応して量子化ステップ幅を制御することが
よく行なわれる。これは適応形デルタ変・復調方式とよ
ばれ各種のアルゴリズムとそれを具現化する変・復調器
が実現されている。
第６図に一般的な適応形デルタ変・復調器のブロック図
を示す。又第７図に従来の適応形デルタ変調器のブロッ
ク図を示す。図において比較器１は入力端子１８に入力
されるアナログ入力信号と入力端子２ｏに入力されるデ
ルタ変調帰還信号とを比較し、２つの信号の大小によっ
て論理的に“１”又は“ｏ”のディジタル信号を出力す
る。この比較器１から出力される“１” 、Ｏ”のディ
ジタル値はアナログ−ディジタル変換（以後Ａ／ｎ変換
と称す）の出力となるとともに、ｎビットの記憶容量を
もつシフトレジスタ１４にクロック発生回路１５からの
出力クロック（ｃＫｌ ）ａｌに同期して取り込まれる
。シフトレジスタ１４からはｎビットの記憶値及び記憶
値を論理反転させた値の合計２ｎビットがアップダウン
カウンタ制御回路２１（以後、制御回路と略称する）に
人力される。制御回路２１はシフトレジスタ１４からの
２ｎビットの人力データとアンプダウンカウンタ４（以
後、カウンタと略称する）が出力するｍビットのデータ
をもとに、クロック発生回路１５からのクロック（ＧＫ
２）８２に同期してカウンタ４の値をアップあるいはダ
ウンする制御信号を出力する。第８図に４ビットのシフ
トレジスタ１４．制御回路２１、カウンタ４．クロック
発生回路１５の関係を示す回路を示しである。シフトレ
ジスタ１４は現時点のコンパレータ１の出力値Ｑｏ及び
１〜３クロツク以前の値Ｑ−１，Ｑ−２，Ｑ−３を記憶
している。ソフトレジスタ１４の記憶値４ビットばＮＡ
ＮＤゲー）３０１に入力され、記憶値の論理反転出力４
ビットはＮＡＲＤゲート３０２に出力される。両Ｎ Ａ
ＮＤゲート３０１．３０２の出力３１．３２はＡＮＤゲ
ート３０３に入力される。人ＮＩ）ゲート３０３の出力
３３はシフトレジスタ１４の記憶値の４ビット全てが論
理的に等しい時ＩＱＩとなり、いずれか１つでも異って
いる時は１′となる。
を示す。又第７図に従来の適応形デルタ変調器のブロッ
ク図を示す。図において比較器１は入力端子１８に入力
されるアナログ入力信号と入力端子２ｏに入力されるデ
ルタ変調帰還信号とを比較し、２つの信号の大小によっ
て論理的に“１”又は“ｏ”のディジタル信号を出力す
る。この比較器１から出力される“１” 、Ｏ”のディ
ジタル値はアナログ−ディジタル変換（以後Ａ／ｎ変換
と称す）の出力となるとともに、ｎビットの記憶容量を
もつシフトレジスタ１４にクロック発生回路１５からの
出力クロック（ｃＫｌ ）ａｌに同期して取り込まれる
。シフトレジスタ１４からはｎビットの記憶値及び記憶
値を論理反転させた値の合計２ｎビットがアップダウン
カウンタ制御回路２１（以後、制御回路と略称する）に
人力される。制御回路２１はシフトレジスタ１４からの
２ｎビットの人力データとアンプダウンカウンタ４（以
後、カウンタと略称する）が出力するｍビットのデータ
をもとに、クロック発生回路１５からのクロック（ＧＫ
２）８２に同期してカウンタ４の値をアップあるいはダ
ウンする制御信号を出力する。第８図に４ビットのシフ
トレジスタ１４．制御回路２１、カウンタ４．クロック
発生回路１５の関係を示す回路を示しである。シフトレ
ジスタ１４は現時点のコンパレータ１の出力値Ｑｏ及び
１〜３クロツク以前の値Ｑ−１，Ｑ−２，Ｑ−３を記憶
している。ソフトレジスタ１４の記憶値４ビットばＮＡ
ＮＤゲー）３０１に入力され、記憶値の論理反転出力４
ビットはＮＡＲＤゲート３０２に出力される。両Ｎ Ａ
ＮＤゲート３０１．３０２の出力３１．３２はＡＮＤゲ
ート３０３に入力される。人ＮＩ）ゲート３０３の出力
３３はシフトレジスタ１４の記憶値の４ビット全てが論
理的に等しい時ＩＱＩとなり、いずれか１つでも異って
いる時は１′となる。
人ＩＩ）ゲート３０３（７）出力３３はＯＲゲート３０
６に入力されるとともに反転ゲー）３０４を介してＯＲ
ゲート３０６に入力される。両ＯＲゲート３０５．３０
６により、シフトレジスタ１４の記憶値が全て等しい時
にカウンタ４の値をアップさせる信号３７が、等しくな
いときにダウンさせる信号３Ｂが出力される。
６に入力されるとともに反転ゲー）３０４を介してＯＲ
ゲート３０６に入力される。両ＯＲゲート３０５．３０
６により、シフトレジスタ１４の記憶値が全て等しい時
にカウンタ４の値をアップさせる信号３７が、等しくな
いときにダウンさせる信号３Ｂが出力される。
第９図にこのときのタイミングチャートを示す。
カウンタ４はこの例の場合、アップダウン信号の立ち上
がり工ｙジでカウンタ４の出力［直が上下に変えられる
。この例のカウンタ４は３ビットの出力をもつものであ
り、人がＭＳＢ、ＣがＣ３Ｂであるっカウンタ４の出力
人、Ｂ、Ｃは制御回路２１のＡＮＤゲート３０７及びＮ
ＯＲゲート３０８に入力される。Ａ、Ｂ、Ｃが全て１１
１の時、 ＡＮＤゲート３０７が′１“を出力するだめ
にＯＲゲート３０５はいかなる状態でも甲となり、カウ
ンタ４をアップするアップ信号３７が停止する０またＡ
、Ｂ、Ｃが全て”０１の時、ＮＯＲゲート３０８がキ１
＃を出力するためにＯＲゲート３０６はいかなる状態で
も°１″となり、ダウン信号３８が停止する０ 第７図において、カウンタ４のｍビットの出力４１は、
デコーダ１６に入力される。デコーダ１６はｍビットの
論理値及び比較器１の出力１９からの値によってその複
数の出力のうち唯一つに電圧一定値（Ｖｒｅｒ ）をス
イ、２チＳＷ１〜ＳＷＭ。
がり工ｙジでカウンタ４の出力［直が上下に変えられる
。この例のカウンタ４は３ビットの出力をもつものであ
り、人がＭＳＢ、ＣがＣ３Ｂであるっカウンタ４の出力
人、Ｂ、Ｃは制御回路２１のＡＮＤゲート３０７及びＮ
ＯＲゲート３０８に入力される。Ａ、Ｂ、Ｃが全て１１
１の時、 ＡＮＤゲート３０７が′１“を出力するだめ
にＯＲゲート３０５はいかなる状態でも甲となり、カウ
ンタ４をアップするアップ信号３７が停止する０またＡ
、Ｂ、Ｃが全て”０１の時、ＮＯＲゲート３０８がキ１
＃を出力するためにＯＲゲート３０６はいかなる状態で
も°１″となり、ダウン信号３８が停止する０ 第７図において、カウンタ４のｍビットの出力４１は、
デコーダ１６に入力される。デコーダ１６はｍビットの
論理値及び比較器１の出力１９からの値によってその複
数の出力のうち唯一つに電圧一定値（Ｖｒｅｒ ）をス
イ、２チＳＷ１〜ＳＷＭ。
ＳＷ１’−８ＷＭ’によって接続する働きをする０ 正
負パルス発生部１７において、内蔵するオペアンプ６０
９はその正負の入力端子にデコーダ１６の出力端子数と
同数の抵抗を介してデコーダ１６の出力に接続されてい
る。抵抗６０８，６０９は一定であり、抵抗Ｒ１〜ＲＭ
＋ Ｒ１−１１は値が異っており、デコーダ１６の出
力がどの抵抗に接続されるかによってオペアンプ６０９
による増幅度が変化する。すなわち量子化ステップ幅が
変化することとなる。また正負におけるＲ１に対するＲ
’、、Ｒ２に対する現の値はその増幅度がほぼ等しくな
るように選ばれており、Ｒ１からＲＭの値の関係は変調
器が扱うアナログ入力信号の種類によって適切な値が選
ばれる。正負パルス発生部１７の出力は積分器８に入力
端子７１から入力され、抵抗Ｔｏ２．了０３．コンデン
サ７０１により構成される積分器８によりアナログ信号
に復調され、デルタ変調帰還信号として比較器１の１つ
の入力端子２０に印加される０ 適応形デルタ復調器は第７図に示した変調器から比較器
が餘かれたもので変調器の出力が直接シフトレジスタ１
４に入力されることにより実現される。積分器８の出力
が復調器のアナログ出力信号となる。
負パルス発生部１７において、内蔵するオペアンプ６０
９はその正負の入力端子にデコーダ１６の出力端子数と
同数の抵抗を介してデコーダ１６の出力に接続されてい
る。抵抗６０８，６０９は一定であり、抵抗Ｒ１〜ＲＭ
＋ Ｒ１−１１は値が異っており、デコーダ１６の出
力がどの抵抗に接続されるかによってオペアンプ６０９
による増幅度が変化する。すなわち量子化ステップ幅が
変化することとなる。また正負におけるＲ１に対するＲ
’、、Ｒ２に対する現の値はその増幅度がほぼ等しくな
るように選ばれており、Ｒ１からＲＭの値の関係は変調
器が扱うアナログ入力信号の種類によって適切な値が選
ばれる。正負パルス発生部１７の出力は積分器８に入力
端子７１から入力され、抵抗Ｔｏ２．了０３．コンデン
サ７０１により構成される積分器８によりアナログ信号
に復調され、デルタ変調帰還信号として比較器１の１つ
の入力端子２０に印加される０ 適応形デルタ復調器は第７図に示した変調器から比較器
が餘かれたもので変調器の出力が直接シフトレジスタ１
４に入力されることにより実現される。積分器８の出力
が復調器のアナログ出力信号となる。
発明が解決しようとする問題点
しかしながら従来の回路では量子化ステップ幅を変化さ
せるにはカウンタ４の出力をもとにデコーダ１６を介し
て複数の値の異なる抵抗のいずれかを選ぶことが必要で
あり、正負パルス発生部１７が内蔵するオペアンプ６０
９による増幅度がすなわち量子化ステップ幅となってい
る。量子化ステップ幅の種類はカウンタ４の出力がｍビ
ットであれば２ｍ作ることが可能であるが、従来の方式
ではデコーダ１６が内蔵するスイッチが２ 必要となり
、回路が複雑なうえに、増幅度すなわち量子化ステップ
幅を決定する抵抗の精度が適応形デルタ変・復調器の精
度も決定するために抵抗器の選別、あるいは製作におい
ては精度のよい管理が必要になるとともにコスト高にな
る。更にＩＣ化を前提とした場合、抵抗器は大きなチッ
プサイズを占めることになり大変不利になる。
せるにはカウンタ４の出力をもとにデコーダ１６を介し
て複数の値の異なる抵抗のいずれかを選ぶことが必要で
あり、正負パルス発生部１７が内蔵するオペアンプ６０
９による増幅度がすなわち量子化ステップ幅となってい
る。量子化ステップ幅の種類はカウンタ４の出力がｍビ
ットであれば２ｍ作ることが可能であるが、従来の方式
ではデコーダ１６が内蔵するスイッチが２ 必要となり
、回路が複雑なうえに、増幅度すなわち量子化ステップ
幅を決定する抵抗の精度が適応形デルタ変・復調器の精
度も決定するために抵抗器の選別、あるいは製作におい
ては精度のよい管理が必要になるとともにコスト高にな
る。更にＩＣ化を前提とした場合、抵抗器は大きなチッ
プサイズを占めることになり大変不利になる。
本発明は上記問題点に鑑み、抵抗の選別、あるいは設計
における精度のよい管理を必要とせず、簡単な回路構成
で、量子化ステップ幅を設定し、過負荷雑音、素子化雑
音を小さくすることができる。しかもＩＣ化に際しても
チップサイズを従来に比し小さくすることのできる適応
形デルタ変・復調器を提供するものである。
における精度のよい管理を必要とせず、簡単な回路構成
で、量子化ステップ幅を設定し、過負荷雑音、素子化雑
音を小さくすることができる。しかもＩＣ化に際しても
チップサイズを従来に比し小さくすることのできる適応
形デルタ変・復調器を提供するものである。
問題点を解決するだめの手段
上記目的を達成するために、本発明の適応形デルタ変調
器はアナログ入力信号と還環信号とを比較する比較器と
、標本化クロック毎に１ビ・・トのディジタル信号を出
力する標本化回路と、量子化ステップ幅を制御するステ
ップ幅適応ロジック回路と、前記ステップ幅適応ロジッ
ク回路からの出力に従ってｍビットの出力を有するアッ
プダウンカウンタ回路と、前記アップダウンカウンタか
らのｍビットの出力をｎビットに変換するデコーダと、
前記デコーダからのｎビットの出力に応じてパルス幅に
変換するパルス幅変調回路と、前記パルス幅変調回路か
らの出力を正負の極性情報に従って切り換える極性切り
換え回路と、前記極性切り換え回路からの出力を積分し
てアナログ信号に変換し、前記帰還信号を出力する積分
回路とを具備し、一方適応形デルタ復調器は前述した適
応形デルタ変調器から比較器を除き、積分回路の出力に
低域フィルタを具備した構成となっている。
器はアナログ入力信号と還環信号とを比較する比較器と
、標本化クロック毎に１ビ・・トのディジタル信号を出
力する標本化回路と、量子化ステップ幅を制御するステ
ップ幅適応ロジック回路と、前記ステップ幅適応ロジッ
ク回路からの出力に従ってｍビットの出力を有するアッ
プダウンカウンタ回路と、前記アップダウンカウンタか
らのｍビットの出力をｎビットに変換するデコーダと、
前記デコーダからのｎビットの出力に応じてパルス幅に
変換するパルス幅変調回路と、前記パルス幅変調回路か
らの出力を正負の極性情報に従って切り換える極性切り
換え回路と、前記極性切り換え回路からの出力を積分し
てアナログ信号に変換し、前記帰還信号を出力する積分
回路とを具備し、一方適応形デルタ復調器は前述した適
応形デルタ変調器から比較器を除き、積分回路の出力に
低域フィルタを具備した構成となっている。
作用
本発明は、上記した構成により、ステップ幅適応ロジッ
クによりアップダウンカウンタからのｍビットの出力を
デコーダを介してｎビットに変換し、量子化雑音、過負
荷雑音がともに少なくなるようにビットを割り当てる。
クによりアップダウンカウンタからのｍビットの出力を
デコーダを介してｎビットに変換し、量子化雑音、過負
荷雑音がともに少なくなるようにビットを割り当てる。
デコーダからのビット出力に対応したパルス幅に変換し
、その出力を極性情報に従って正負に切り換える。この
構成は抵抗器などのバラツキのあるものを必要とせず、
ゲート回路で実現できる。
、その出力を極性情報に従って正負に切り換える。この
構成は抵抗器などのバラツキのあるものを必要とせず、
ゲート回路で実現できる。
実施例
以下本発明の一実施例について図面を参照しながら説明
する。第１図は本発明の実施例における適応形デルタ変
・復調器の構成図を示すものである。第１図においてブ
ロックａは適応形デルタ変調器、ブロックｂは適応形デ
ルタ復調器を示す。
する。第１図は本発明の実施例における適応形デルタ変
・復調器の構成図を示すものである。第１図においてブ
ロックａは適応形デルタ変調器、ブロックｂは適応形デ
ルタ復調器を示す。
１は比較器、２ａ、２ｂは標本化クロック毎に１ビット
のディジタル信号を出力する標本化回路、３２Ｌ、ｓｂ
は量子化ステップ幅を決定するアルゴリズムを有するス
テップ幅適応ロジック回路、” １４ｂはアップダウン
カウンタで、入力信号に従ってｍビットのカウンタ出力
がでる。６＆、ｓｂはｍビットの信号をｎビ、ノドに変
換するデコーダ、ｓａ、ｅｂはデコーダ５ａ、ｓｂから
のｎビットの出力信号に対応してパルス幅を出力するパ
ルス幅変調回路、７ａ、７ｂは標本化回路からの“１゛
。
のディジタル信号を出力する標本化回路、３２Ｌ、ｓｂ
は量子化ステップ幅を決定するアルゴリズムを有するス
テップ幅適応ロジック回路、” １４ｂはアップダウン
カウンタで、入力信号に従ってｍビットのカウンタ出力
がでる。６＆、ｓｂはｍビットの信号をｎビ、ノドに変
換するデコーダ、ｓａ、ｅｂはデコーダ５ａ、ｓｂから
のｎビットの出力信号に対応してパルス幅を出力するパ
ルス幅変調回路、７ａ、７ｂは標本化回路からの“１゛
。
′Ｑ・の出力に対応して正・負に切り換える極性切り換
え回路、Ｂａ、Ｂｂは極性切り換え回路７ａ。
え回路、Ｂａ、Ｂｂは極性切り換え回路７ａ。
７ｂからの出力を積分し、アナログ信号に変換する積分
回路、１０は低域フィルタで、積分回路８の出力を低域
フィルタ１０を介してアナログ出力１１を得る。
回路、１０は低域フィルタで、積分回路８の出力を低域
フィルタ１０を介してアナログ出力１１を得る。
本発明の動作原理を第２図により説明する０ステップ幅
適応ロジック回路３により、ステップ幅を現時点より更
に犬きくする場合はアップカウンタが、現時点よりステ
ップ幅を小さくする場合はダウンカウンタが、それぞれ
働く信号がアップダウンカウンタ４に送られる。アップ
ダウンカウンタ４の出力はｍ＝３ピツト、３ｔ０４デコ
ーダ（以下デコーダという）６の出力はｎ＝４ビットの
場合で説明する。アップダウンカウンタ４の出力は下表
に示した８通り（ｏｏｏ、ｏｏｌ、・・・・・・。
適応ロジック回路３により、ステップ幅を現時点より更
に犬きくする場合はアップカウンタが、現時点よりステ
ップ幅を小さくする場合はダウンカウンタが、それぞれ
働く信号がアップダウンカウンタ４に送られる。アップ
ダウンカウンタ４の出力はｍ＝３ピツト、３ｔ０４デコ
ーダ（以下デコーダという）６の出力はｎ＝４ビットの
場合で説明する。アップダウンカウンタ４の出力は下表
に示した８通り（ｏｏｏ、ｏｏｌ、・・・・・・。
１１１）のうちどれかの信号を選択する。
３−４デコ一ダ対応表
８通りの信号に対し、パルス幅の出力信号を直線で対応
させる場合はデコーダ６は必要としない。
させる場合はデコーダ６は必要としない。
しかし、無信号時の雑音を小さくし、かつ高い周波数や
大きな入力時に生ずる過負荷雑音を小さくする尾は直線
の対応だけでは十分でない。そこでデコーダ５により非
直線で対応させる。この場合衣のようなデコーダを構成
した。つまり３ビットのカウンタ出力が４ビット（２４
＝１６通り）のうち、表の８通りに対応するようになっ
ている。
大きな入力時に生ずる過負荷雑音を小さくする尾は直線
の対応だけでは十分でない。そこでデコーダ５により非
直線で対応させる。この場合衣のようなデコーダを構成
した。つまり３ビットのカウンタ出力が４ビット（２４
＝１６通り）のうち、表の８通りに対応するようになっ
ている。
１０進数で表わすと０．１．２，３，５，７，１１ 。
１５である。
次にこのようなデコーダ５の出力をパルス幅に変換する
のであるが、この様子を第２図により説明する。パルス
幅変調は具体的にはカウンタで実現できる。この場合は
４ビットカウンタを用いているがマスタークロックによ
るカウンタ数によりそれに対応したパルス幅がでる。例
としてマスタークロックＭＣＫ＝４．ＯＯＭＨ２（ΔＭ
＝０．２５／５８ｃ）変・復調器の標本化クロックを２
５０ ＫＨｚ （Δで＝４μｓｅｃ ） とすると１
周期内では最大でΔＴ／ΔＭ：＝１６（カウント数） である。このときは１周期内（４μｓｅｃ ）すべて”
１“となり、パルス幅も最大である。以下同様に１２カ
ウント→３μｓｅｃ ８カウント −） ２ μ５ｅｃ ６カウント →１．５ ｐ’５ｅｃ；４カウント →
１ μ５ｅｃ ３カウント →０．７５ μ５ｅｃ ２カウント −＋ ｏ、６ μ５ｅｃ１カウント
−＋ ０．２５１１Ｓ１３ｃｉのそれぞれパルス幅と
なる０このパルス幅は１周期内であればどの位置にあっ
てもよく、例えば第３図、第４図のようなパルス出力幅
も考えられる０以上のようなパルス出力が各周期毎に得
られ、この信号を極性切り換え回路７＆、了すで正負に
切り換え、それを積分回路Ｂａ、ｓｂで積分してアナロ
グ信号を出力する。更に量子化雑音、過負荷雑音を減少
させるにはアップダウンカウンタ４のビット数を増やし
、カウンタ６のビット数を増やしてやるとよい。
のであるが、この様子を第２図により説明する。パルス
幅変調は具体的にはカウンタで実現できる。この場合は
４ビットカウンタを用いているがマスタークロックによ
るカウンタ数によりそれに対応したパルス幅がでる。例
としてマスタークロックＭＣＫ＝４．ＯＯＭＨ２（ΔＭ
＝０．２５／５８ｃ）変・復調器の標本化クロックを２
５０ ＫＨｚ （Δで＝４μｓｅｃ ） とすると１
周期内では最大でΔＴ／ΔＭ：＝１６（カウント数） である。このときは１周期内（４μｓｅｃ ）すべて”
１“となり、パルス幅も最大である。以下同様に１２カ
ウント→３μｓｅｃ ８カウント −） ２ μ５ｅｃ ６カウント →１．５ ｐ’５ｅｃ；４カウント →
１ μ５ｅｃ ３カウント →０．７５ μ５ｅｃ ２カウント −＋ ｏ、６ μ５ｅｃ１カウント
−＋ ０．２５１１Ｓ１３ｃｉのそれぞれパルス幅と
なる０このパルス幅は１周期内であればどの位置にあっ
てもよく、例えば第３図、第４図のようなパルス出力幅
も考えられる０以上のようなパルス出力が各周期毎に得
られ、この信号を極性切り換え回路７＆、了すで正負に
切り換え、それを積分回路Ｂａ、ｓｂで積分してアナロ
グ信号を出力する。更に量子化雑音、過負荷雑音を減少
させるにはアップダウンカウンタ４のビット数を増やし
、カウンタ６のビット数を増やしてやるとよい。
以上のように本実施例ではゲート回路で実現できる部分
を多く用いているので回路構成が簡単で部品によるバラ
ツキが少なく、再現の精度がよくできる。
を多く用いているので回路構成が簡単で部品によるバラ
ツキが少なく、再現の精度がよくできる。
発明の効果
本発明は回路構成が簡単で、しかも量子化雑音。
過負荷雑音の相反するものをどちらも低減するようにス
テップ幅を非直線で制御している。又、抵抗器々どの部
品のバラツキのあるものを用いないので再現性がよく、
しかもＩＣ化を考えた場合、抵抗器、オペアンプなどは
非常にチップサイズが大きくなるが本構成はゲート回路
で実験できるため、チップサイズを小さくすることがで
き大幅なコストダウンが可能である。
テップ幅を非直線で制御している。又、抵抗器々どの部
品のバラツキのあるものを用いないので再現性がよく、
しかもＩＣ化を考えた場合、抵抗器、オペアンプなどは
非常にチップサイズが大きくなるが本構成はゲート回路
で実験できるため、チップサイズを小さくすることがで
き大幅なコストダウンが可能である。
第１図は本発明の一実施例における適応形デルタ変・復
調器の構成を示すブロック図、第２図は本発明の一実施
例における適応形制御の動作を説明するだめの要部ブロ
ック図、第３図、第４図はパルスカウント数とパルス出
力幅との関係を示す波形特性図、第６図は一般的デルタ
変・復調器の構成ブロック図、第６図は一般的適応形デ
ルタ変・復調器の構成ブロック図、第７図は従来例にお
ける適応形デルタ変調器の回路ブロック図、第８図はそ
の動作を説明するだめの要部ブロック図、第９図は動作
を説明するタイミングチャートである０ １・・・・・・比較器、２．２＆、２ｂ・・・・・・標
本化回路、３．３ａＬ、３ｂ・・・・・・ステップ幅適
応ロジック回路、４．４Ｊ ４ｂ・・・・・・アンプダ
ウンカウンタ、５・・・・・・３ ｔｏ ４デコーダ、
６ａ、５ｂ・・・・・・デコーダ、６・・・・・・カウ
ンタ、ｓａ、 ６ｂ・・・・・・パルス幅変調回路、７
ａ、７ｂ・・・・・・極性切り換え回路、Ｂａ、Ｂｂ・
・・・・・積分回路、１０・・・・・・低域フィルタ。
調器の構成を示すブロック図、第２図は本発明の一実施
例における適応形制御の動作を説明するだめの要部ブロ
ック図、第３図、第４図はパルスカウント数とパルス出
力幅との関係を示す波形特性図、第６図は一般的デルタ
変・復調器の構成ブロック図、第６図は一般的適応形デ
ルタ変・復調器の構成ブロック図、第７図は従来例にお
ける適応形デルタ変調器の回路ブロック図、第８図はそ
の動作を説明するだめの要部ブロック図、第９図は動作
を説明するタイミングチャートである０ １・・・・・・比較器、２．２＆、２ｂ・・・・・・標
本化回路、３．３ａＬ、３ｂ・・・・・・ステップ幅適
応ロジック回路、４．４Ｊ ４ｂ・・・・・・アンプダ
ウンカウンタ、５・・・・・・３ ｔｏ ４デコーダ、
６ａ、５ｂ・・・・・・デコーダ、６・・・・・・カウ
ンタ、ｓａ、 ６ｂ・・・・・・パルス幅変調回路、７
ａ、７ｂ・・・・・・極性切り換え回路、Ｂａ、Ｂｂ・
・・・・・積分回路、１０・・・・・・低域フィルタ。
Claims (5)
- （１）入力アナログ信号と積分器出力信号とを１ビット
毎に比較し、その誤差信号が正であれば“１”、負であ
れば“０”を発生するデルタ変・復調器に、更にデルタ
変調されたディジタルデータの“１”、又は“０”が複
数個連続したとき量子化ステップ幅を大きくして前記積
分器出力を可変する圧縮伸長回路を有し、適応量子化ス
テップ幅をパルス幅変調回路を用いて決定することを特
徴とする適応形デルタ変・復調器。 - （２）パルス幅変調回路として、パルス数の直線形に対
応して変調する直線形パルス幅変調回路を用いることを
特徴とする特許請求の範囲第１項記載の適応形デルタ変
・復調器。 - （３）パルス幅変調回路として、パルス数の非直線形に
対応して変調する非直線形パルス幅変調回路を用いるこ
とを特徴とする特許請求の範囲第１項記載の適応形デル
タ変・復調器。 - （４）適応形デルタ変調器はアナログ入力信号と帰還信
号とを比較する比較器と、１ビットのディジタル信号を
出力する標本化回路と、量子化ステップ幅適応ロジック
回路と、ｍビットのアップダウンカウンターと、ｍビッ
トの出力をｎビットに変換するデコーダと、前記デコー
ダからのｎビットの出力に応じてパルス幅に変換するパ
ルス幅変調回路と、前記パルス幅変調回路からの出力を
正負に切り換える極性切り換え回路と、前記極性切り換
え回路の出力を積分してアナログ信号に変換し前記帰還
信号を出力する積分回路とを具備し、一方適応形デルタ
復調器は前述した適応形デルタ変調器から比較器を除き
、積分回路の出力に低域フィルタを具備したことを特徴
とする特許請求の範囲第１項記載の適応形デルタ変・復
調器。 - （５）ｍビットの出力をｎビットに変換するデコーダに
代えて、ｍビットのアップダウンカウンターの出力に応
じてパルス幅に変換するパルス幅変調回路を用いること
を特徴とする特許請求の範囲第４項記載の適応形デルタ
変・復調器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60251403A JPS62110327A (ja) | 1985-11-08 | 1985-11-08 | 適応形デルタ変・復調器 |
| US06/846,907 US4722009A (en) | 1985-04-02 | 1986-04-01 | Tone restoring apparatus |
| KR1019860002465A KR900001591B1 (ko) | 1985-04-02 | 1986-04-01 | 음정복원장치 |
| EP86302439A EP0197758B1 (en) | 1985-04-02 | 1986-04-02 | Tone restoring apparatus |
| DE8686302439T DE3674041D1 (de) | 1985-04-02 | 1986-04-02 | Tonwiederherstellungsgeraet. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60251403A JPS62110327A (ja) | 1985-11-08 | 1985-11-08 | 適応形デルタ変・復調器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62110327A true JPS62110327A (ja) | 1987-05-21 |
| JPH0362326B2 JPH0362326B2 (ja) | 1991-09-25 |
Family
ID=17222322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60251403A Granted JPS62110327A (ja) | 1985-04-02 | 1985-11-08 | 適応形デルタ変・復調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62110327A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55117330A (en) * | 1979-03-02 | 1980-09-09 | Nec Corp | Adaptive differential modulation coding/decoding device |
-
1985
- 1985-11-08 JP JP60251403A patent/JPS62110327A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55117330A (en) * | 1979-03-02 | 1980-09-09 | Nec Corp | Adaptive differential modulation coding/decoding device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0362326B2 (ja) | 1991-09-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |