JPH0433414A - Ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、変換したデジタルデータをシリアルに出力す
るＡ／Ｄ変換器に関する。

（ロ）従来の技術 第５図に、電荷再分配型のＡ／Ｄ変換器の回路図を示す
。

２進の重み付けされた容量アレイ（１０）は、ｎビット
構成の場合夫々２°−ＩＣ１２・−２０，２Ｃ，Ｃ及び
Ｃの容量のコンデンサ（１）で構成されており、各コン
デンサ（１）の第１電極が共通に接続され、スイッチ（
２）を介して接地される。−方、第２電極は、夫々切換
スイッチ（３）に接続される。各切換スイッチ（３）は
一方が接地されると共に他方が切換スイッチ（４）に接
続される。この切換スイッチ（４）は、一方に基準電圧
ＶＢが与えられ、他方にアナログ入力が与えられる。こ
れら各スイッチ（２）　（３）　（４）は、後述する制
御ロジック（６）からの切換制御信号ＳＣに従って切換
制御される。

また、容量アレイ（１０）の第１電極側は、スイッチ（
２）に接続されると共に差動アンプ（５）の反転入力側
に接続される。この差動アンプ（５）の非反転入力側は
接地されており、容量アレイ（１０）の第１電極側の電
位が負であれば差動アンプ（５）の出力が「ｌ」、正で
あれば「０」となる、そして、差動アンプ（５）の出力
が制御ロジック（６）に入力されてデジタルデータが作
成される。

さらに制御ロジック（６）では差動アンプ（５）の出力
状態に基づいて切換制御信号ＳＣが作成されて各スイッ
チ（２）（３）（４）に供給される。

次に、Ａ／Ｄ変換動作について説明する。

先ずサンプリング期間にスイッチ（３）（４）がＨ側に
切換えられてスイッチ（２）がオンされ、各コンデンサ
（１）の第２電極側にアナログ入力値Ｖ１Ｎが印加され
ると、各コンデンサ（１）に夫々２−’Ｃ１２’−２Ｇ
、・・・２Ｃ，Ｃ及びＣに比例した電荷量が蓄積される
。そして、ホールド期間にスイッチ（３）がＬ側に切換
えられ、スイッチ（２）がオフすると、各コンデンサ（
１）の第２電極側が接地電位にまで引き下げられ、フロ
ーティング状態にある第１電極側の電位が−Ｖ１Ｎとな
る。このとき、コンデンサ（１）に蓄積されている総電
荷量はホールドされる。

続いてＭＳＢ判定期間で２１１−’Ｃの容量の第１のコ
ンデンサ（１）に接続されたスイッチ（３）が再びＨ側
に切換えられると、第１のコンデンサ（１）の第２電極
に■、が印加され、ホールド期間中にホールドされた電
荷量が各コンデンサ（１）に分配される。この電荷の分
配は、コンデンサ（１）の両電極間の電位が夫々等しく
なり、第１のコンデンサ（１）の第２電極側の電位が、
その他のコンデンサ（１１）の第２電極の電位側に対し
てＶＲだけ高くなるように行われる。

従って、第１電極側の電位は−Ｖ　、Ｎ＋　Ｖ□／２と
なり、この電位が差動アンプ（５）で接地電位と比較さ
れる。そこで、アナログ人力値Ｖ、Ｎが■８／２に対し
て高ければ、第１電極側の電位が負となって差動アンプ
（５）の出力はｒ１４となり制御ロジック（６）がＭＳ
Ｂを「１」と判定する。逆にアナログ入力値ＶＩＮがＶ
ｎ／２に対して低ければ、正となってＭＳＢが「０」と
判定される。

この制御ロジック（６）はＭＳＢの判定と共に、切換制
御信号ＳＣを発生するもので、ＭＳＢが「ｌ」のときに
は第１のコンデンサ（１）に接続されたスイッチ（３）
の切り換えを制御する切換制御信号ＳＣを「１」のまま
維持し、「０」のときには次の期間（８２判定期間）に
「０」とする。

ＭＳＢが「１」と判定されｔこ場合、続＜８２判定期間
では、第１のコンデンサ（１）に接続されたスイッチ（
３）がＨ側のままで、容量が２　”−２Ｇの第２のコン
デンサ（１）に接続されたスイッチ（３）がＨ側に切換
えられる。すると第１電極側の電位はＶ　＋ｓ＋　Ｖ　
ｎ／　２　＋　Ｖ　Ｒ／　４となり、この電位の正負に
依りＭＳＢの判定と同様に第２とツ）（８２）が判定さ
れる。即ち、アナログ入力値が３Ｖ１１／４より高けれ
ば、第１電極側の電位が負となりＢ２は「１」と判定さ
れ、３ＶＨ／４より低ければ、正となりＢ２は「０」と
なる。

一方、ＭＳＢが「０」と判定された場合、続くＢ２判定
期間では第１のコンデンサ（１）に接続されたスイッチ
（３）はＬ側に切換えられ、第２のコンデンサ（１）に
接続されたスイッチ（３）がＨ側に切換えられる。従っ
て、第１電極側の電位は−ＶＩＮ＋　Ｖ　ｎ　／　４と
なり、この電位の正負に依ってＢ２が判定される。

以下、８３判定期間からＬＳＢ判定期間で第３ピツ）（
Ｂ３）からＬＳＢがＢ２と同様にして判定される。即ち
、各スイッチ（３）を順に切換えることで、第１電極側
の電位が接地電位に近づけられ、最終的なスイッチ（３
）の状態がデジタル出力を表わすことになる。

そこで制御ロジック（６）は、各判定期間に順次得られ
るＭＳＢ〜ＬＳＢを蓄積し、ｎビットのデジタル出力と
して出力する。

ところで、上述の如きＡ／Ｄ変換器を集積回路化する場
合、制御ロジック（６）から得られるｎビットのデジタ
ル出力をパラレルに出力するには多数の出力端子が必要
となるため、パラレルなデジタル出力を一端シリアルに
変換して時系列的に出力するように構成される。

第６図は、Ａ／Ｄ変換器を集積回路化したときのブロッ
ク図で、第７図は、その動作タイミング図である。

容量アレイ（１０）、差動アンプ（５）及び制御ロジッ
ク（６）が、レジスタ（７）と共にワンチップ化されて
集積回路が構成されており、制御ロジック（６）及びレ
ジスタ（７）には共通の基本クロックＣＬＫが供給され
ている。また制御ロジック（６）には、データの切り換
わりを設定する制御クロックＣＮＴが供給され、レジス
タ（７）がデータを出力するタイミングの設定がなされ
ている。この制御クロックＣＮＴは、基本クロックＣＬ
Ｋに同期するもので、基本クロックＣＬＫと同一の発振
源から夫々作成される。

レジスタ（７）から出力されるデジタルデータは、基本
クロックＣＬＫの立ち下がりのタイミングにＬＳＢの出
力を完了するように設定されており、それに合わせてＭ
ＳＢの出力タイミングが設定される。即ち、制御ロジッ
ク（６）は、基本クロックＣＬＫの立ち下がりのタイミ
ングから基本クロックＣＬＫをカウントすることでＭＳ
Ｂの出力タイミングを設定するように構成されている。

そして、レジスタ（７）からの出力ＯＵＴは、Ａ／Ｄ変
換器とは別に構成された集積回路に基本クロックＣＬＫ
及び制御クロックＣＮＴと共に入力される。この出力Ｏ
ＵＴは、基本クロックＣＬＫに従って動作するレジスタ
（８）に−旦取り込まれた後、制御クロックＣＮＴに従
うタイミングでＤＳＰ％のデジタル信号処理回路（９）
にパラレルに取り込まれる。

（ハ）発明が解決しようとする課題 上述のようなＡ／Ｄ変換器に於ては、デジタル出力のビ
ット長が予め設定されており、この出力を受ける集積回
路は、Ａ／Ｄ変換器のビット長に対応するように構成さ
れる。このため、Ａ／Ｄ変換器のビット長に、出力を受
ける側の集積回路のビット構成が一致しない場合には対
応ができなくなる。

そこで本発明は、回路構成を変更することなく複数のビ
ット長に対応できるＡ／Ｄ変換器の提供を目的とする。

（ニ）課題を解決するための手段 本発明は、上述の課題を解決するために成されたもので
、その特徴は、連続的に変化するアナログ値を一定周期
の制御クロックに従ってサンプリングし、そのサンプリ
ング値を所定の基準電圧に参照してデジタルデータに変
換するＡ／Ｄ変換回路と、各デジタルデータの切り換わ
りのタイミングを上記制御クロックに基づいて設定する
制御回路と、上記Ａ／Ｄ変換回路からのデジタルデータ
を基準クロックに同期して上位ビットより順次出力する
出力回路と、この出力回路から出力されるデジタルデー
タに基準クロックの周期の整数倍の期間の遅延を与える
遅延回路と、を備え、上記遅延回路の遅延期間の設定に
よりデジタルデータのビット長の設定を可能としたこと
にある。

（ホ）作用 本発明によれば、デジタル出力を制御クロックに対して
基本クロックの周期の整数倍の期間だけ遅延させること
で、データの切り換わりのタイミングがシリアルに出力
されるデジタルデータの途中に設定され、デジタルデー
タの下位ビットが切り捨てられる。従って、デジタル出
力の遅延量の変更により有効ビット長が変更される。

（へ）実施例 本発明の実施例を図面に従って説明する。

第１図は、本発明のＡ／Ｄ変換器のブロック図で、第２
図は、その動作タイミング図である。この図に於て、容
量アレイ（１０）、差動アンプ（５）及び制御ロジック
（６）は、第６図と同一であり、同一部分には同一符号
を付しである。

本発明の特徴とするところは、レジスタ（７）がデジタ
ルデータを出力するタイミングを決定するための制御ク
ロックＣＮＴを基本クロックＣＬＫの周期の整数倍の周
期だけ遅延して制御ロジック（６）に供給することにあ
る。即ち、制御ロジック（６）に供給される制御クロッ
クＣＮＴは、基本クロックＣＬＫに従って動作するシフ
トレジスタ（２１）に人力され、このシフトレジスタ（
２１）の各ビットからセレクタ（２２）により選択され
た出力が遅延された制御クロックＣＮ　Ｔ　ｏｔ、とじ
て制御ロジック（６）に供給される。従って、制御ロジ
ック（６）が制御クロックＣＮＴに対して基本クロック
ＣＬＫの周期の整数倍の期間遅れて動作するため、レジ
スタ（７）は、本来の制御クロックＣＮＴに対して所定
の期間遅れてデジタルデータを出力することになる。

デジタルデータを受けるレジスタ（８）は、基本クロッ
クＣＬＫに従って動作すると共に、制御クロックＣＮＴ
に従ってデジタルデータをデジタル信号処理回路（９）
に与えることから、レジスタ（７）から出力されるデジ
タルデータが制御クロックＣＮＴに対して遅れていると
、遅れている期間だけデジタルデータの下位ビットが切
り捨てられることになる０例えば、第２図の如く８ビツ
ト構成の場合に、制御クロックＣＮＴを基本クロックＣ
ＬＫの２周期分遅延させた制御クロックＣＮ　Ｔ　ＤＬ
を制御ロジック（６）にあたえると、デジタルデータが
制御クロックＣＮＴに対して２クロツク遅れて出力され
るために、８ビツトのデジタルデータのうち６ビツトが
レジスタ（８）に取り込まれたところでレジスタ（８）
からデジタル信号処理回路（９）にデジタルデータが取
り込まれる。従って、下位２ビツトが切り捨てられ、６
ビツトのデジタルデータがえられる。

制御クロックＣＮＴに対するデジタルデータの遅延、即
ちデジタルデータのビット長は、シフトレジスタ（２１
）のどの出力を選択するかによって決まるもので、セレ
クタ（２２）に供給されるビット長切換え信号ＣＨＧに
より設定される０通常は、遅延がないように設定されて
おり、出力されるデジタルデータのビット長を短縮する
必要のあるときに制御クロックＣＮＴに遅延が与えられ
る。

第３図は、他の実施例のブロック図であり、第４図は、
その動作タイミング図である。この図に於ても、容量ア
レイ（１０）、差動アンプ（５）及び制御ロジック（６
）は、第５図と同一である。

ここでは、遅延された制御クロックＣＮ　Ｔ　ｏｔ、を
制御ロジック（６）に与える代わりにデジタルデータを
直接遅らせている。即ち、レジスタ（７）に適数ビット
の付属レジスタ（７°）を増設し、このレジスタ（７゛
）の各ビットの出力をセレクタ（２２）が選択的に出力
するように構成される。従って、レジスタ（７′）を通
過するビット数に応じてデジタルブタが遅延され、第１
図の場合と同様に制御クロックＣＮＴに対して基本クロ
ックＣＬＫの周期の整数倍の期間だけ遅延されたデジタ
ルデータが得られる。

上述のようなＡ／Ｄ変換器に於ては、制御クロックＣＮ
Ｔに対してデジタルデータを遅らせることで、予め設定
されたビット長より短いビット長に設定されｔこ回路に
対応することができる。

尚、本実施例に於ては、１チヤンネル構成のＡ／Ｄ変換
器について例示したが、２チヤンネル構成の場合に於て
も、２チヤンネルのデータが交互に配列されるデジタル
データを制御クロックＣＮＴに対して所定の期間遅らせ
れば、１チヤンネルの場合と同様にビット長の短縮が可
能である。

（ト）発明の効果 本発明によれば、Ａ／Ｄ変換器の回路構成を変更するこ
となく、制御クロックのタイミング成るいはデジタルデ
ータのタイミングの変更で出力されるデジタルデータの
ビット長を短縮することができる。従って、集積回路化
されたＡ／Ｄ変換器を他の集積回路と組み合わせて使用
する際に、夫々のビット長を容易に適合させることがで
き、回路設計の自由度の向上が図れる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図の動作タイミング図、第３図は本発明の他の実施
例を示すブロック図、第４図は第３図の動作タイミング
図、第５図は電荷再分配型のＡ／Ｄ変換器の回路図、第
６図は従来のＡ／Ｄ変換器の構成を示すブロック図、第
７図は第６図の動作タイミング図である。 （１）・・・・コンデンサ、（２）〜（５）・・・・ス
イッチ、（５）・・・・差動アンプ、（６）・・・・制
御ロジック、（７）（８）・・・・レジスタ４（９）・
・・・デジタル信号処理回路、（１０）・・・・容量ア
レイ、　（２１）・・・・シフトレジスタ、（２２）・
・・・セレクタ。

Claims (3)

【特許請求の範囲】
1. （１）連続的に変化するアナログ値を一定周期の制御ク
   ロックに従ってサンプリングし、そのサンプリング値を
   所定の基準電圧に参照してデジタルデータに変換するＡ
   ／Ｄ変換回路と、 各デジタルデータの切り換わりのタイミングを上記制御
   クロックに基づいて設定する制御回路と、上記Ａ／Ｄ変
   換回路からのデジタルデータを基準クロックに同期して
   上位ビットより順次出力する出力回路と、 この出力回路から出力されるデジタルデータに基準クロ
   ックの周期の整数倍の期間の遅延を与える遅延回路と、 を備え、上記遅延回路の遅延期間の設定によりデジタル
   データのビット長の設定を可能としたことを特徴とする
   Ａ／Ｄ変換器。
2. （２）上記制御回路、出力回路及び遅延回路を上記Ａ／
   Ｄ変換回路と共にワンチップ化し、 外部より上記基準クロック及び制御クロックを供給する
   ことを特徴とする請求項第１項記載のＡ／Ｄ変換器。
3. （３）上記遅延回路が、上記Ａ／Ｄ変換回路に入力され
   る上記制御クロックを遅延することでデジタルデータに
   遅延を与えることを特徴とする請求項第１項記載のＡ／
   Ｄ変換器。