JPH0362326B2 - - Google Patents
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- JPH0362326B2 JPH0362326B2 JP60251403A JP25140385A JPH0362326B2 JP H0362326 B2 JPH0362326 B2 JP H0362326B2 JP 60251403 A JP60251403 A JP 60251403A JP 25140385 A JP25140385 A JP 25140385A JP H0362326 B2 JPH0362326 B2 JP H0362326B2
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Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Description
産業上の利用分野
本発明はアナログ信号を１ビツトのデイジタル
信号に変換するデルタ変調方式のうち、特に適応
形デルタ変・復調器に関するものである。 従来の技術 デルタ変・復調器は回路構成が簡単で低コスト
に実現されるため、電話機等の通信分野を始め、
最近では音響分野でも用いられている。 第５図はデルタ変・復調器を示すブロツク図で
ある。第５図において、入力信号は比較器１を介
して標本化回路２ａでクロツク１ビツト毎に標本
化されデイジタル出力信号９となるとともに固定
ステツプ幅回路１２ａで一定の振幅値を与えら
れ、極性切換え回路７ａをへて積分回路８ａによ
り積分されてアナログ信号となり、比較器１で再
び入力信号と比較される。復調器は変調器とほぼ
同じ構成で標本化回路２ｂ、極性切換え回路７
ｂ、固定ステツプ幅回路１２ｂを用いて積分回路
８ｂのあと低域フイルタ１０を介して出力端子１
１から出力される。この構成では、アナログ入力
信号が急激に変化する場合には一定の量子化ステ
ツプ幅では変調が追従できなくなり、過負荷歪が
生じる量子化ステツプ幅を大きくすると過負荷歪
を低減できるが、反面量子化雑音が増加する。 過負荷歪と量子化雑音を低減するために、入力
信号の変化の緩急に適応して量子化ステツプ幅を
制御することがよく行なわれる。これは適応形デ
ルタ変・復調方式とよばれ各種のアルゴリズムと
それを具現化する変・復調器が実現されている。
第６図に一般的な適応形デルタ変・復調器のブロ
ツク図を示す。又第７図に従来の適応形デルタ変
調器のブロツク図を示す。図において比較器１は
入力端子１８に入力されるアナログ入力信号と入
力端子２０に入力されるデルタ変調帰還信号とを
比較し、２つの信号の大小によつて論理的に
“１”又は“０”のデイジタル信号を出力する。
この比較器１から出力される“１”、“０”のデイ
ジタル値はアナログ−デイジタル変換（以後Ａ／
Ｄ変換と称す）の出力となるとともに、ｎビツト
の記憶容量をもつシフトレジスタ１４にクロツク
発生回路１５からの出力クロツク（CK1）８１に
同期して取り込まれる。シフトレジスタ１４から
はｎビツトの記憶値及び記憶値を論理反転させた
値の合計2nビツトがアツプダウンカウンタ制御
回路２１（以後、制御回路と略称する）に入力さ
れる。制御回路２１はシフトレジスタ１４からの
2nビツトの入力データとアツプダウンカウンタ
４（以後、カウンタと略称する）が出力するｍビ
ツトのデータをもとに、クロツク発生回路１５か
らのクロツク（CK2）８２に同期してカウンタ４
の値をアツプあるいはダウンする制御信号を出力
する。第８図に４ビツトのシフトレジスタ１４、
制御回路２１、カウンタ４、クロツク発生回路１
５の関係を示す回路を示してある。シフトレジス
タ１４は現時点のコンパレータ１の出力値Q0及
び１〜３クロツク以前の値Q-1、Q-2、Q-3を記憶
している。シフトレジスタ１４の記憶値４ビツト
はNANDゲート３０１に入力され、記憶値の論
理反転出力４ビツトはNANDゲート３０２に出
力される。両NANDゲート３０１，３０２の出
力３１，３２はANDゲート３０３に入力される。
ANDゲート３０３の出力３３はシフトレジスタ
１４の記憶値の４ビツト全てが論理的に等しい時
“０”となり、いずれか１つでも異つている時は
“１”となる。ANDゲート３０３の出力３３は
ORゲート３０５に入力されるとともに反転ゲー
ト３０４を介してORゲート３０６に入力され
る。両ORゲート３０５，３０６により、シフト
レジスタ１４の記憶値が全て等しい時にカウンタ
４の値をアツプさせる信号３７が、等しくないと
きにダウンさせる信号３８が出力される。 第９図にこのときのタイミングチヤートを示
す。カウンタ４はこの例の場合、アツプ、ダウン
信号の立ち上がりエツジでカウンタ４の出力値が
上下に変えられる。この例のカウンタ４は３ビツ
トの出力をもつものであり、ＡがMSB、Ｃが
CSBである。カウンタ４の出力Ａ、Ｂ、Ｃは制
御回路２１のANDゲート３０７及びNORゲート
３０８に入力される。Ａ、Ｂ、Ｃが全て“１”の
時、ANDゲート３０７が“１”を出力するため
にORゲート３０５はいかなる状態でも“１”と
なり、カウンタ４をアツプするアツプ信号３７が
停止する。またＡ、Ｂ、Ｃが全て“０”の時、
NORゲート３０８が“１”を出力するためにOR
ゲート３０６はいかなる状態でも“１”となり、
ダウン信号３８が停止する。 第７図において、カウンタ４のｍビツトの出力
４１は、デコーダ１６に入力される。デコーダ１
６はｍビツトの論理値及び比較器１の出力１９か
らの値によつてその複数の出力のうち唯一つに電
圧一定値（Vref）をスイツチSW1〜SWM、
SW1′〜SWM′によつて接続する働きをする。正
負パルス発生部１７において、内蔵するオペアン
プ６０９はその正負の入力端子にデコーダ１６の
出力端子数と同数の抵抗を介してデコーダ１６の
出力に接続されている。抵抗６０８，６０９は一
定であり、抵抗R1〜RM、R1′〜RM′は値が異つて
おり、デコーダ１６の出力がどの抵抗に接続され
るかによつてオペアンプ６０９による増幅度が変
化する。すなわち量子化ステツプ幅が変化するこ
ととなる。また正負におけるR1に対するR1′、R2
に対するR2′の値はその増幅度がほぼ等しくなる
ように選ばれており、R1からRMの値の関係は変
調器が扱うアナログ入力信号の種類によつて適切
な値が選ばれる。正負パルス発生部１７の出力は
積分器８に入力端子７１から入力され、抵抗７０
２，７０３、コンデンサ７０１により構成される
積分器８によりアナログ信号に復調され、デルタ
変調帰還信号として比較器１の１つの入力端子２
０に印加される。 適応形デルタ復調器は第７図に示した変調器か
ら比較器が除かれたもので変調器の出力が直接シ
フトレジスタ１４に入力されることにより実現さ
れる。積分器８の出力が復調器のアナログ出力信
号となる。 発明が解決しようとする問題点 しかしながら従来の回路では量子化ステツプ幅
を変化させるにはカウンタ４の出力をもとにデコ
ーダ１６を介して複数の値の異なる抵抗のいずれ
かを選ぶことが必要であり、正負パルス発生部１
７が内蔵するオペアンプ６０９による増幅度がす
なわち量子化ステツプ幅となつている。量子化ス
テツプ幅の種類はカウンタ４の出力がｍビツトで
あれば2m作ることが可能であるが、従来の方式で
はデコーダ１６が内蔵するスイツチが2m必要とな
り、回路が複雑なうえに、増幅度すなわち量子化
ステツプ幅を決定する抵抗の精度が適応形デルタ
変・復調器の精度も決定するために抵抗器の選
別、あるいは製作においては精度のよい管理が必
要になるとともにコスト高になる。更にIC化を
前提とした場合、抵抗器は大きなチツプサイズを
占めることになり大変不利になる。 本発明は上記問題点に鑑み、抵抗の選別、ある
いは設計における精度のよい管理を必要とせず、
簡単な回路構成で、量子化ステツプ幅を設定し、
過負荷雑音、量子化雑音を小さくすることができ
る。しかもIC化に際してもチツプサイズを従来
に比し小さくすることのできる適応形デルタ変・
復調器を提供するものである。 問題点を解決するための手段 上記目的を達成するために、本発明の適応形デ
ルタ変調器はアナログ入力信号と還環信号とを比
較する比較器と、標本化クロツク毎に１ビツトの
デイジタル信号を出力する標本化回路と、量子化
ステツプ幅を制御するステツプ幅適応ロジツク回
路と、前記ステツプ幅適応ロジツク回路からの出
力に応じてｍビツトの出力を有するアツプダウン
カウンタ回路と、前記アツプダウンカウンタから
のｍビツトの出力をｎビツトに変換するデコーダ
と、前記デコーダからのｎビツトの出力に応じて
パルス幅に変換するパルス幅変換調回路と、前記
パルス幅変調回路からの出力を正負の極性情報に
従つて切り換える極性切り換え回路と、前記極性
切り換え回路の出力を積分してアナログ信号に変
換し、前記帰還信号を出力する積分回路とを具備
し、一方適応形デルタ復調器は前述した適応形デ
ルタ変調器から比較器を除き、積分回路の出力に
低域フイルタを具備した構成となつている。 作 用 本発明は、上記した構成により、ステツプ幅適
応ロジツクによりアツプダウンカウンタからのｍ
ビツトの出力をデコーダを介してｎビツトに変換
し、量子化雑音、過負荷雑音がともに少なくなる
ようにビツトを割り当てる。デコーダからビツト
出力に対応したパルス幅に変換し、その出力を極
性情報に従つて正負に切り換える。この構成は抵
抗器などのバラツキのあるものを必要とせず、ゲ
ート回路で実現できる。 実施例 以下本発明の一実施例について図面を参照しな
がら説明する。第１図は本発明の実施例における
適応形デルタ変・復調器の構成図を示すものであ
る。第１図においてブロツクａは適応形デルタ変
調器、ブロツクｂは適応形デルタ復調器を示す。
１は比較器、２ａ，２ｂは標本化クロツク毎に１
ビツトのデイジタル信号を出力する標本化回路、
３ａ，３ｂは量子化ステツプ幅を決定するアルゴ
リズムを有するステツプ幅適応ロジツク回路、４
ａ，４ｂはアツプダウンカウンタで、入力信号に
従つてｍビツトのカウンタ出力がでる。５ａ，５
ｂはｍビツトの信号をｎビツトに変換するデコー
ダ、６ａ，６ｂはデコーダ５ａ，５ｂからのｎビ
ツトの出力信号に対応してパルス幅を出力するパ
ルス幅変調回路、７ａ，７ｂは標本化回路からの
“１”、“０”の出力に対応して正・負に切り換え
る極性切り換え回路、８ａ，８ｂは極性切り換え
回路７ａ，７ｂからの出力を積分し、アナログ信
号に変換する積分回路、１０は低域フイルタで、
積分回路８の出力を低域フイルタ１０を介してア
ナログ出力１１を得る。 本発明の動作原理を第２図により説明する。ス
テツプ幅適応ロジツク回路３により、ステツプ幅
を現時点より更に大きくする場合はアツプカウン
タが、現時点よりステツプ幅を小さくする場合は
ダウンカウンタが、それぞれ働く信号がアツプダ
ウンカウンタ４に送られる。アツプダウンカウン
タ４の出力はｍ＝３ビツト、3to4デコーダ（以下
デコーダという）５の出力はｎ＝４ビツトの場合
で説明する。アツプダウンカウンタ４の出力は下
表に示した８通り（000、001、……、111）のう
ちどれかの信号を選択する。
信号に変換するデルタ変調方式のうち、特に適応
形デルタ変・復調器に関するものである。 従来の技術 デルタ変・復調器は回路構成が簡単で低コスト
に実現されるため、電話機等の通信分野を始め、
最近では音響分野でも用いられている。 第５図はデルタ変・復調器を示すブロツク図で
ある。第５図において、入力信号は比較器１を介
して標本化回路２ａでクロツク１ビツト毎に標本
化されデイジタル出力信号９となるとともに固定
ステツプ幅回路１２ａで一定の振幅値を与えら
れ、極性切換え回路７ａをへて積分回路８ａによ
り積分されてアナログ信号となり、比較器１で再
び入力信号と比較される。復調器は変調器とほぼ
同じ構成で標本化回路２ｂ、極性切換え回路７
ｂ、固定ステツプ幅回路１２ｂを用いて積分回路
８ｂのあと低域フイルタ１０を介して出力端子１
１から出力される。この構成では、アナログ入力
信号が急激に変化する場合には一定の量子化ステ
ツプ幅では変調が追従できなくなり、過負荷歪が
生じる量子化ステツプ幅を大きくすると過負荷歪
を低減できるが、反面量子化雑音が増加する。 過負荷歪と量子化雑音を低減するために、入力
信号の変化の緩急に適応して量子化ステツプ幅を
制御することがよく行なわれる。これは適応形デ
ルタ変・復調方式とよばれ各種のアルゴリズムと
それを具現化する変・復調器が実現されている。
第６図に一般的な適応形デルタ変・復調器のブロ
ツク図を示す。又第７図に従来の適応形デルタ変
調器のブロツク図を示す。図において比較器１は
入力端子１８に入力されるアナログ入力信号と入
力端子２０に入力されるデルタ変調帰還信号とを
比較し、２つの信号の大小によつて論理的に
“１”又は“０”のデイジタル信号を出力する。
この比較器１から出力される“１”、“０”のデイ
ジタル値はアナログ−デイジタル変換（以後Ａ／
Ｄ変換と称す）の出力となるとともに、ｎビツト
の記憶容量をもつシフトレジスタ１４にクロツク
発生回路１５からの出力クロツク（CK1）８１に
同期して取り込まれる。シフトレジスタ１４から
はｎビツトの記憶値及び記憶値を論理反転させた
値の合計2nビツトがアツプダウンカウンタ制御
回路２１（以後、制御回路と略称する）に入力さ
れる。制御回路２１はシフトレジスタ１４からの
2nビツトの入力データとアツプダウンカウンタ
４（以後、カウンタと略称する）が出力するｍビ
ツトのデータをもとに、クロツク発生回路１５か
らのクロツク（CK2）８２に同期してカウンタ４
の値をアツプあるいはダウンする制御信号を出力
する。第８図に４ビツトのシフトレジスタ１４、
制御回路２１、カウンタ４、クロツク発生回路１
５の関係を示す回路を示してある。シフトレジス
タ１４は現時点のコンパレータ１の出力値Q0及
び１〜３クロツク以前の値Q-1、Q-2、Q-3を記憶
している。シフトレジスタ１４の記憶値４ビツト
はNANDゲート３０１に入力され、記憶値の論
理反転出力４ビツトはNANDゲート３０２に出
力される。両NANDゲート３０１，３０２の出
力３１，３２はANDゲート３０３に入力される。
ANDゲート３０３の出力３３はシフトレジスタ
１４の記憶値の４ビツト全てが論理的に等しい時
“０”となり、いずれか１つでも異つている時は
“１”となる。ANDゲート３０３の出力３３は
ORゲート３０５に入力されるとともに反転ゲー
ト３０４を介してORゲート３０６に入力され
る。両ORゲート３０５，３０６により、シフト
レジスタ１４の記憶値が全て等しい時にカウンタ
４の値をアツプさせる信号３７が、等しくないと
きにダウンさせる信号３８が出力される。 第９図にこのときのタイミングチヤートを示
す。カウンタ４はこの例の場合、アツプ、ダウン
信号の立ち上がりエツジでカウンタ４の出力値が
上下に変えられる。この例のカウンタ４は３ビツ
トの出力をもつものであり、ＡがMSB、Ｃが
CSBである。カウンタ４の出力Ａ、Ｂ、Ｃは制
御回路２１のANDゲート３０７及びNORゲート
３０８に入力される。Ａ、Ｂ、Ｃが全て“１”の
時、ANDゲート３０７が“１”を出力するため
にORゲート３０５はいかなる状態でも“１”と
なり、カウンタ４をアツプするアツプ信号３７が
停止する。またＡ、Ｂ、Ｃが全て“０”の時、
NORゲート３０８が“１”を出力するためにOR
ゲート３０６はいかなる状態でも“１”となり、
ダウン信号３８が停止する。 第７図において、カウンタ４のｍビツトの出力
４１は、デコーダ１６に入力される。デコーダ１
６はｍビツトの論理値及び比較器１の出力１９か
らの値によつてその複数の出力のうち唯一つに電
圧一定値（Vref）をスイツチSW1〜SWM、
SW1′〜SWM′によつて接続する働きをする。正
負パルス発生部１７において、内蔵するオペアン
プ６０９はその正負の入力端子にデコーダ１６の
出力端子数と同数の抵抗を介してデコーダ１６の
出力に接続されている。抵抗６０８，６０９は一
定であり、抵抗R1〜RM、R1′〜RM′は値が異つて
おり、デコーダ１６の出力がどの抵抗に接続され
るかによつてオペアンプ６０９による増幅度が変
化する。すなわち量子化ステツプ幅が変化するこ
ととなる。また正負におけるR1に対するR1′、R2
に対するR2′の値はその増幅度がほぼ等しくなる
ように選ばれており、R1からRMの値の関係は変
調器が扱うアナログ入力信号の種類によつて適切
な値が選ばれる。正負パルス発生部１７の出力は
積分器８に入力端子７１から入力され、抵抗７０
２，７０３、コンデンサ７０１により構成される
積分器８によりアナログ信号に復調され、デルタ
変調帰還信号として比較器１の１つの入力端子２
０に印加される。 適応形デルタ復調器は第７図に示した変調器か
ら比較器が除かれたもので変調器の出力が直接シ
フトレジスタ１４に入力されることにより実現さ
れる。積分器８の出力が復調器のアナログ出力信
号となる。 発明が解決しようとする問題点 しかしながら従来の回路では量子化ステツプ幅
を変化させるにはカウンタ４の出力をもとにデコ
ーダ１６を介して複数の値の異なる抵抗のいずれ
かを選ぶことが必要であり、正負パルス発生部１
７が内蔵するオペアンプ６０９による増幅度がす
なわち量子化ステツプ幅となつている。量子化ス
テツプ幅の種類はカウンタ４の出力がｍビツトで
あれば2m作ることが可能であるが、従来の方式で
はデコーダ１６が内蔵するスイツチが2m必要とな
り、回路が複雑なうえに、増幅度すなわち量子化
ステツプ幅を決定する抵抗の精度が適応形デルタ
変・復調器の精度も決定するために抵抗器の選
別、あるいは製作においては精度のよい管理が必
要になるとともにコスト高になる。更にIC化を
前提とした場合、抵抗器は大きなチツプサイズを
占めることになり大変不利になる。 本発明は上記問題点に鑑み、抵抗の選別、ある
いは設計における精度のよい管理を必要とせず、
簡単な回路構成で、量子化ステツプ幅を設定し、
過負荷雑音、量子化雑音を小さくすることができ
る。しかもIC化に際してもチツプサイズを従来
に比し小さくすることのできる適応形デルタ変・
復調器を提供するものである。 問題点を解決するための手段 上記目的を達成するために、本発明の適応形デ
ルタ変調器はアナログ入力信号と還環信号とを比
較する比較器と、標本化クロツク毎に１ビツトの
デイジタル信号を出力する標本化回路と、量子化
ステツプ幅を制御するステツプ幅適応ロジツク回
路と、前記ステツプ幅適応ロジツク回路からの出
力に応じてｍビツトの出力を有するアツプダウン
カウンタ回路と、前記アツプダウンカウンタから
のｍビツトの出力をｎビツトに変換するデコーダ
と、前記デコーダからのｎビツトの出力に応じて
パルス幅に変換するパルス幅変換調回路と、前記
パルス幅変調回路からの出力を正負の極性情報に
従つて切り換える極性切り換え回路と、前記極性
切り換え回路の出力を積分してアナログ信号に変
換し、前記帰還信号を出力する積分回路とを具備
し、一方適応形デルタ復調器は前述した適応形デ
ルタ変調器から比較器を除き、積分回路の出力に
低域フイルタを具備した構成となつている。 作 用 本発明は、上記した構成により、ステツプ幅適
応ロジツクによりアツプダウンカウンタからのｍ
ビツトの出力をデコーダを介してｎビツトに変換
し、量子化雑音、過負荷雑音がともに少なくなる
ようにビツトを割り当てる。デコーダからビツト
出力に対応したパルス幅に変換し、その出力を極
性情報に従つて正負に切り換える。この構成は抵
抗器などのバラツキのあるものを必要とせず、ゲ
ート回路で実現できる。 実施例 以下本発明の一実施例について図面を参照しな
がら説明する。第１図は本発明の実施例における
適応形デルタ変・復調器の構成図を示すものであ
る。第１図においてブロツクａは適応形デルタ変
調器、ブロツクｂは適応形デルタ復調器を示す。
１は比較器、２ａ，２ｂは標本化クロツク毎に１
ビツトのデイジタル信号を出力する標本化回路、
３ａ，３ｂは量子化ステツプ幅を決定するアルゴ
リズムを有するステツプ幅適応ロジツク回路、４
ａ，４ｂはアツプダウンカウンタで、入力信号に
従つてｍビツトのカウンタ出力がでる。５ａ，５
ｂはｍビツトの信号をｎビツトに変換するデコー
ダ、６ａ，６ｂはデコーダ５ａ，５ｂからのｎビ
ツトの出力信号に対応してパルス幅を出力するパ
ルス幅変調回路、７ａ，７ｂは標本化回路からの
“１”、“０”の出力に対応して正・負に切り換え
る極性切り換え回路、８ａ，８ｂは極性切り換え
回路７ａ，７ｂからの出力を積分し、アナログ信
号に変換する積分回路、１０は低域フイルタで、
積分回路８の出力を低域フイルタ１０を介してア
ナログ出力１１を得る。 本発明の動作原理を第２図により説明する。ス
テツプ幅適応ロジツク回路３により、ステツプ幅
を現時点より更に大きくする場合はアツプカウン
タが、現時点よりステツプ幅を小さくする場合は
ダウンカウンタが、それぞれ働く信号がアツプダ
ウンカウンタ４に送られる。アツプダウンカウン
タ４の出力はｍ＝３ビツト、3to4デコーダ（以下
デコーダという）５の出力はｎ＝４ビツトの場合
で説明する。アツプダウンカウンタ４の出力は下
表に示した８通り（000、001、……、111）のう
ちどれかの信号を選択する。
【表】
８通りの信号に対し、パルス幅の出力信号を直
線で対応させる場合はデコーダ５は必要としな
い。 しかし、無信号時の雑音を小さくし、かつ高い
周波数や大きな入力時に生ずる過負荷雑音を小さ
くするには直線の対応だけでは十分でない。そこ
でデコーダ５により非直線で対応させる。この場
合表のようなデコーダを構成した。つまり３ビツ
トのカウンタ出力が４ビツト（24＝16通り）のう
ち、表の８通りに対応するようになつている。10
進数で表わすと０、１、２、３、５、７、11、15
である。 次にこのようなデコーダ５の出力をパルス幅に
変換するのであるが、この様子を第２図により説
明する。パルス幅変調は具体的にはカウンタで実
現できる。この場合は４ビツトカウンタを用いて
いるがマスタークロツクによるカウンタ数により
それに対応したパルス幅がでる。例としてマスタ
ークロツクMCK＝4.00MHz（ΔM＝0.25μsec）、
変・復調器の標本化クロツクを250KHz（ΔT＝
4μsec）とする１周期内では最大で ΔT／ΔM＝16（カウント数） である。このときは１周期内（4μsec）すべて
“１”となり、パルス幅も最大である。以下同様
に 12カウント→3μsec ８カウント→2μsec ６カウント→1.5μsec ４カウント→1μsec ３カウント→0.75μsec ２カウント→0.5μsec １カウント→0.25μsec のそれぞれパルス幅となる。このパルス幅は１周
期内であればどの位置にあつてもよく、例えば第
３図、第４図のようなパルス出力幅も考えられ
る。以上のようなパルス出力が各周期毎に得ら
れ、この信号を極性切り換え回路７ａ，７ｂで正
負に切り換え、それぞれ積分回路８ａ，８ｂで積
分してアナログ信号を出力する。更に量子化雑
音、過負荷雑音を減少させるにはアツプダウンカ
ウンタ４のビツト数を増やし、カウンタ６のビツ
ト数を増やしてやるとよい。 以上のように本実施例ではゲート回路で実現で
きる部分を多く用いているので回路構成が簡単で
部品によるバラツキが少なく、再現の精度がよく
できる。 発明の効果 本発明は回路構成が簡単で、しかも量子化雑
音、過負荷雑音の相反するものをどちらも低減す
るようにステツプ幅を非直線で制御している。
又、低抵抗などの部品のバラツキのあるものを用
いないので再現性がよく、しかもIC化を考えた
場合、抵抗器、オペアンプなどは非常にチツプサ
イズが大きくなるが本構成はゲート回路で実験で
きるため、チツプサイズを小さくすることができ
大幅なコストダウンが可能である。
線で対応させる場合はデコーダ５は必要としな
い。 しかし、無信号時の雑音を小さくし、かつ高い
周波数や大きな入力時に生ずる過負荷雑音を小さ
くするには直線の対応だけでは十分でない。そこ
でデコーダ５により非直線で対応させる。この場
合表のようなデコーダを構成した。つまり３ビツ
トのカウンタ出力が４ビツト（24＝16通り）のう
ち、表の８通りに対応するようになつている。10
進数で表わすと０、１、２、３、５、７、11、15
である。 次にこのようなデコーダ５の出力をパルス幅に
変換するのであるが、この様子を第２図により説
明する。パルス幅変調は具体的にはカウンタで実
現できる。この場合は４ビツトカウンタを用いて
いるがマスタークロツクによるカウンタ数により
それに対応したパルス幅がでる。例としてマスタ
ークロツクMCK＝4.00MHz（ΔM＝0.25μsec）、
変・復調器の標本化クロツクを250KHz（ΔT＝
4μsec）とする１周期内では最大で ΔT／ΔM＝16（カウント数） である。このときは１周期内（4μsec）すべて
“１”となり、パルス幅も最大である。以下同様
に 12カウント→3μsec ８カウント→2μsec ６カウント→1.5μsec ４カウント→1μsec ３カウント→0.75μsec ２カウント→0.5μsec １カウント→0.25μsec のそれぞれパルス幅となる。このパルス幅は１周
期内であればどの位置にあつてもよく、例えば第
３図、第４図のようなパルス出力幅も考えられ
る。以上のようなパルス出力が各周期毎に得ら
れ、この信号を極性切り換え回路７ａ，７ｂで正
負に切り換え、それぞれ積分回路８ａ，８ｂで積
分してアナログ信号を出力する。更に量子化雑
音、過負荷雑音を減少させるにはアツプダウンカ
ウンタ４のビツト数を増やし、カウンタ６のビツ
ト数を増やしてやるとよい。 以上のように本実施例ではゲート回路で実現で
きる部分を多く用いているので回路構成が簡単で
部品によるバラツキが少なく、再現の精度がよく
できる。 発明の効果 本発明は回路構成が簡単で、しかも量子化雑
音、過負荷雑音の相反するものをどちらも低減す
るようにステツプ幅を非直線で制御している。
又、低抵抗などの部品のバラツキのあるものを用
いないので再現性がよく、しかもIC化を考えた
場合、抵抗器、オペアンプなどは非常にチツプサ
イズが大きくなるが本構成はゲート回路で実験で
きるため、チツプサイズを小さくすることができ
大幅なコストダウンが可能である。
第１図は本発明の一実施例における適応形デル
タ変・復調器の構成を示すブロツク図、第２図は
本発明の一実施例における適応形制御の動作を説
明するための要部ブロツク図、第３図、第４図は
パルスカウント数とパルス出力幅との関係を示す
波形特性図、第５図は一般的にデルタ変・復調器
の構成ブロツク図、第６図は一般的適応形デルタ
変・復調器の構成ブロツク図、第７図は従来例に
おける適応形デルタ変調器の回路ブロツク図、第
８図はその動作を説明するための要部ブロツク
図、第９図は動作を説明するタイミングチヤート
である。 １……比較器、２，２ａ，２ｂ……標本化回
路、３，３ａ，３ｂ……ステツプ幅適応ロジツク
回路、４，４ａ，４ｂ……アツプダウンカウン
タ、５……3to4デコーダ、５ａ，５ｂ……デコー
ダ、６……カウンタ、６ａ，６ｂ……パルス幅変
調回路、７ａ，７ｂ……極性切り換え回路、８
ａ，８ｂ……積分回路、１０……低域フイルタ。
タ変・復調器の構成を示すブロツク図、第２図は
本発明の一実施例における適応形制御の動作を説
明するための要部ブロツク図、第３図、第４図は
パルスカウント数とパルス出力幅との関係を示す
波形特性図、第５図は一般的にデルタ変・復調器
の構成ブロツク図、第６図は一般的適応形デルタ
変・復調器の構成ブロツク図、第７図は従来例に
おける適応形デルタ変調器の回路ブロツク図、第
８図はその動作を説明するための要部ブロツク
図、第９図は動作を説明するタイミングチヤート
である。 １……比較器、２，２ａ，２ｂ……標本化回
路、３，３ａ，３ｂ……ステツプ幅適応ロジツク
回路、４，４ａ，４ｂ……アツプダウンカウン
タ、５……3to4デコーダ、５ａ，５ｂ……デコー
ダ、６……カウンタ、６ａ，６ｂ……パルス幅変
調回路、７ａ，７ｂ……極性切り換え回路、８
ａ，８ｂ……積分回路、１０……低域フイルタ。
Claims (1)
- 【特許請求の範囲】 １ アナログ入力信号と帰還信号とを比較する比
較器と、 前記比較器の出力を入力して１ビツトのデイジ
タル信号を出力する標本化回路と、 前記標本化回路の出力から量子化ステツプ幅を
決定するステツプ幅適応ロジツクと、 前記ステツプ幅適応ロジツク回路の出力に応じ
てｍビツトのカウンタ出力をだすアツプダウンカ
ウンタと、 前記ｍビツトの信号を非直線にｎビツトに変換
するデコーダと、 前記ｎビツトの出力に応じたパルス幅に変換す
るパルス幅変調回路と、 前記パルス幅変調回路からの出力を正負に切り
換える極性切り換え回路と、 前記極性切り換え回路の出力を積分してアナロ
グ信号に変換し、前記帰還信号を出力する積分回
路とを備えた適応形デルタ変調器と、前記適応性
デルタ変調器の出力を復調する適応形デルタ復調
器とを具備したことを特徴とする適応形デルタ
変・復調器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60251403A JPS62110327A (ja) | 1985-11-08 | 1985-11-08 | 適応形デルタ変・復調器 |
| US06/846,907 US4722009A (en) | 1985-04-02 | 1986-04-01 | Tone restoring apparatus |
| KR1019860002465A KR900001591B1 (ko) | 1985-04-02 | 1986-04-01 | 음정복원장치 |
| DE8686302439T DE3674041D1 (de) | 1985-04-02 | 1986-04-02 | Tonwiederherstellungsgeraet. |
| EP86302439A EP0197758B1 (en) | 1985-04-02 | 1986-04-02 | Tone restoring apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60251403A JPS62110327A (ja) | 1985-11-08 | 1985-11-08 | 適応形デルタ変・復調器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62110327A JPS62110327A (ja) | 1987-05-21 |
| JPH0362326B2 true JPH0362326B2 (ja) | 1991-09-25 |
Family
ID=17222322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60251403A Granted JPS62110327A (ja) | 1985-04-02 | 1985-11-08 | 適応形デルタ変・復調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62110327A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55117330A (en) * | 1979-03-02 | 1980-09-09 | Nec Corp | Adaptive differential modulation coding/decoding device |
-
1985
- 1985-11-08 JP JP60251403A patent/JPS62110327A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55117330A (en) * | 1979-03-02 | 1980-09-09 | Nec Corp | Adaptive differential modulation coding/decoding device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62110327A (ja) | 1987-05-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |