JP3407851B2 - Ｐｗｍ回路／加重回路併用式デルタシグマ型ｄ／ａ変換装置 - Google Patents
Ｐｗｍ回路／加重回路併用式デルタシグマ型ｄ／ａ変換装置Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、デルタシグマ型変
調回路から得られた多ビットの変調デジタル信号をアナ
ログ信号に変換するＤ／Ａ変換装置に係り、特に加重回
路とＰＷＭ回路を併用して電圧又は電流のレベル方向と
時間軸方向の重み付けを行ったＤ／Ａ変換装置に関する
ものである。 【０００２】 【従来の技術】加重回路型のＤ／Ａ変換装置は、２のｎ
乗の重み付けされたデジタル信号をアナログ信号に変換
する場合に、デジタル信号の各ビットの重みに対応した
電圧源もしくは電流源を用意し、それらの電圧源もしく
は電流源の信号をデジタル入力信号により制御し、所望
のアナログ信号を得るものである。 【０００３】図４はこの加重回路型のＤ／Ａ変換器の概
略構成を示す図であって、デジタル入力信号端子５１に
入力したデジタル信号によって、スイッチ制御回路５２
が制御されて、抵抗群５３のスイッチ５３１１〜５３１
ｎがオン／オフ制御され、抵抗素子５３２１〜５３２ｎ
に対して電圧Ｖrefbが印加される。この抵抗素子５３２
１〜５３２ｎは、Ｒ〜２ n-1×Ｒの抵抗値をもつよう設
定されている。この抵抗素子５３２１〜５３２ｎに流れ
る電流によって発生する電圧は演算増幅器５４１と帰還
抵抗５４２からなる加算器５４によって加算されて、ア
ナログ信号出力端子５５に出力される。 【０００４】ところが、この加重回路型のＤ／Ａ変換回
路は、デジタル信号のビット数に応じた重み付けを行う
回路（図４では抵抗群５３）に高精度なアナログ回路が
要求されるという問題がある。図４に示したＤ／Ａ変換
回路の場合、抵抗比精度は８ビットで０．２％、１０ビ
ットで０．０５％、１２ビットで０．０１２５％が要求
され、しかも、その抵抗値の範囲も８ビットの場合、最
小抵抗値と最大抵抗値の差が１２８倍、１０ビットでは
５１２倍、１２ビットでは２０４８倍となり、高い比精
度と広い抵抗値範囲が必要となる。 【０００５】これに対して、近年、通信用、デジタル・
オーディオ用のＤ／Ａ変換装置として用いられているデ
ルタシグマ変調型のＤ／Ａ変換装置がある。このデルタ
シグマ変調型のＤ／Ａ変換装置の特徴は、極めて高いオ
ーバーサンプリングを行い、デジタルデータを時間の情
報に変換して、１ビットのＤ／Ａ変換（基準電圧を時間
情報でオン／オフする。）を行うことにより、パルス幅
に変換し、その後にアナログフィルタでデータを平均化
するところにある。 【０００６】１ビットの変調デジタル信号のアナログ変
換装置は極めて容易に実現することができ、しかも１ビ
ットであるが故に、比精度などの問題となる要因は原理
的に存在しない。 【０００７】図５にこのデルタ−ジグマ変調型Ｄ／Ａ変
換装置の構成を示した。デジタル入力端子６１に入力し
たデジタル信号は、インターポーレーションフィルタ６
２によってオーバーサンプリングされてサンプリング周
波数が上げられてから、デルタシグマ変調回路６３に加
えられる。このデルタシグマ変調回路６３は、２重積分
型のものであり、加算器６３１、６３２、加算積分器６
３３、６３４、再量子化器６３５、１タイミング遅延器
６３６、負帰還ループを形成する符号反転器６３７、６
３８からなるものである。再量子化器６３５は、異なっ
た基準電圧が設定された複数の比較器６３５１〜６３５
ｎからなる。このデルタシグマ変調回路６３の出力はＰ
ＷＭ回路６４に加えられてパルス幅変調され、そのＰＷ
Ｍ出力はアナログフィルタ回路６５によりフィルタリン
グされて、アナログ出力信号として出力端子６６に現れ
る。ＰＷＭ回路６４においては、再量子化器６３５の多
ビット出力のＬＳＢ〜ＭＳＢの全部が０のときは、中央
の１クロック幅分のパルス（１の幅）が立ち、ＬＳＢの
みが１で他が０のときは中央の３クロック幅分のパルス
（ＬＳＢと１とＬＳＢの合計幅）が立ち、・・・・、Ｌ
ＳＢ〜ＭＳＢの全部が１のときは最大のクロック数幅分
のパルス（両側のＭＳＢを含むパルス幅）が立つ。 【０００８】ここで、デルタシグマ変調回路６３の入力
信号をＸとすると、そのデルタシグマ変調回路６３の出
力はＹは、 Ｙ＝Ｘ＋（１−Ｚ-1）2 ・Ｑ で表される。ここで、Ｑは再量子化器６３５で再量子化
した場合に発生する量子化雑音である。（１−Ｚ-1）は
微分を示し、図５の構成例では、２次の微分がかかるこ
とを示している。微分の周波数特性は直流で−∞、高周
波になるほど高い利得をもつ。 【０００９】したがって、図６にノイズシェーピングを
説明したように、信号成分Ｘはそのままで、雑音である
Ｑは高域にシフトするようになる。この信号をＰＷＭ回
路６４でパルス幅変調して後、アナログローパスフィル
６５で高域側の雑音成分を除去し、所望のアナログ信号
を得ることができる。 【００１０】なお、以上の他に、デルタシグマ変調型の
Ｄ／Ａ変換装置についての動作原理と特徴は「トランジ
スタ技術ＳＰＥＳＩＡＬ ＮＯ．１６ 特集Ａ−Ｄ／Ｄ
−Ａ変換回路技術のすべて」（ＱＣ出版）の２４頁〜２
５頁で知ることができる。 【００１１】デルタシグマ変調回路で用いる再量子化器
の量子化分解能をｎ、オーバーサンプリング率（信号帯
域の２倍の周波数とサンプリング周波数との比）をｍ、
微分の次数をｋとすると、デルタシグマ変調型のＤ／Ａ
変換装置で実現されるＳ／Ｎは、 Ｓ／Ｎ（ｄＢ）＝（６ｋ＋３）log2ｍ−（８ｋ−４）＋
２０log10 （ｎ−１） である。いま、ｋ＝２、ｎ＝２とした場合、８ビット
（４９．９２ｄＢ）、１０ビット（６１．９６ｄＢ）、
１２ビット（７４ｄＢ）の精度を得ようとした場合のオ
ーバーサンプリング率は、それぞれ１８倍、３１倍、５
３倍と大きな値となる。 【００１２】したがって、一般的には、再量子化分解能
を多値としてオーバーサンプリング率の増加を抑えるこ
とが行われる。また、再量子化分解能を多値にすること
により、デルタシグマ変調回路のループに発振が生じる
のを防止している。 【００１３】 【発明が解決しようとする課題】再量子化器が１ビット
の場合、そのＤ／Ａ変換装置は最も簡単で、量子化器の
出力が「Ｈ」（高レベル電圧）のときは信号を送り、
「Ｌ」（低レベル電圧）のときは信号を送らないように
すれば良い。しかし、再量子化器が多ビット出力の場合
は、図７に示すように、その出力量子化レベルに応じて
パルス幅を変化させるＰＷＭが必要となる。 【００１４】この図７では、量子化器の出力が３ビット
（８階調）の場合を示しているが、パルス信号の両端を
「Ｌ」レベルに戻す操作が必須である。これは、いずれ
の出力波形であっても、立上り、立下りのエッジを含ま
せるためである。この操作をしないと、立上り、立下り
の波形の不一致で出力に歪みが生じ、Ｓ／Ｎが劣化す
る。したがって、１つのデータを出力するためにクロッ
クが１６周期分必要で、ＰＷＭを用いて出力信号を得る
場合、オーバーサンプリング周波数の１６倍のクロック
が必要となる。もちろん、量子化器の分解能を上げる場
合は、より高速なクロックが必要となる。 【００１５】そこで、高速なクロックを必要とせず、且
つ回路規模の比較的小さいＤ／Ａ変換装置として、スイ
ッチドキャパシタ（ＳＣ）積分器を用いる構成がある。
このＳＣ積分器は、その精度が容量比精度で決るため、
比較的容易に高精度のＤ／Ａ変換装置を構成することが
できる。 【００１６】しかし、このＳＣ積分器の容量へチャー
ジ、ポンプするためのタイミングクロックには、互いに
重なり合わない複雑なクロック制御が必要であり、高速
動作を実現するには高精度なタイミングクロック発生回
路が必要となるという問題がある。 【００１７】本発明の目的は、デルタシグマ変調型のＤ
／Ａ変換装置において、デルタシグマ変調した多ビット
の変調デジタル信号をアナログ信号に変換する装置とし
て、ＰＷＭ回路／加重回路併用式のＤ／Ａ変換を行い、
動作に必要なクロックの速度を緩和し、また複雑な多相
クロックを用いないで高精度なＤ／Ａ変換を行い得るよ
うにすることである。 【００１８】 【課題を解決するための手段】上記目的を達成するため
の本発明は、デルタシグマ型変調回路からの多ビットの
変調デジタル信号をアナログ信号に変換するＤ／Ａ変換
装置であって、重み付け変換回路と、ＰＷＭ回路と、加
重回路とから構成し、前記重み付け変換回路において前
記変調デジタル信号を複数の信号に分解し、前記ＰＷＭ
回路において該複数の信号に対応し且つ立上り立下りを
もつ複数のＰＷＭ信号を発生させ、前記多重回路におい
て該各ＰＷＭ信号のパルス幅部分に対して異なる電圧又
は電流振幅を与えるようにしたものである。 【００１９】 【発明の実施の形態】 ［第１の実施の形態］加重回路によるＤ／Ａ変換は、図
４で説明したように、入力信号に応じて重み付けされた
電圧源（又は電流源）を選択し、加算して所望の信号を
得る方式であるが、ｎビットの入力信号に対し、ｎ個の
電圧源（又は電流源）が必要となる。この加重回路は、
電圧（又は電流）軸方向への重み付けを行うものであ
る。 【００２０】一方、ＰＷＭ回路は、データの重みを時間
軸方向に展開し、単位量の電圧（又は電流）を重みに応
じた時間分だけ出力するもので、ｎビットの入力信号に
対してｎビット分の時間分解能が要求される。 【００２１】第１の実施の形態は、電圧軸方向への重み
付けである加重回路と、時間軸方向への重み付け回路で
あるＰＷＭ回路を併用し、電圧軸と時間軸の両方向への
重み付けを行い、互いの欠点を補い合うようにしたＤ／
Ａ変換装置である。 【００２２】図１は本発明の第１の実施の形態のＤ／Ａ
変換装置の構成を示すブロック図である。デルタシグマ
変調回路から入力端子１１に入力した変調デジタル信号
Ｘは、まず重み付け変換回路１２において重み付けの変
換処理が行われる。なお、図１では、入力デジタル信号
は、簡単のため０、１、・・・・、６の７レベルに重み
付けされた場合としている。 【００２３】前記重み付け変換回路１２は、例えば変換
テーブルから構成でき、入力デジタル信号が０（＝００
００００）ときは、スイッチ制御信号Ｓ１としてスイッ
チＳ１１＝ＯＦＦ、Ｓ１２＝ＯＦＦ、Ｓ１３＝ＯＮの信
号を出力すると共に、スイッチ制御信号Ｓ２としてスイ
ッチＳ２１＝ＯＦＦ、Ｓ２２＝ＯＦＦ、Ｓ２３＝ＯＮの
信号を出力する。入力デジタル信号が１、２、３、・
・、６のときはテーブルにある通りである。 【００２４】１３はＰＷＭ回路であって、前記したスイ
ッチ制御信号Ｓ１により制御されるスイッチＳ１１〜Ｓ
１３によってパルス幅（ＴＷ１＝＋１、０、−１）を選
択する第１のＰＷＭ部１３１と、スイッチ制御信号Ｓ２
により制御されるスイッチＳ２１〜Ｓ２３によってパル
ス幅（ＴＷ２＝＋１、０、−１）を選択する第２のＰＷ
Ｍ部１３２とからなる。このように、図１では、０から
６までの重みを実現するために、時間軸方向への重みを
ＴＷ１、ＴＷ２に分解し、それをさらに各々「０、＋
１、−１」の３状態に分解している。 【００２５】１４は加重回路であって、ＶＷ１つまり重
み「１」の第１の電圧発生部１４１と、ＶＷ２つまり重
み「２」の第２の電圧発生部１４２からなる。第１の電
圧発生部１４１は、前記した第１のＰＷＭ部１３１の出
力信号が「Ｈ」のときは電圧Ｖsig を選択して出力し、
「Ｌ」のときは電圧Ｖref を選択して出力するスイッチ
１４１１と加算用の抵抗１４１２を有する。また、第２
の電圧発生部１４１は、前記した第２のＰＷＭ部１３２
の出力信号が「Ｈ」のときは電圧２Ｖsig （Ｖsig の２
倍の電圧）を選択して出力し、「Ｌ」のときは電圧Ｖre
f を選択して出力するスイッチ１４２１と加算用の抵抗
１４２２を有する。このように、前記したＴＷ１を受け
るＶＷ１に「１」の重み、ＴＷ２を受けるＶＷ２に
「２」の重みを付けている。 【００２６】１５は基準電圧Ｖrefaが設定された演算増
幅器１５１と帰還抵抗１５２からなる電圧加算器であっ
て、前記した加重回路１４の第１の電圧発生部１４１の
出力電圧と第２の電圧発生部１４２の出力電圧を加算し
て出力端子１６に送り出すものである。 【００２７】以上のように、上記した重み付けＴＷ１、
ＴＷ２、ＶＷ１、ＶＷ２の組合せによって、重みは、−
３／−２／−１／０／＋１／＋２／＋３の７通りとな
る。すなわち、入力端子１１に入力される変調デジタル
信号は次のように変換され、出力端子１６から出力す
る。 ０ → Ｓ１３、Ｓ２３選択 → 出力 −３ １ → Ｓ１２、Ｓ２３選択 → 出力 −２ ２ → Ｓ１３、Ｓ２２選択 → 出力 −１ ３ → Ｓ１２、Ｓ２２選択 → 出力 ０ ４ → Ｓ１１、Ｓ２２選択 → 出力 ＋１ ５ → Ｓ１２、Ｓ２１選択 → 出力 ＋２ ６ → Ｓ１１、Ｓ２１選択 → 出力 ＋３ 【００２８】以上のように第１の実施の形態の構成は、
デルタシグマ変調回路から入力端子１１に入力するデジ
タル信号Ｘを時間軸方向への重み（ＴＷ）と、電圧軸方
向への重み（ＶＷ）に分解して、その各々で重み付けを
行うものである。つまり、重み付け変換回路１２は入力
デジタル信号Ｘを「２0×ａ」、「２1×ａ」、・・・・
・、「２n×ａ」（但し、ａは任意数）に変換し、ＰＷ
Ｍ回路１３はａの時間軸方向への重み付けを行い、加重
回路１４は２nの電圧の重み付けを行うものである。 【００２９】このように、本実施の形態の装置を用いる
ことより、必要となる加重回路の加重段数を小数化で
き、素子や定電圧源／定電流源の相対精度が確保し易く
なる。また、トリミング等で精度を補償する場合でも、
トリミング箇所が少なくて済むため、従来構成よりも容
易に実現することができる。また、ＰＷＭ方式と比較し
ても、ＰＷＭを実現するために必要なクロック動作速度
を低速化できる。 【００３０】［第２の実施の形態］図２はデジタル信号
入力端子１７にインターポーレーションフィルタ回路１
８を接続し、その後段にデルタシグマ変調回路１９を接
続して、その出力を図１に示した重み付け変換回路１２
に接続したものである。なお、この図２は図１よりもよ
り一般化している。 【００３１】ここでは、デジタル入力端子１７に入力し
たデジタル信号が、インターポーレーションフィルタ回
路１８によりオーバーサンプリングされ、そのオーバー
サンプリング信号がデルタシグマ変調回路１９によりデ
ルタシグマ変調され、そのデルタシグマ変調信号が重み
付け変換回路１２によって時間方向の重みａと電圧重み
ｂ（２n で示される値）の組合せ信号に変換され、ＰＷ
Ｍ回路１３により時間方向の重みａに応じたパルス幅信
号に変換され、そのパルス幅信号によって加重回路１４
において電圧重みｂに対応する電圧値をもつ電圧が発生
し、その電圧が電圧加算回路１５によって加算される。 【００３２】［第３の実施の形態］図３は図２に示した
実施の形態の加重回路１４を電流型の加重回路１４’に
置換すると共に、同様に電圧加算回路１５を電流加算回
路１５’に置換したものである。 【００３３】ここでは、デジタル入力端子１７に入力し
たデジタル信号が、インターポーレーションフィルタ回
路１８によりオーバーサンプリングされ、そのオーバー
サンプリング信号がデルタシグマ変調回路１９によりデ
ルタシグマ変調され、そのデルタシグマ変調信号が重み
付け変換回路１２によって時間方向の重みａと電圧重み
ｋの組合せ信号に変換され、ＰＷＭ回路１３により時間
方向の重みａに応じたパルス幅信号に変換され、そのパ
ルス幅信号によって加重回路１４’において電流重みｂ
に対応する電流値をもつ電流が発生し、その電流が電流
加算回路１５’によって加算される。 【００３４】 【発明の効果】以上から本発明によれば、デルタシグマ
変調回路からの多ビットの変調デジタル信号をアナログ
信号に変換する際に問題となるＰＷＭのためのクロック
周波数を低くすることができ、且つ複雑な多相のクロッ
クも必要とせず、高精度なＤ／Ａ変換回路を実現するこ
とができるという利点がある。
調回路から得られた多ビットの変調デジタル信号をアナ
ログ信号に変換するＤ／Ａ変換装置に係り、特に加重回
路とＰＷＭ回路を併用して電圧又は電流のレベル方向と
時間軸方向の重み付けを行ったＤ／Ａ変換装置に関する
ものである。 【０００２】 【従来の技術】加重回路型のＤ／Ａ変換装置は、２のｎ
乗の重み付けされたデジタル信号をアナログ信号に変換
する場合に、デジタル信号の各ビットの重みに対応した
電圧源もしくは電流源を用意し、それらの電圧源もしく
は電流源の信号をデジタル入力信号により制御し、所望
のアナログ信号を得るものである。 【０００３】図４はこの加重回路型のＤ／Ａ変換器の概
略構成を示す図であって、デジタル入力信号端子５１に
入力したデジタル信号によって、スイッチ制御回路５２
が制御されて、抵抗群５３のスイッチ５３１１〜５３１
ｎがオン／オフ制御され、抵抗素子５３２１〜５３２ｎ
に対して電圧Ｖrefbが印加される。この抵抗素子５３２
１〜５３２ｎは、Ｒ〜２ n-1×Ｒの抵抗値をもつよう設
定されている。この抵抗素子５３２１〜５３２ｎに流れ
る電流によって発生する電圧は演算増幅器５４１と帰還
抵抗５４２からなる加算器５４によって加算されて、ア
ナログ信号出力端子５５に出力される。 【０００４】ところが、この加重回路型のＤ／Ａ変換回
路は、デジタル信号のビット数に応じた重み付けを行う
回路（図４では抵抗群５３）に高精度なアナログ回路が
要求されるという問題がある。図４に示したＤ／Ａ変換
回路の場合、抵抗比精度は８ビットで０．２％、１０ビ
ットで０．０５％、１２ビットで０．０１２５％が要求
され、しかも、その抵抗値の範囲も８ビットの場合、最
小抵抗値と最大抵抗値の差が１２８倍、１０ビットでは
５１２倍、１２ビットでは２０４８倍となり、高い比精
度と広い抵抗値範囲が必要となる。 【０００５】これに対して、近年、通信用、デジタル・
オーディオ用のＤ／Ａ変換装置として用いられているデ
ルタシグマ変調型のＤ／Ａ変換装置がある。このデルタ
シグマ変調型のＤ／Ａ変換装置の特徴は、極めて高いオ
ーバーサンプリングを行い、デジタルデータを時間の情
報に変換して、１ビットのＤ／Ａ変換（基準電圧を時間
情報でオン／オフする。）を行うことにより、パルス幅
に変換し、その後にアナログフィルタでデータを平均化
するところにある。 【０００６】１ビットの変調デジタル信号のアナログ変
換装置は極めて容易に実現することができ、しかも１ビ
ットであるが故に、比精度などの問題となる要因は原理
的に存在しない。 【０００７】図５にこのデルタ−ジグマ変調型Ｄ／Ａ変
換装置の構成を示した。デジタル入力端子６１に入力し
たデジタル信号は、インターポーレーションフィルタ６
２によってオーバーサンプリングされてサンプリング周
波数が上げられてから、デルタシグマ変調回路６３に加
えられる。このデルタシグマ変調回路６３は、２重積分
型のものであり、加算器６３１、６３２、加算積分器６
３３、６３４、再量子化器６３５、１タイミング遅延器
６３６、負帰還ループを形成する符号反転器６３７、６
３８からなるものである。再量子化器６３５は、異なっ
た基準電圧が設定された複数の比較器６３５１〜６３５
ｎからなる。このデルタシグマ変調回路６３の出力はＰ
ＷＭ回路６４に加えられてパルス幅変調され、そのＰＷ
Ｍ出力はアナログフィルタ回路６５によりフィルタリン
グされて、アナログ出力信号として出力端子６６に現れ
る。ＰＷＭ回路６４においては、再量子化器６３５の多
ビット出力のＬＳＢ〜ＭＳＢの全部が０のときは、中央
の１クロック幅分のパルス（１の幅）が立ち、ＬＳＢの
みが１で他が０のときは中央の３クロック幅分のパルス
（ＬＳＢと１とＬＳＢの合計幅）が立ち、・・・・、Ｌ
ＳＢ〜ＭＳＢの全部が１のときは最大のクロック数幅分
のパルス（両側のＭＳＢを含むパルス幅）が立つ。 【０００８】ここで、デルタシグマ変調回路６３の入力
信号をＸとすると、そのデルタシグマ変調回路６３の出
力はＹは、 Ｙ＝Ｘ＋（１−Ｚ-1）2 ・Ｑ で表される。ここで、Ｑは再量子化器６３５で再量子化
した場合に発生する量子化雑音である。（１−Ｚ-1）は
微分を示し、図５の構成例では、２次の微分がかかるこ
とを示している。微分の周波数特性は直流で−∞、高周
波になるほど高い利得をもつ。 【０００９】したがって、図６にノイズシェーピングを
説明したように、信号成分Ｘはそのままで、雑音である
Ｑは高域にシフトするようになる。この信号をＰＷＭ回
路６４でパルス幅変調して後、アナログローパスフィル
６５で高域側の雑音成分を除去し、所望のアナログ信号
を得ることができる。 【００１０】なお、以上の他に、デルタシグマ変調型の
Ｄ／Ａ変換装置についての動作原理と特徴は「トランジ
スタ技術ＳＰＥＳＩＡＬ ＮＯ．１６ 特集Ａ−Ｄ／Ｄ
−Ａ変換回路技術のすべて」（ＱＣ出版）の２４頁〜２
５頁で知ることができる。 【００１１】デルタシグマ変調回路で用いる再量子化器
の量子化分解能をｎ、オーバーサンプリング率（信号帯
域の２倍の周波数とサンプリング周波数との比）をｍ、
微分の次数をｋとすると、デルタシグマ変調型のＤ／Ａ
変換装置で実現されるＳ／Ｎは、 Ｓ／Ｎ（ｄＢ）＝（６ｋ＋３）log2ｍ−（８ｋ−４）＋
２０log10 （ｎ−１） である。いま、ｋ＝２、ｎ＝２とした場合、８ビット
（４９．９２ｄＢ）、１０ビット（６１．９６ｄＢ）、
１２ビット（７４ｄＢ）の精度を得ようとした場合のオ
ーバーサンプリング率は、それぞれ１８倍、３１倍、５
３倍と大きな値となる。 【００１２】したがって、一般的には、再量子化分解能
を多値としてオーバーサンプリング率の増加を抑えるこ
とが行われる。また、再量子化分解能を多値にすること
により、デルタシグマ変調回路のループに発振が生じる
のを防止している。 【００１３】 【発明が解決しようとする課題】再量子化器が１ビット
の場合、そのＤ／Ａ変換装置は最も簡単で、量子化器の
出力が「Ｈ」（高レベル電圧）のときは信号を送り、
「Ｌ」（低レベル電圧）のときは信号を送らないように
すれば良い。しかし、再量子化器が多ビット出力の場合
は、図７に示すように、その出力量子化レベルに応じて
パルス幅を変化させるＰＷＭが必要となる。 【００１４】この図７では、量子化器の出力が３ビット
（８階調）の場合を示しているが、パルス信号の両端を
「Ｌ」レベルに戻す操作が必須である。これは、いずれ
の出力波形であっても、立上り、立下りのエッジを含ま
せるためである。この操作をしないと、立上り、立下り
の波形の不一致で出力に歪みが生じ、Ｓ／Ｎが劣化す
る。したがって、１つのデータを出力するためにクロッ
クが１６周期分必要で、ＰＷＭを用いて出力信号を得る
場合、オーバーサンプリング周波数の１６倍のクロック
が必要となる。もちろん、量子化器の分解能を上げる場
合は、より高速なクロックが必要となる。 【００１５】そこで、高速なクロックを必要とせず、且
つ回路規模の比較的小さいＤ／Ａ変換装置として、スイ
ッチドキャパシタ（ＳＣ）積分器を用いる構成がある。
このＳＣ積分器は、その精度が容量比精度で決るため、
比較的容易に高精度のＤ／Ａ変換装置を構成することが
できる。 【００１６】しかし、このＳＣ積分器の容量へチャー
ジ、ポンプするためのタイミングクロックには、互いに
重なり合わない複雑なクロック制御が必要であり、高速
動作を実現するには高精度なタイミングクロック発生回
路が必要となるという問題がある。 【００１７】本発明の目的は、デルタシグマ変調型のＤ
／Ａ変換装置において、デルタシグマ変調した多ビット
の変調デジタル信号をアナログ信号に変換する装置とし
て、ＰＷＭ回路／加重回路併用式のＤ／Ａ変換を行い、
動作に必要なクロックの速度を緩和し、また複雑な多相
クロックを用いないで高精度なＤ／Ａ変換を行い得るよ
うにすることである。 【００１８】 【課題を解決するための手段】上記目的を達成するため
の本発明は、デルタシグマ型変調回路からの多ビットの
変調デジタル信号をアナログ信号に変換するＤ／Ａ変換
装置であって、重み付け変換回路と、ＰＷＭ回路と、加
重回路とから構成し、前記重み付け変換回路において前
記変調デジタル信号を複数の信号に分解し、前記ＰＷＭ
回路において該複数の信号に対応し且つ立上り立下りを
もつ複数のＰＷＭ信号を発生させ、前記多重回路におい
て該各ＰＷＭ信号のパルス幅部分に対して異なる電圧又
は電流振幅を与えるようにしたものである。 【００１９】 【発明の実施の形態】 ［第１の実施の形態］加重回路によるＤ／Ａ変換は、図
４で説明したように、入力信号に応じて重み付けされた
電圧源（又は電流源）を選択し、加算して所望の信号を
得る方式であるが、ｎビットの入力信号に対し、ｎ個の
電圧源（又は電流源）が必要となる。この加重回路は、
電圧（又は電流）軸方向への重み付けを行うものであ
る。 【００２０】一方、ＰＷＭ回路は、データの重みを時間
軸方向に展開し、単位量の電圧（又は電流）を重みに応
じた時間分だけ出力するもので、ｎビットの入力信号に
対してｎビット分の時間分解能が要求される。 【００２１】第１の実施の形態は、電圧軸方向への重み
付けである加重回路と、時間軸方向への重み付け回路で
あるＰＷＭ回路を併用し、電圧軸と時間軸の両方向への
重み付けを行い、互いの欠点を補い合うようにしたＤ／
Ａ変換装置である。 【００２２】図１は本発明の第１の実施の形態のＤ／Ａ
変換装置の構成を示すブロック図である。デルタシグマ
変調回路から入力端子１１に入力した変調デジタル信号
Ｘは、まず重み付け変換回路１２において重み付けの変
換処理が行われる。なお、図１では、入力デジタル信号
は、簡単のため０、１、・・・・、６の７レベルに重み
付けされた場合としている。 【００２３】前記重み付け変換回路１２は、例えば変換
テーブルから構成でき、入力デジタル信号が０（＝００
００００）ときは、スイッチ制御信号Ｓ１としてスイッ
チＳ１１＝ＯＦＦ、Ｓ１２＝ＯＦＦ、Ｓ１３＝ＯＮの信
号を出力すると共に、スイッチ制御信号Ｓ２としてスイ
ッチＳ２１＝ＯＦＦ、Ｓ２２＝ＯＦＦ、Ｓ２３＝ＯＮの
信号を出力する。入力デジタル信号が１、２、３、・
・、６のときはテーブルにある通りである。 【００２４】１３はＰＷＭ回路であって、前記したスイ
ッチ制御信号Ｓ１により制御されるスイッチＳ１１〜Ｓ
１３によってパルス幅（ＴＷ１＝＋１、０、−１）を選
択する第１のＰＷＭ部１３１と、スイッチ制御信号Ｓ２
により制御されるスイッチＳ２１〜Ｓ２３によってパル
ス幅（ＴＷ２＝＋１、０、−１）を選択する第２のＰＷ
Ｍ部１３２とからなる。このように、図１では、０から
６までの重みを実現するために、時間軸方向への重みを
ＴＷ１、ＴＷ２に分解し、それをさらに各々「０、＋
１、−１」の３状態に分解している。 【００２５】１４は加重回路であって、ＶＷ１つまり重
み「１」の第１の電圧発生部１４１と、ＶＷ２つまり重
み「２」の第２の電圧発生部１４２からなる。第１の電
圧発生部１４１は、前記した第１のＰＷＭ部１３１の出
力信号が「Ｈ」のときは電圧Ｖsig を選択して出力し、
「Ｌ」のときは電圧Ｖref を選択して出力するスイッチ
１４１１と加算用の抵抗１４１２を有する。また、第２
の電圧発生部１４１は、前記した第２のＰＷＭ部１３２
の出力信号が「Ｈ」のときは電圧２Ｖsig （Ｖsig の２
倍の電圧）を選択して出力し、「Ｌ」のときは電圧Ｖre
f を選択して出力するスイッチ１４２１と加算用の抵抗
１４２２を有する。このように、前記したＴＷ１を受け
るＶＷ１に「１」の重み、ＴＷ２を受けるＶＷ２に
「２」の重みを付けている。 【００２６】１５は基準電圧Ｖrefaが設定された演算増
幅器１５１と帰還抵抗１５２からなる電圧加算器であっ
て、前記した加重回路１４の第１の電圧発生部１４１の
出力電圧と第２の電圧発生部１４２の出力電圧を加算し
て出力端子１６に送り出すものである。 【００２７】以上のように、上記した重み付けＴＷ１、
ＴＷ２、ＶＷ１、ＶＷ２の組合せによって、重みは、−
３／−２／−１／０／＋１／＋２／＋３の７通りとな
る。すなわち、入力端子１１に入力される変調デジタル
信号は次のように変換され、出力端子１６から出力す
る。 ０ → Ｓ１３、Ｓ２３選択 → 出力 −３ １ → Ｓ１２、Ｓ２３選択 → 出力 −２ ２ → Ｓ１３、Ｓ２２選択 → 出力 −１ ３ → Ｓ１２、Ｓ２２選択 → 出力 ０ ４ → Ｓ１１、Ｓ２２選択 → 出力 ＋１ ５ → Ｓ１２、Ｓ２１選択 → 出力 ＋２ ６ → Ｓ１１、Ｓ２１選択 → 出力 ＋３ 【００２８】以上のように第１の実施の形態の構成は、
デルタシグマ変調回路から入力端子１１に入力するデジ
タル信号Ｘを時間軸方向への重み（ＴＷ）と、電圧軸方
向への重み（ＶＷ）に分解して、その各々で重み付けを
行うものである。つまり、重み付け変換回路１２は入力
デジタル信号Ｘを「２0×ａ」、「２1×ａ」、・・・・
・、「２n×ａ」（但し、ａは任意数）に変換し、ＰＷ
Ｍ回路１３はａの時間軸方向への重み付けを行い、加重
回路１４は２nの電圧の重み付けを行うものである。 【００２９】このように、本実施の形態の装置を用いる
ことより、必要となる加重回路の加重段数を小数化で
き、素子や定電圧源／定電流源の相対精度が確保し易く
なる。また、トリミング等で精度を補償する場合でも、
トリミング箇所が少なくて済むため、従来構成よりも容
易に実現することができる。また、ＰＷＭ方式と比較し
ても、ＰＷＭを実現するために必要なクロック動作速度
を低速化できる。 【００３０】［第２の実施の形態］図２はデジタル信号
入力端子１７にインターポーレーションフィルタ回路１
８を接続し、その後段にデルタシグマ変調回路１９を接
続して、その出力を図１に示した重み付け変換回路１２
に接続したものである。なお、この図２は図１よりもよ
り一般化している。 【００３１】ここでは、デジタル入力端子１７に入力し
たデジタル信号が、インターポーレーションフィルタ回
路１８によりオーバーサンプリングされ、そのオーバー
サンプリング信号がデルタシグマ変調回路１９によりデ
ルタシグマ変調され、そのデルタシグマ変調信号が重み
付け変換回路１２によって時間方向の重みａと電圧重み
ｂ（２n で示される値）の組合せ信号に変換され、ＰＷ
Ｍ回路１３により時間方向の重みａに応じたパルス幅信
号に変換され、そのパルス幅信号によって加重回路１４
において電圧重みｂに対応する電圧値をもつ電圧が発生
し、その電圧が電圧加算回路１５によって加算される。 【００３２】［第３の実施の形態］図３は図２に示した
実施の形態の加重回路１４を電流型の加重回路１４’に
置換すると共に、同様に電圧加算回路１５を電流加算回
路１５’に置換したものである。 【００３３】ここでは、デジタル入力端子１７に入力し
たデジタル信号が、インターポーレーションフィルタ回
路１８によりオーバーサンプリングされ、そのオーバー
サンプリング信号がデルタシグマ変調回路１９によりデ
ルタシグマ変調され、そのデルタシグマ変調信号が重み
付け変換回路１２によって時間方向の重みａと電圧重み
ｋの組合せ信号に変換され、ＰＷＭ回路１３により時間
方向の重みａに応じたパルス幅信号に変換され、そのパ
ルス幅信号によって加重回路１４’において電流重みｂ
に対応する電流値をもつ電流が発生し、その電流が電流
加算回路１５’によって加算される。 【００３４】 【発明の効果】以上から本発明によれば、デルタシグマ
変調回路からの多ビットの変調デジタル信号をアナログ
信号に変換する際に問題となるＰＷＭのためのクロック
周波数を低くすることができ、且つ複雑な多相のクロッ
クも必要とせず、高精度なＤ／Ａ変換回路を実現するこ
とができるという利点がある。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態のＰＷＭ回路／加
重回路併用式のデルタシグマ型Ｄ／Ａ変換装置の構成の
要部のブロック図である。 【図２】 第２の実施の形態のＰＷＭ回路／加重回路併
用式のデルタシグマ型Ｄ／Ａ変換装置の構成の全体のブ
ロック図である。 【図３】 第３の実施の形態のＰＷＭ回路／加重回路併
用式のデルタシグマ型Ｄ／Ａ変換装置の構成の全体のブ
ロック図である。 【図４】 一般的な加重回路型のＤ／Ａ変換装置の構成
の回路図である。 【図５】 一般的なデルタシグマ変調型のＤ／Ａ変換装
置の構成のブロック図である。 【図６】 デルタシグマ変調型のノイズシェーピングの
説明図である。 【図７】 ３ビットのＰＷＭ回路の出力波形を示す図で
ある。 【符号の説明】 １１：変調デジタル信号入力端子、１２：重み付け変換
回路、１３：ＰＷＭ回路、１４：加重回路、１５：電圧
加算回路、１６：出力端子、１７：デジタル信号入力端
子、１８：インターポーレーションフィルタ、１９：デ
ルタシグマ変調回路。
重回路併用式のデルタシグマ型Ｄ／Ａ変換装置の構成の
要部のブロック図である。 【図２】 第２の実施の形態のＰＷＭ回路／加重回路併
用式のデルタシグマ型Ｄ／Ａ変換装置の構成の全体のブ
ロック図である。 【図３】 第３の実施の形態のＰＷＭ回路／加重回路併
用式のデルタシグマ型Ｄ／Ａ変換装置の構成の全体のブ
ロック図である。 【図４】 一般的な加重回路型のＤ／Ａ変換装置の構成
の回路図である。 【図５】 一般的なデルタシグマ変調型のＤ／Ａ変換装
置の構成のブロック図である。 【図６】 デルタシグマ変調型のノイズシェーピングの
説明図である。 【図７】 ３ビットのＰＷＭ回路の出力波形を示す図で
ある。 【符号の説明】 １１：変調デジタル信号入力端子、１２：重み付け変換
回路、１３：ＰＷＭ回路、１４：加重回路、１５：電圧
加算回路、１６：出力端子、１７：デジタル信号入力端
子、１８：インターポーレーションフィルタ、１９：デ
ルタシグマ変調回路。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03M 3/02
H03K 7/08
H03M 1/66
H03M 7/32
Claims (1)
- (57)【特許請求の範囲】 【請求項１】デルタシグマ型変調回路からの多ビットの
変調デジタル信号をアナログ信号に変換するＤ／Ａ変換
装置であって、 重み付け変換回路と、ＰＷＭ回路と、加重回路とから構
成し、 前記重み付け変換回路において前記変調デジタル信号を
複数の信号に分解し、前記ＰＷＭ回路において該複数の
信号に対応し且つ立上り立下りをもつ複数のＰＷＭ信号
を発生させ、前記多重回路において該各ＰＷＭ信号のパ
ルス幅部分に対して異なる電圧又は電流振幅を与えるこ
とを特徴とするＰＷＭ回路／加重回路併用式デルタシグ
マ型Ａ／Ｄ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13445297A JP3407851B2 (ja) | 1997-05-09 | 1997-05-09 | Ｐｗｍ回路／加重回路併用式デルタシグマ型ｄ／ａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13445297A JP3407851B2 (ja) | 1997-05-09 | 1997-05-09 | Ｐｗｍ回路／加重回路併用式デルタシグマ型ｄ／ａ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10308671A JPH10308671A (ja) | 1998-11-17 |
| JP3407851B2 true JP3407851B2 (ja) | 2003-05-19 |
Family
ID=15128682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13445297A Expired - Fee Related JP3407851B2 (ja) | 1997-05-09 | 1997-05-09 | Ｐｗｍ回路／加重回路併用式デルタシグマ型ｄ／ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3407851B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3388143B2 (ja) * | 1997-07-12 | 2003-03-17 | 株式会社ケンウッド | Ｄ／ａ変換回路 |
| JP3457517B2 (ja) * | 1997-09-12 | 2003-10-20 | 松下電器産業株式会社 | Ｄ／ａ変換装置 |
| US7317413B2 (en) * | 2005-06-23 | 2008-01-08 | Ying Lau Lee | Multi-channel digital to analog (D/A) conversion |
| WO2008129975A1 (ja) * | 2007-04-18 | 2008-10-30 | Advantest Corporation | Ｄａ変換器及びｄａ変換方法 |
-
1997
- 1997-05-09 JP JP13445297A patent/JP3407851B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH10308671A (ja) | 1998-11-17 |
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