KR100379292B1

KR100379292B1 - 델타-시그마형 펄스 변조회로를 구비한 디지털/아날로그변환기

Info

Publication number: KR100379292B1
Application number: KR10-2000-0050838A
Authority: KR
Inventors: 에사키타카후미
Original assignee: 엔이씨 일렉트로닉스 코포레이션
Priority date: 1999-09-02
Filing date: 2000-08-30
Publication date: 2003-04-10
Anticipated expiration: 2020-08-30
Also published as: KR20010030177A; US6456217B1; TW490937B; JP2001077692A

Abstract

(m + n) 비트의 디지털 입력 데이터용의 디지털/아날로그 컨버터에서, 델타-시그마형의 펄스 변조회로(5)는 클록 신호(CLK)와 동기하여 하위 자리의 n 비트를 생성하기 위해서 하위 자리의 n 비트를 수신한다. m 비트의 가산기(2)는 상기 1 비트의 데이터를 디지털 입력 데이터의 상위 자리의 m 비트에 가산한다. m 비트의 디지털/아날로그 변환부(3)는 상기 m 비트의 가산기의 출력 값에 대해 디지털-아날로그 변환을 실행한다. 저역 필터(4)는 (m + n) 비트의 디지털 입력 데이터에 대응하는 아날로그 데이터를 생성하기 위해서 상기 m 비트의 디지털/아날로그 변환부의 출력 값의 주파 성분을 제거한다.

Description

델타-시그마형 펄스 변조회로를 구비한 디지털/아날로그 변환기{Digital/analog converter having delta-sigma type pulse modulation circuit}

본 발명은 디지털/아날로그 변환기(이하, D/A 변환기라고 한다)에 관한 것이다.

제1의 종래기술에 의한 D/A 변환기에서, 저항기는 전원공급 전압단자와 접지 단자 사이에 직렬로 접속된다. 저항기의 노드는 아날로그 스위치를 통하여 출력단자에 접속된다. 즉, 아날로그 스위치의 하나는 디지털 입력 데이터의 디코딩된 값에 따라 온으로 된다. 상기에 관한 것은 이후에 상세히 설명될 것이다.

그러나, 전술한 제1의 종래기술에 의한 D/A 변환기에서, 디지털 입력 데이터의 비트의 수가 클수록 직렬로 접속된 사다리형(ladder) 저항기의 수가 커진다. 상기로 인해 직접도가 떨어진다. 또한, 많은 사다리형 저항기의 값을 균일하게 하는 것이 불가능하므로, 고 해상도가 기대될 수 없다.

제2의 종래의 D/A 변환기에서, (m + n) 비트의 디지털 입력 데이터는 메인 D/A 변환부 및 서브 D/A 변환부에 제공되는 상위 자리의 m 비트 데이터 및 하위 자리의 n 비트 데이터로 분할된다. D/A 변환부의 아날로그 전압은 가중된 가산기에 공급된다. 따라서, 디지털 입력에 대응하는 출력전압은 출력단자에서 얻어진다. 상기는 또한 나중에 상세히 기술될 것이다.

전술한 제2의 종래기술에 의한 D/A 변환기에서, 각각의 D/A 변환부의 비트의 수가 감소되므로, 사다리형 저항기의 총수는 제1의 종래기술에 의한 D/A 변환기와 비교하여 확연히 감소된다. 상기로 인해 집적도가 증가된다. 또한, 적은 수의 사다리형 저항기의 값을 균일하게 하는 것이 용이하므로, 각각의 D/A 변환부에 대한 고 해상도가 기대될 수 있다.

전술한 제3의 종래기술에 의한 D/A 변환기에서, 아날로그 전압은 두개의 아날로그 전압을 추가함으로써 얻어지므로, 출력전압은 요동친다. 따라서, 선형(linear) 출력특성이 악화된다.

제3의 D/A 변환기(JP-A-9-83368을 참조)에서, (m + n) 비트의 디지털 입력 데이터는 상위 자리의 m 비트 데이터와 하위 자리의 n 비트 데이터로 분할된다. 상기 하위 자리의 n 비트 데이터는 펄스 변조회로에 공급되고, 상기 상위 자리의 m 비트 데이터는 m 비트 가산기에 공급된다. 펄스 변조회로는 클록신호에 동기하여 상기 하위 자리의 n 비트 데이터에 대응하는 1 비트의 데이터를 생성한다. 상기 m 비트 가산기는 펄스 변조회로의 1 비트의 데이터를 상기 상부 자리의 m 비트 데이터에 가산하여 D/A 변환부에 의해 D/A 변환이 되는 m 비트 데이터를 생성한다. 그 후, D/A 변환부의 아날로그 출력전압이 저역 필터에 공급되어, 아날로그 출력전압의 고주파 성분을 제거한다. 따라서, (m + n) 비트의 입력 데이터에 대응하는 아날로그 출력전압이 얻어진다. 상기에 관한 것은 나중에 상세히 기술될 것이다.

전술한 제3의 종래기술에 의한 D/A 변환기에서, 사다리형 저항기의 총수가 감소되므로, 집적도 및 고 해상도가 개선된다. 또한, 상기 제2의 종래기술에 의한 D/A 변환기의 가중된 사다리형 저항기가 필요치 않으므로, 선형 출력특성이 개선된다.

그러나, 전술한 제3의 종래기술에 의한 D/A 변환기에서, 정확한 하위 자리의 비트에 대응하는 1 비트의 데이터의 위치는 클록신호 내에서 한정된다. 그 결과, 하위 자리 비트의 특정 시퀀스(sequence)가 생성하는 경우에, 변환 정도는 현저히 악화된다.

본 발명의 목적은 변환 정도가 개선된 D/A 변환기를 제공함에 있다.

본 발명에 따르면, (m + n) 비트의 입력 데이터에 대한 디지털/아날로그 변환기(이하, D/A 변환기라고 한다)에서, 델타-시그마형 펄스 변환회로는 하위 자리의 n 비트의 디지털 입력 데이터를 수신하여 클록 신호에 동기하여 상기 하위 자리의 n 비트에 대응하는 1 비트의 데이터를 생성한다. m 비트 가산기는 상기 1 비트의 데이터를 m 비트의 디지털 입력 데이터에 가산한다. m 비트 D/A 변환부는 상기 m 비트의 가산기의 값에 대해 디지털-아날로그 변환을 실행한다. 저역 필터는 m 비트의 D/A 변환부의 출력 값의 고주파 성분을 제거하여, (m + n) 비트의 입력 데이터에 대응하는 아날로그 데이터를 생성한다.

도 1은 종래기술에 의한 제1의 D/A 변환기를 도시하는 회로도.

도 2는 도 1의 디지털 입력 데이터(Din)및 변환된 아날로그 스위치 사이의 관계를 도시하는 표.

도 3은 종래기술에 의한 제2의 D/A 변환기를 도시하는 블록도.

도 4는 도 3의 D/A 변환기의 출력특성을 도시하는 그래프.

도 5는 종래기술에 의한 제3의 D/A 변환기를 도시하는 블록도.

도 6은 도 5의 펄스 변조회로의 상세 회로도.

도 7의 a, b, c 및 d는 도 6의 펄스 변조회로의 동작을 설명하는 타이밍도.

도 8의 a, b, c 및 d는 도 5의 D/A 변환기의 변환 정확도(conversion accuracy)를 설명하는 타이밍도.

도 9는 본 발명에 따른 D/A 변환기의 일 실시예를 도시하는 블록도.

도 10은 도 9의 델타-시그마형의 펄스 변조회로의 상세 회로도.

도 11의 a, b, c 및 d는 도 10의 델타-시그마형의 펄스 변조회로의 동작을 설명하는 타이밍도.

도 12의 a, b, c 및 d는 도 10의 델타-시그마형의 펄스 변조회로의 동작을 설명하는 타이밍도.

도 13의 a, b, c 및 d는 도 9의 D/A 변환기의 변환 정도를 설명하는 타이밍도.

양호한 실시예를 기술하기 이전에, 종래기술에 의한 D/A 변환기가 도 1, 2, 3, 4, 5, 6, 7a, 7b, 7c, 7d, 8a, 8b, 및 8c를 참조하여 기술될 것이다.

도 1에서, 도 1은 3개의 비트(D0, D1, D2)에 의해 형성된 디지털 입력 데이터(Din)가 아날로그 출력전압(Vout)으로 변환되는 것을 도시하고 있다. 이 경우, (2³-1)의 저항기(R1, R2, ..., R7)는 전원공급 전압단자(Vcc)와 접지단자(GND) 사이에 직렬 접속되어 있다. 상기 저항기(R1, R2, ..., R7)의 노드(N0, N1, ..., N7)는 아날로그 스위치(SW0, SW1, SW2, ..., SW7)를 통하여 출력단자(OUT)에 접속된다.

도 1에서, 상기 아날로그 스위치(SW0, SW1, SW2, ..., SW7)의 하나는 디코더(DEC)에 의해 디코딩된 상기 비트(D0, D1, D2)의 디코딩된 값에 따라 온으로 된다. 예컨대, 도 2에 도시된 바와 같이, (D2, D1, D0) = (0, 0, 1)이면, 상기 스위치(SW1)는 온으로 되고, (D2, D1, D0) = (0, 0, 1)이면, 상기 스위치(SW2)는 온으로 된다. 따라서, 출력단자(OUT)에서의 출력전압(Vout)은 아날로그 스위치(SW0, SW1, SW2, ..., SW7)에 따라 8개의 값을 갖는다.

그러나, 도 1의 D/A 변환기에서, 디지털 입력 데이터(Din)의 비트의 수가 크면 클수록, 직렬 접속된 사다리형 저항기의 수가 많아진다. 예컨대, 디지털 입력 데이터(Din)의 수가 10 이면, 사다리형 저항기의 수는 1023 이다. 상기로 인해 집적도가 감소된다. 또한, 많은 수의 사다리형 저항기의 값을 균일하게 하는 것이 불가능하므로, 고 해상도가 기대될 수 없다.

도 3에서, 도 3은 제2의 종래기술에 의한 D/A 변환기를 도시하는 것으로서, (m + n) 비트의 입력 데이터in는 메인 D/A 변환부(101)와 서브 D/A 변환부(102)에 공급되는 상위 자리의 m 비트 데이터와 하위 자리의 n 비트의 데이터로 각각 분할되고, 그 구성은 도 1의 D/A 변환기에 대해 유사하다. D/A 변환부(101, 102)의 아날로그 전압(Vout1) 및 아날로그 전압(Vout2)은 저항기(1031, 1032, 1033)에 의해 형성된 가중된 가산기(103) 및 동작 증폭기에 공급된다. 따라서, 디지털 입력 데이터(Din)에 대응하는 출력전압(Vout)은 출력단자(OUT)에서 얻어진다.

도 3이 D/A 변환기에서, D/A 변환부(101, 102)의 각각의 비트의 수가 감소되므로, 사다리형 저항기의 총수는 도 1의 D/A 변환기와 비교하여 현저히 감소된다. 예컨대, m = n = 5 이면, 각각의 D/A 변환부(101, 102)의 사다리형 저항기의 수는 31(= 32 - 1)이고, 따라서, 사다리형 저항기의 총수는 62이다. 이로 인해, 집적도가 향상된다. 또한, 적은 수의 사다리형 저항기의 값을 균일하게 할 수 있으므로, D/A 변환부(101, 102)의 각각에 대한 고 해상도가 기대된다.

그러나, 도 3의 D/A 변환기에서, 아날로그 전압(Vout1)은 아날로그 전압(Vout1 및 Vout2)의 추가에 의해 얻어지므로, 하위 자리의 n(여기서는 5) 비트 데이터가 도 4에 도시된 바와 같이 (1, 1, 1, 1, 1)로부터 (0, 0, 0, 0, 0)으로 변화되는 경우에, 출력전압(Vout)은 도 4의 A 및 B에 의해 나타난 바와 같이 요동친다. 출력전압(Vout)의 상기와 같은 요동의 원인은 저항기(1031, 1032, 1033)의 값의 요동 및 D/A 변환부(101, 102) 각각의 제로 스케일(zero scale) 및 풀(full scale)의 요동에 기인하고 있다. 따라서, 선형 출력특성이 악화된다.

제3의 D/A 변환기(JP-A-9-83368을 참조)를 도시하는 도 5에서, (m + n) 비트의 입력 데이터(Din)는 상위 자리의 m 비트 데이터와 하위 자리의 n 비트 데이터로 분할된다. 상기 하위 자리의 n 비트 데이터는 펄스 변조회로(1)에 제공되고, 상기 상위 자리의 m 비트 데이터는 m 비트 가산기(2)에 인가된다. 상기 펄스 변조회로(1)는 이후에 상세히 기술될 클록신호(CLK)에 동기하여 상기 하위 자리의 n 비트 데이터에 대응하는 1 비트의 데이터를 생성한다.

상기 m 비트 가산기(2)는 상기 펄스 변조회로(1)의 상기 1 비트를 상기 상위 자리의 m 비트 데이터에 가산하여 D/A 변환부(3)에 의해 D/A 변환이 되는 m 비트 데이터를 생성한다. 그 후, 상기 D/A 변환부(3)의 아날로그 출력전압이 저역 필터(4)에 공급되어, 아날로그 출력전압의 고주파 성분을 제거한다. 따라서, (m + n) 비트의 입력 데이터in에 대응하는 아날로그 출력전압(Vout)이 출력단자(OUT)에서 얻어진다.

주목할 점은 상기 클록신호(CLK)는 D/A 변환부(3)의 입력 스테이지의 래치회로(도시되지 않음)에 또한 제공되어, D/A 변환이 클록신호(CLK)의 모든 펄스에서 실행된다는 점이다.

도 5의 펄스 변조회로의 상세한 회로도인 도 6에서, 도 7의 a에 도시된 바와 같은 클록신호(CLK)는 1/2의 주파수 분주기(T형 플립플롭)(11, 12, 13)에 직렬 공급된다. 상기 1/2의 주파수 분주기(11, 12, 13)의 출력신호는 AND 회로(14, 15,16)에 각각 공급되고, 상기 회로는 하위 자리의 3개의 비트(D2, D1, D0)를 각각 수신한다. 여기서, n은 3이라고 가정하자, 또한 상기 1/2의 주파수 분주기(11)의 출력신호는 인버터(17)를 통하여 상기 AND 회로(15)에 공급되고, 상기 1/2의 주파수 분주기(12)의 출력신호는 인버터(18)를 통하여 AND 회로(16)에 공급된다.

만일, D2 = 1 이라면, 상기 AND 회로(14)의 출력신호(P2)는 도 7의 B에 도시된 바와 같다. 또한, D1 = 1 이라면, 상기 AND 회로(15)의 출력신호(P1)는 도 7의 C에 도시된 바와 같다. 또한, D0 = 1 이라면, 상기 AND 회로(16)의 출력신호(P0)는 도 7의 D에 도시된 바와 같다.

상기 AND회로(14, 15, 16)의 상기 출력신호(P2, P1, P0)는 1 비트의 데이터로서 OR회로(19)를 통해 m 비트 가산기(2)에 공급된다.

예컨대, 하위 자리 입력 3개의 비트(D2, D1, D0)가 도 8의 a에서 도시된 바와 같이 변화된다면, 1 비트의 데이터는 도 8의 b에 도시된 바와 같이 클록신호(CLK)에 동기하여 도 8의 c에 도시된 바와 같이 변환된다.

도 5의 D/A 변환기에서, 사다리형 저항기의 총수는 감소되므로, 집적도 및 해상도(resolution)가 개선된다. 또한, 도 3의 가중된 가산기(103)는 필요치 않으므로, 선형 출력특성이 개선된다.

그러나, 도 5의 D/A 변환기에서, 한정된 하위 자리의 비트에 대응하는 1 비트의 데이터의 위치는 클록신호(CLK)내에 한정된다. 만일, (D2, D1, D0) = (0, 0, 1) 이면, 1 비트의 데이터의 위치는 클록신호(CLK)의 제4의 기간(④)에 존재한다(도 8의 c를 참조). 그 결과, 하위 자리 비트의 특정의 시퀀스가 생성하는 경우에,변환 정도(conversion accuracy)는 악화된다. 예컨대, 하위 자리의 3개의 비트가 (000)에서 (001)로 변하고, 도 8의 a에 도시된 바와 같이 그 반대로 변한다면, 1 비트 데이터 "1"의 비율(ratio)은 클록신호(CLK)의 1/24 펄스이고, 상기는 이상적인 비율 값인 1 비트의 데이터 "1" 의 1/16이다.

본 발명의 일 실시예를 도시하는 도 9에서, 델타-시그마형 펄스 변조회로(5)는 도 5의 펄스 변조회로(1) 대신에 제공된다.

도 10에 도시된 바와 같이, 델타-시그마형 펄스 변조회로(5)는 n 비트 감산기(51)와, 상기 감산기(51)의 출력 값을 누산하는 누산기(52)와, 1 비트의 데이터를 생성하기 위해서 상기 누산기(52)의 값과 기준 값(REF)을 비교하는 양자화 회로(quantization circuit)(53)와, 상기 양자화 회로(53)로부터 1 비트의 데이터를 n 비트 데이터로 변환하는 신호 트랜스포머(멀티플렉서)로 구성되어 있다.

보다 상세하게는, 상기 누산기(52)는 N 비트의 가산기(521)와, N 비트의 래치회로(522)로 구성되어 있고 N은 n보다 크다. 즉, 래치회로(522)는 클록신호(CLK)에 동기하여 상기 가산기(521)의 출력 값을 래치(latch)하고, 상기 가산기(521)는 상기 래치회로(522)의 출력 값을 상기 감산기(51)의 출력 값에 가산한다. 따라서, 상기 감산기(51)의 출력 값은 상기 누산기(52)에서 누산된다.

상기 양자화 회로(53)의 기준 값(REF)은 예컨대, 상기 누산기(52)의 최대값의 절반 값으로 설정된다.

상기 신호 트랜스포머(54)는 하위 자리 비트의 최대값, 예컨대, 2ⁿ- 1로 1 비트의 데이터를 곱하여 그 결과값을 감산기(51)에 공급한다. 만일, n이 3이면, 2ⁿ-1 = 7 이다. 이 경우에, 1 비트의 데이터가 "0"이면, 상기 신호 트랜스포머(54)의 출력신호값은 0이고, 1 비트의 데이터가 "1"이면, 상기 신호 트랜스포머(54)의 출력신호값은 7이다.

도 10의 델타-시그마형 펄스 변조회로(5)에서, 상기 양자화 회로(53)의 1 비트의 데이터는 "0"이고, 하위 자리의 3비트 데이터는 상기 누산기(52)에 상기 감산기(51)에 의한 수정이 없이 공급된다. 그 결과, 상기 래치회로(522)에서 누산된 상기 누산기(52)의 값은 증가한다.

반면에, 도 10의 델타-시그마형 펄스 변조회로(5)에서, 상기 양자화 회로(53)의 1 비트의 데이터는 "1"이고, 상기 감산기(51)의 출력 값은 음(negative)이거나 0이다. 그 결과, 상기 래치회로(522)에서 누산된 상기 누산기(52)의 값은 감소하거나 전류값을 유지한다.

하위 자리의 3비트 입력 데이터가 7보다 작은 경우에, 상기 신호 트랜스포퍼(54)의 출력 값이 7이므로, 상기 감산기(51)의 출력 값은 음이고, 그에 따라, 상기 누산기(52)의 누산 값을 감소시킨다. 예컨대, 하위 자리의 3비트 입력 데이터가 3인 경우에, 상기 누산기(52)의 값은 1 비트 데이터 "0"에 의해 증가되어, 상기 양자화 회로(53)는 상기 누산기(52)의 값이 기준 값(REF)에 도달하는 매 경우마다 1 비트의 데이터를 생성한다. 상기의 1 비트의 데이터가 생성되는 경우에, 상기 누산기(52)의 값은 1 비트의 데이터 "1"의 생성을 때때로 중지시키도록 감소된다. 따라서, 도 11의 a 내지 d에 도시된 바와 같이, 1 비트의 데이터 "1"은하위 자리 입력 3비트(= 3_b)에 따라 간헐적으로 생성된다.

이와 반대로, 하위 자리의 3비트 입력 데이터가 7인 경우에, 신호 트랜스포머(54)의 출력 값이 7이므로, 상기 감산기(51)의 값은 0이고, 따라서, 누산기(52)의 누산 값을 유지한다. 따라서, 도 12의 a 내지 d에 도시된 바와 같이, 1 비트의 데이터 "1"은 하위 자리의 입력 3비트(=7_b)에 따라 연속적으로 생성된다.

예컨대, 하위 자리의 입력 3비트가 도 13의 a에서 도시된 바와 같이 변화되면, 1 비트의 데이터는 도 13의 b에서 도시된 바와 같은 클록신호(CLK)에 동기하여 도 13의 c에 도시된 바와 같이 변화된다. 즉, 한정된 하위 자리의 비트에 대응하는 1 비트의 데이터의 위치는 클록신호(CLK)내에 한정되지 않는다. 그 결과, 하위자리 비트의 특정 시퀀스가 생성하는 경우에도, 변환 정도는 현저히 개선된다. 예컨대, 하위 자리의 3비트가 (000)으로부터 (001)로 변하고 도 13a에 도시된 바와 같이 역으로 변하면, 1 비트의 데이터 "1"의 비율(ratio)은 클록신호(CLK)의 1/16 펄스이고, 상기 값은 이상적인 비율 값인 1 비트 데이터 "1"의 1/16이다.

전술한 바와 같이, 본 발명에 따르면, 델타-시그마형 펄스 변조회로가 사용되므로, D/A 변환의 정확도(accuracy)가 현저히 개선된다.

Claims

(m + n) 비트의 디지털 입력 데이터에 대한 D/A 변환기에서,

상기 디지털 입력 데이터의 하위 자리의 n 비트를 수신하기 위한 클록신호(CLK)에 동기하여 상기 하위 자리의 n 비트에 대응하는 1 비트의 데이터를 생성시키는 델타-시그마형 펄스 변조회로(5)와,

상기 델타-시그마형 펄스 변조회로에 접속되어 상기 디지털 입력 데이터의 상위 자리의 m 비트에 상기 1 비트의 데이터를 가산하는 m 비트 가산기(2)와,

상기 m 비트 가산기에 접속되어 상기 m 비트 가산기의 출력 값에 대해 D/A 변환을 실행하는 m 비트 D/A 변환부(3)와,

상기 m 비트 D/A 변환부에 접속되어 상기 (m + n) 비트의 디지털 입력 데이터에 대응하는 아날로그 데이터를 생성시키기 위해 상기 m 비트 D/A 변환부의 출력 값의 고주파 성분을 제거하는 저역필터(4)를 포함하는 것을 특징으로 하는 D/A 변환기.
제 1항에 있어서,

상기 델타-시그마형 펄스 변조회로는,

상기 하위 자리의 n 비트로부터 n 비트의 디지털 데이터를 감산하는 감산기(51)와,

상기 감산기에 접속되어 상기 감산기의 출력 값을 누산하는 누산기(52)와,

상기 누산기에 접속되어 상기 1 비트의 데이터를 발생하기 위해 상기 누산기의 출력 값과 기준 값(REF)을 비교하는 양자화 회로(53)와,

상기 양자화 회로와 상기 감산기 사이에 접속되어 상기 1 비트의 데이터를 상기 n 비트의 디지털 데이터로 변환하는 신호 트랜스포머(54)를 포함하는 것을 특징으로 하는 D/A 변환기.
제 2항에 있어서,

상기 누산기는,

상기 감산기에 접속된 가산기(521)와,

상기 가산기에 접속되어 상기 클록신호에 동기하여 상기 가산기의 출력 값을 저장하는 래치회로(52)를 포함하고,

상기 가산기는 상기 래치회로의 출력 값을 상기 감산기의 출력 값에 가산하는 것을 특징으로 하는 D/A 변환기.
제2항에 있어서,

상기 신호 트랜스포머는 상기 1 비트의 데이터를 상기 하위 자리의 n 비트의 최대값에 의해 멀티플렉싱하는 멀티플렉서를 포함하는 것을 특징으로 하는 D/A 변환기.