JPS62110326A - 適応形デルタ変・復調器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はアナログ信号を１ビツトのデジタル信号に、１
ビツトのデジタル信号をアナログ信号に変換する適応形
デルタ変・復調器の量子化ステップ量を決定する制御回
路に関するものである。

従来の技術 デルタ変・復調器は回路が簡単で低コストに実現される
ために電話器をはじめ多くの分野で用いられている。し
かし、アナログ入力信号が急激に変化する場合には一定
の量子化ステップ量では変調が追従できなくなり、過負
荷歪が生じる。量子化ステップ景を大きくすると過負荷
歪を低減できるが、反面量子化雑音が増加する。過負荷
歪と量子化雑音を低減するために、入力信号の変化の緩
急に適応して量子化ステップ量を制御することがよく行
なわれる。これは適応形デルタ変・復調方式とよばれ各
種のアルゴリズムとそれを具現化する変・復調器が実現
されている。

第４図に従来の適応形デルタ変調器のブロック図を示す
。コンパレータ１は入力端子１１に入力されるアナログ
入力信号と入力端子１２に入力されるデルタ変調帰還信
号とを比較し、２つの信号の大小によって論理的に°′
１”または０″のデジタル信号を出力する。このコンパ
レータ１から出力される°（１１ｆｆ　、　Ｉｔ　□　
１１のデジタル値はアナログ−デジタル変換（以後Ａ／
Ｄ変換と称す）の出力となるとともに、ｎビットの記憶
容量を持つシフトレジスタ２にクロック発生回路８から
の出力クロック（ＣＫ１　）８１に同期して取り込まれ
る。

シフトレジスタ２からはｎビットの記憶値及び記憶値を
論理反転させた値の合計２ｎビツトがアップダウンカウ
ンター制御回路（以後、制御回路と略称する。）３に入
力される。制御回路３はシフトレジスタ２からの２ｎビ
ツトの入力データと、アップダウンカウンター（以後、
カウンターと略称する。）４が出力するｍビットのデー
タをもとに、クロック発生回路８からのクロック（ＣＫ
２）８２に同期してカウンター４の値をアップあるいは
ダウンする制御信号を出力する。

第６図に４ビツトのシフトレジスタ２、制御回路３、カ
ウンター４、クロック発生回路８の相関を示す回路を示
しである。シフトレジスタ２は現時点のコンパレータ１
の出力値Ｑ。及び１〜３クロツク以前の値Ｑ、〜Ｑ、を
記憶している。シフトレジスタ２の記憶値４ビツトはＨ
ＡＮＤゲート３０１に入力され、記憶値の論理反転出力
４ビツトはＨＡＮＤゲート３０２に出力される。両ＮＡ
ＮＤゲート３０１，３０２の出力３１．３２はＡＮＤゲ
ート３０３に出力される。ＡＮＤゲー）３０３の出力３
３はシフトレジスタの記憶値の４ピント全てが論理的に
等しい時゛０″′となり、いずれか１つでも異っている
時は′°１”となる。ＡＮＤゲート３０３の出力３３は
ＯＲゲート３０６に入力されるとともに反転ゲート３ｏ
４を介してＯＲゲート３０６に入力される。両ＯＲゲー
ト３ｏ５゜３０６によシ、シフトレジスタ２の記憶値が
全て等しい時にカウンター４の値をアップさせる信号３
７が等しくない時にダウンさせる信号３８が出力される
。

第６図にタイミングチャートを示す。カウンター４はこ
の例の場合、アップ、ダウン信号の立ち上がりエツジで
カウンター４の出力値が上下に変えられる。この例のカ
ウンター４は３ビットの出力を持つものであり、ＡがＭ
ＳＢ、ＣがＬＳＢである。カウンター４の出力ＡＢＣは
制御回路３のＡＮＤゲート３ｏ７及びＮＯＲゲート３０
８に入力される。ＡＢＣが全てｔｌｌ　１　ｎの時、Ａ
ＮＤゲート３０７が１′″を出力するためにＯＲゲート
３０５はいかなる状態でも°１″となり、カウンター４
をアップするアップ信号３７が停止する。

まだＡＢＣが全テ′ｔｏ１１ノ時、ＮＯＲゲート３０８
が１”を出力するためにＯＲゲート３ｏ６はいかなる状
態でも°゛１′”となり、ダウ／信号３８が停止する。

さらに量子化ステップ量決定回路であるｍビット直線形
デジタルアナログ変換器６はカウンター４のｍビット出
力を直線的にＤ／ム変換を行い電圧値としての量子化ス
テップ量を決定する。量子化ステップ量は正負パルス発
生部６に入力される。

コンパレータ１の出力値１３は非反転器６０１及び反転
器６０２を介してスイッチ６０３．スイッチ６０４のオ
ン（ＯＮ）、オフ（ＯＦＦ）の制御信号となる。スイッ
チ６０３．６０４がＯＮされると量子化ステップ量の電
圧値は抵抗６ｏ５．抵抗６０８を介してオペアンプ６０
９に接続され、最終的にはクロック発生回路８のクロッ
ク（ＧＫｌ）に同期して量子化ステップ量が変化する正
負のパルスが積分器７１の入力端子７１に出力されるこ
ととなる。積分器７は入力された正負パルスをコンデン
サ７ｏ１．抵抗７０２．７０３．オペアンプ７０４によ
り積分し、アナログ信号に復調する。

復調されたアナログ信号はデルタ変調帰還信号としてコ
ンパレータ１の１つの入力端子１２に印加される。

適応形デルタ復調器は第４図に示した変調器からコンパ
レータ１が除かれたもので変調器のデジタル出力が直接
シフトレジスタ２に入力されることにより実現される。

積分器７の出力が復調器のアナログ出力信号となる。

発明が解決しようとする問題点 このように従来の回路では、アップダウンカウンター４
のアップあるいはダウンの制御はシフトレジスタ２に蓄
えられたデータのみによって決定されることになる。す
なわち、カウンター４の出力が全て“′１゛９あるいは
パ０′”の時以外には、シフトレジスタ２のデータが全
て等しい時にはアッブ制御がそれ以外の時には必ずダウ
ン制御がカウンター４に対して働くことになる。このよ
うな制御は量子化ステップ量を出来るだけ小さくしよう
と働くため量子化雑音を小さくするという利点を持つ。

反面アナログ入力信号が急峻に変化した時に量子化ステ
ップ量を急峻に大きく変化させることは困難である。さ
らに、デジタルデータが１”の連続で信号が急激に変化
している時に雑音等の影響でシフトレジスタ２に”　ｏ
　”が間違って蓄えられた場合には、この間違いはシフ
トレジスタ２のメモリーの数の回数だけアップ制御の信
号を出すことができないばかりか反対に量子化ステップ
量を小さくするようにダウン制御の信号をメモリーの数
の回数作ってしまうことになってしまい、わずかなエラ
ーが大きなエラーを生じてしまうという欠点を持つもの
である。

問題点を解決するだめの手段 本発明は上記問題点を解決するため、アップダウ／カウ
ンターのアップおよびダウンの制御のいずれか一方のみ
をシフトレジスタに蓄えられだデ〜りをもとに制御し、
他の一方をシフトレジスタのデータとは無関係に一定の
周期で制御信号を発生する回路に接続するものである。

作用 本発明は上記した構成により、例えばアップ制御をシフ
トレジスタに蓄えられたデータをもとに制御するとした
場合、ダウン制御を行うだめの信号を発生する回路が作
る信号の周期を長くすることにより急峻なアナログ入力
信号にも追従した大きな量子化ステップ量を急峻に実現
できるものである。量子化雑音を軽減するには周期を短
くすることによυ実現でき、周期の長短の制御も容易に
実現できるため、システムが扱う信号によっては相反す
る、信号に対する追従性と、量子化雑音、との両者がう
まく均衡する設定が可能である。また、雑音等によるシ
フトレジスタへのデータへの間違った蓄積もアップ制御
のみに影響するだけでダウン制御に対しては無関係であ
るためにエラーも小さくて済む。

実施例 第１図は本発明の量子化ステップ量を決定する制御回路
を含んだ適応形デルタ変調器の一実施例を示すブロック
図である。第１図において、コンパレータ１、シフトレ
ジスタ２、アップダウンカウンター４、デジタルアナロ
グ変換器６、正負パルス発生部６、積分器７、クロック
発生回路８は第４図に示した従来例のものと同等のもの
であり、さらにダウン制御信号発生回路９を含む。ダウ
ン制御信号発生回路はアップダウンカウンター制御回路
３に無関係にダウン信号９１を発生する。しかしながら
アップダウンカウンター４が最低値になっている時及び
アップ信号３７を優先するとアップ信号３７が発生して
いる時にはダウン信号９１を停止させる事が必要である
。そこでＮＯＲゲート９０１　、ＯＲゲー）９０２．反
転ゲート９０３がダウン制御信号発生回路９と組み合わ
され、最終のダウン信号９２がアップダウンカウンター
４に印加される。

第３図はアップダウンカウンター４に一定の周期でアッ
プ信号を加える第２の実施例である。

第１の実施例と同様の構成であり、第１の実施例がダウ
ン信号をダウン制御信号発生回路９によって作っていた
のに対して、第２の実施例はアップ信号をアップ制御信
号発生回路９′によって周期的に作り出し、アップダウ
ンカウンター４の値をアップさせるものである。ダウン
信号はアップダウンカウンター制御回路３によって第６
図に示された様にして作られる。

発明の効果 以上述べたように、本発明によれば簡単な回路構成で適
応形デルタ変・復調器の適応量子化ステップ量を扱う信
号の種類にあわせて、緩急自在に変化させることができ
るものである。

【図面の簡単な説明】

第１図は本発明の第１の実施例の適応形デルタ変・復調
器回路を示すブロック図、第２図は同第１の実施例にお
いてアップダウンカウンターへの入出力の関係を示すタ
イミングチャート、第３図は本発明の他の実施例を示す
ブロック図、第４図は従来の適応形デルタ変・復調器を
示すプロック図、第６図はシフトレジスタ２とアップダ
ウンカウンターとアップダウンカウンター制御部との関
係を示すブロック図、第６図は従来の適応形デルタ変・
復調器のアップダウンカウンターへの入出力の関係を示
すタイミングチャートである。 １・・・・・・コンパレータ、２・・・・・・シフトレ
ジスタ、３・・・・・・アップダウンカウンター制御回
路、４・・・・・・アップダウンカウンター、６・・・
・・・ｍビットデジタルアナログ変換器、６・・・・・
・正負パルス発生部、７・・・・・・積分器、８・・・
・・・クロック発生回路、９・・・・・・ダウン制御信
号発生回路、９′・・・・・・アップ制御信号発生回路
。

Claims (1)

【特許請求の範囲】
1. 入力アナログ信号と積分器出力信号とを１ビット毎に比
   較し、その誤差符号が正あるいは負に応じて“１”また
   は“０”を発生するデルタ変・復調器に、更にデルタ変
   調された“１”または“０”の連続した有限個数のデジ
   タル信号データをもとに量子化ステップ量を増減させる
   回路と、デジタル信号データには無関係に量子化ステッ
   プ量を一定の周期で減少もしくは増加させる回路を合わ
   せ持ったことを特徴とする適応形デルタ変・復調器。